【課題】素子特性の低下を抑制することが可能な半導体装置を提供する。
【解決手段】シリコン基板１１と、シリコン基板１１の表面に形成された炭化シリコン膜１２と、炭化シリコン膜１２の表面に形成された、開口部１３ｈを有するマスク材１３と、開口部１３ｈにおいて露出した炭化シリコン膜１２を基点としてエピタキシャル成長された、炭化シリコン膜１２及びマスク材１３を覆う単結晶炭化シリコン膜１４と、単結晶炭化シリコン膜１４の表面に形成された半導体素子２０と、を含み、マスク材１３の上には、単結晶炭化シリコン膜１４が会合して形成された会合部１２Ｓｂが存在しており、半導体素子２０はボディコンタクト領域２１を有しており、ボディコンタクト領域２１は、シリコン基板１１の表面と直交する方向から見て会合部１２Ｓｂと重なる位置に配置されている。 （もっと読む）

【課題】ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力を得ることのできる化合物半導体装置を実現する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、Ｓｉ基板１と、Ｓｉ基板１の上方に形成された電子走行層２ｂと、電子走行層２ｂの上方に形成された電子供給層２ｃと、電子供給層２ｃの上方に形成されたソース電極４、ドレイン電極５及びゲート電極６とを含み構成されており、電子走行層２ｃは、平面視でソース電極４とドレイン電極５とを結ぶ方向と交差する方向に並ぶ複数の段差、例えば第１の段差２ｃａ、第２の段差２ｃｂ、第３の段差２ｃｃを有する。 （もっと読む）

【課題】ゲートリーク電流が少なく、かつ電流コラプスが抑えられた半導体装置の提供。
【解決手段】第１の態様においては、窒化物系半導体で形成された半導体層１１０と、半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜１２０と、第１絶縁膜の開口において半導体層上に積層された第２絶縁膜１３０と、第２絶縁膜上に設けられたゲート電極１４０と、を備える半導体装置を提供する。ここで、第２絶縁膜は、第１絶縁膜より絶縁性が高い絶縁膜により構成される。 （もっと読む）

【課題】ゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体装置を提供する。
【解決手段】窒化物系半導体素子１０は、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１を備えており、第１ゲート電極２６と第２ゲート電極２７との間に設けられた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９がＡｌＧａＮ層２０とショットキー接合されている。第１ＳＢＤ金属電極２８と第１電極２４とが接続されており、電気的に短絡していると共に、第２ＳＢＤ金属電極２９と第２電極２５とが接続されており、電気的に短絡している。 （もっと読む）

【課題】バッファ層を有する半導体素子において、チャネルの基準電位を固定する半導体素子及びその製造方法を提供する。
【解決手段】基板１０と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層２０と、バッファ層上に設けられた窒化物半導体のチャネル層３０と、バッファ層の側面に電気的に接続された側面電極６０と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極５２，５６とを備える半導体素子。 （もっと読む）

【課題】ＭＩＳあるいはＭＯＳ界面の欠陥密度（界面準位密度）を簡便かつ高い精度で求める。
【解決手段】絶縁物／半導体界面における界面欠陥に起因する容量Ｃ_ITが無視できる程度の高周波におけるＣ−Ｖ特性を元に、酸化膜容量の影響を排除した半導体容量（Ｃ_D＋Ｃ_IT）を計算するステップと、1/（Ｃ_D＋Ｃ_IT）²を低周波（準静電的）Ｃ−Ｖ特性から計算される表面ポテンシャルψsに対してプロットするステップと、ψs−1/（Ｃ_D＋Ｃ_IT）²プロットの外挿値が原点を通るように定数項を定めることにより、表面ポテンシャルψsの絶対値を確定するステップと、を有することを特徴とする絶縁物／半導体界面の評価方法。 （もっと読む）

【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。 （もっと読む）

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】窒化物半導体層をチャネルとして用いたトランジスタにおいて、閾値電圧を高くする。
【解決手段】第２窒化物半導体層２００は、Ａｌの組成比が互いに異なる複数の窒化物半導体層を順次積層した構造を有するため、Ａｌ組成が階段状に変化している。第２窒化物半導体層２００を形成する複数の半導体層は、それぞれが同一方向に分極している。そしてゲート電極４２０に近い半導体層は、ゲート電極４２０から遠い半導体層よりも、分極の強度が強く（又は弱く）なっている。すなわち複数の半導体層は、ゲート電極４２０に近づくにつれて、分極の強度が一方向に変化している。この分極の方向は、複数の半導体層内の界面において負の電荷が正の電荷よりも多くなる方向である。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】ＳｉＣが用いられる半導体層中において、簡易な工程で再現性よく埋め込み絶縁層を形成する。
【解決手段】単結晶のＳｉＣ１２の表面の温度を局所的に急激に上昇させ、その後で急激に冷却することによって、単結晶を局所的に非晶質化層３０を形成することができる。この非晶質層３０は、元の単結晶ＳｉＣの導電型や抵抗率に関わらず、高抵抗層（絶縁層）となる。このため、こうした非晶質層を埋め込み絶縁層と同様に使用することができる。このためには、（１）レーザー光を効率的に吸収する層１００を局所的に半導体層の上に形成してからレーザー光を照射する、（２）レーザー光を局所的に半導体層に照射する、という２つの手段のいずれかを用いることができる。 （もっと読む）

【課題】窒化物半導体を用いた電界効果トランジスタで、高いドレイン電流が実現できるようにする。
【解決手段】ドレイン電極１０７とゲート領域１２１との間のドレイン領域１２３の距離は、ソース電極１０６とゲート領域１２１との間のソース領域１２２の距離より長く形成され、加えて、ゲート電極１０４は、ゲート領域１２１からソース電極１０６の側に延在する延在部１４１を備えて形成されている。ゲート電極１０４のソース電極１０６の側への延在部１４１により、ゲート電極１０４に対する電圧印加でソース領域１２２のチャネル層１０１における電子濃度が増加可能とされている。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】半導体突出部２は、半導体基板１上に形成されている。ソース／ドレイン層５、６は、半導体突出部２の上下方向に設けられている。ゲート電極７、８は、半導体突出部２の側面にゲート絶縁膜４を介して設けられている。チャネル領域３は、半導体突出部２の側面に設けられ、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。 （もっと読む）

【課題】種結晶を用いた昇華システムにおいて形成された結晶の欠陥レベルが低く、より大きく、高品質のＳｉＣ単結晶ウェハを製造する方法を提供する。
【解決手段】少なくとも約１００ｍｍの直径と、約２５ｃｍ^−２未満のマイクロパイプ密度とを有し、また、３Ｃ、４Ｈ、６Ｈ、２Ｈおよび１５Ｒポリタイプからなる群から選択されるポリタイプを有するＳｉＣ単結晶ウェハ。なお、マイクロパイプ密度は、表面上にある全マイクロパイプの総数を、ウェハの表面積で割ったものを表す。 （もっと読む）

【課題】フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】フィン型半導体層１の両側面には、チャネル領域７のポテンシャルを制御するゲート電極４が配置され、チャネル領域７には、フィン型半導体層１のソース層２側から根元ＢＭ側にかけてポテンシャルバリアＰＢ１、ＰＢ２が形成されている。 （もっと読む）

【課題】ヘテロ接合を有する半導体装置において、リーク電流と電流コラプスのトレードオフ関係を打破し、リーク電流と電流コラプスの双方を抑制すること。
【解決手段】半導体装置１の電子走行層４は、炭素が導入されている高抵抗領域４ａを含んでいる。電子走行層４と電子供給層５のヘテロ接合５ａと平行な断面において、高抵抗領域４ａの炭素の濃度分布が、ドレイン電極１２とソース電極１８の少なくともいずれか一方の下方で相対的に濃く、ドレイン電極１２と絶縁ゲート部１６の間で相対的に薄くなるような断面が存在している。 （もっと読む）

【課題】閾値電圧（Ｖｔｈ）の経時的に変動する現象を抑制することで、高信頼性を保つことが可能なＭＩＳ型半導体装置を提供する。
【解決手段】本発明は、半導体ボディ領域とゲート絶縁膜の間に半導体ボディ領域とは逆の半導体極性のチャネル層を有するＭＩＳ型半導体装置であり、当該半導体装置のフラットバンド電圧Ｖｆｂを−１０ボルト以下とすることにより、半導体ボディ領域表面近傍に誘起されるキャリア電荷密度を当該半導体装置の動作保証範囲内において所定量以下に抑制する。 （もっと読む）

【課題】ゲート絶縁膜を形成する際に、界面準位を低減しつつ、ＥＯＴのさらなる低減が実現可能な金属酸化物高誘電体エピタキシャル膜の製造方法、および基板処理装置を提供すること。
【解決手段】単結晶領域１０２を有する基板１０１上に、金属膜であって、該金属膜の酸化物の誘電率が酸化シリコン膜よりも高く、かつ金属膜の酸化物が単結晶領域１０２とエピタキシャル関係を有する金属膜１０３を、単結晶領域１０２と金属膜１０３とが界面反応しない基板温度で形成する（図１（ｂ））。金属膜１０３が形成された基板１０１を、上記界面反応しない基板温度で、単結晶領域１０２と金属膜１０３とが界面反応しない酸素分圧の酸素ガス雰囲気に暴露する（図１（ｃ））。酸素ガス雰囲気に暴露された基板１０３を、上記酸素分圧の酸素ガス雰囲気に保持し、金属膜の酸化物である金属酸化物高誘電体膜が結晶化する基板温度で熱処理する（図１（ｄ）。 （もっと読む）

【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。 （もっと読む）