窒化物系半導体装置
【課題】ゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体装置を提供する。
【解決手段】窒化物系半導体素子１０は、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１を備えており、第１ゲート電極２６と第２ゲート電極２７との間に設けられた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９がＡｌＧａＮ層２０とショットキー接合されている。第１ＳＢＤ金属電極２８と第１電極２４とが接続されており、電気的に短絡していると共に、第２ＳＢＤ金属電極２９と第２電極２５とが接続されており、電気的に短絡している。
【解決手段】窒化物系半導体素子１０は、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１を備えており、第１ゲート電極２６と第２ゲート電極２７との間に設けられた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９がＡｌＧａＮ層２０とショットキー接合されている。第１ＳＢＤ金属電極２８と第１電極２４とが接続されており、電気的に短絡していると共に、第２ＳＢＤ金属電極２９と第２電極２５とが接続されており、電気的に短絡している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向性を有するノーマリオフの窒化物系の半導体装置に関するものである。
【背景技術】
【０００２】
従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体装置（以下、ＧａＮ系半導体素子という）が用いられている。ＧａＮ系半導体素子では、基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ）法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子（パワーデバイス）にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体素子の検討が行われている。
【０００３】
特許文献１には、ＭＯＳ構造を有する窒化ガリウム系半導体素子が記載されている。特許文献１に記載されたＭＯＳ構造を有する窒化ガリウム系半導体素子の概略構成図を図１４に示す。図１４に示すように、従来の窒化ガリウム系半導体素子１００は、基板１１２上に、ＧａＮ結晶を積層するためのバッファ層１１４を介して電子走行層として機能するＧａＮ層１１６及び電子供給層として機能するＡｌＧａＮ層１２０が積層され、ヘテロ接合構造が形成されている。図１４の窒化ガリウム系半導体では、ＧａＮ層１１６とＡｌＧａＮ層１２０との界面直下（ＧａＮ層１１６の表面）に形成された２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、以下２ＤＥＧという）がキャリアとして利用される。
【０００４】
ＡｌＧａＮ層１２０の表面の一部にはリセス部１３２が形成される。当該リセス部１３２にゲート絶縁膜１２２を介して、ゲート電極１２６が配置されて、ＭＯＳ（ｎ型ＭＯＳ）構造（ＭＯＳＦＥＴ部）を構成する。
【０００５】
ゲート電極１２６に電圧を印加すると、ゲート絶縁膜１２２と接したＧａＮ層１１６の表面に電子が集まり、ＭＯＳチャネルを形成し（オン状態になり）、ＧａＮ層１１６とＡｌＧａＮ層１２０との界面に形成された２ＤＥＧ層１１８と電気的に接続されて、ソース電極１２４とドレイン電極１２５との間が電気的に導通された状態になる。
【０００６】
また、ＭＯＳチャネルがオフ状態の場合には、ソース電極１２４とドレイン電極１２５との間に電圧が印加されるとゲート端部から２ＤＥＧ層１１８が空乏化して高耐圧を維持することが可能となり、大電力かつ、高耐圧の半導体素子として機能する。そのため、近年、高周波で高効率の電力用半導体素子として窒化物系半導体素子の開発が進んでいる。従来、ゲート部がショットキー接合となっているいわゆるＨＥＭＴと呼ばれるデバイスが主に開発されてきた。このようなデバイスは、絶縁ゲートのほうが駆動回路が容易であること、及びＭＯＳＦＥＴ部に印加されるゲート電圧が０Ｖの場合（ゲート電圧を印加しない場合）に、電気的にオフ状態になる、いわゆるノーマリオフデバイスに用いることが容易であることから、注目されている。
【０００７】
また、近年では、ソースとドレインに双方向に耐圧が印加できるような素子が、ＡＣ−ＡＣの直接変換回路、例えば、マトリクスコンバータ等に使用できるとして注目されている。特許文献２には、ＧａＮを主たる半導体とした逆耐圧を有する半導体素子が記載されている。特許文献２に記載された逆耐圧を有する半導体素子の概略構成図を図１５に示す。図１５に示した半導体素子２００で、基板２１２、バッファ層２１４、電子走行層２１６、２ＤＥＧ層２１８、電子供給層２２０、第１主電極２２４、第２主電極２２５、第１ゲート電極２２６、第２ゲート電極２２７、第１ダイオード形成用電極２２８、及び第２ダイオード形成用電極２２９を備えて構成されている。半導体素子２００では、図１５中、左右の第１主電極２２４及び第２主電極２２５が電圧の印加方向によってソース電極またはドレイン電極として動作が可能である。それぞれの第１ゲート電極２２６（Ｇ１）及び第２ゲート電極２２７（Ｇ２）に信号を印加することによって左右のトランジスタのオン、オフの制御が可能であり、双方向に耐圧を維持することが可能である。このような双方向耐圧を有する半導体素子を用いたマトリクスコンバータは、従来のインバータを用いたモーター制御と比較して、なめらかなモーター制御が可能で高調波が出にくくノイズが少ない。また、電力回生動作が容易等の特徴を備えており、省エネ技術において重要な変換回路と言われている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２００３／０７１６０７号パンフレット
【特許文献２】特開２００９−２００１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電力用半導体素子として使用するためには、高速で動作し、導通抵抗が低いということは大きな利点である。一方、上述の特許文献１に記載されたガリウム系半導体素子１００（図１４参照)において、２ＤＥＧ層１１８を空乏化させようとすると、ＭＯＳＦＥＴ部のドレイン側端部１３４に大きな電界が集中し、ゲート絶縁膜１２２が破壊されてしまうという不具合が頻発する場合があることがわかった。この原因は、高電界で発生した正孔がゲート絶縁膜１２２及びゲート絶縁膜１２２に近いＡｌＧａＮ層１２０／ＧａＮ層１１６界面に集まって、ドレイン電極１２５に印加された電圧の殆どがゲート絶縁膜１２２に印加されてしまうことためであることがわかった。
【００１０】
さらに、破壊されない場合であっても、長時間にわたってドレイン電極１２６に大きな電圧を印加し続けた場合、ゲート絶縁膜１２２に高電界が長時間印加されることになり、その特性が経時的に劣化してしまうという、信頼性上の問題が発生する場合がある。
【００１１】
これを防止するためには、２ＤＥＧの電子濃度を２×１０１２ｃｍ−２程度以下の濃度にすることが考えられる。これにより２ＤＥＧが空乏化されやすくなり、耐圧が維持される効果が得られる。しかし、２ＤＥＧの濃度を下げてしまうと、２ＤＥＧ層１１８部分の導通抵抗が大きくなってしまうため、素子全体としてのオン抵抗が上昇してしまい、本来の窒化物系半導体としての利点が失われてしまうという難点がある。
【００１２】
また、その他の手段として、ゲート電極１２８のドレイン側端部にフィールドプレートとよばれる、ゲート絶縁膜１２２よりも厚い絶縁膜の上にゲート電極１２８を延長させて、薄いゲート絶縁膜１２２部分の電界を和らげる手段が挙げられる。しかしながら、当該手段においても、２ＤＥＧの電子濃度が３×１０１２ｃｍ−２以上の場合では、ゲート絶縁膜１２２を保護することが困難であることが判明した。
【００１３】
またさらに、別の手段として、ＧａＮ層１１６をｐ型とすることにより、ゲート絶縁膜１２２周辺に集まる正孔をｐ型領域へと排出し、２ＤＥＧ層１１８を空乏化させやすくするという手段が挙げられる。当該手段は、例えば、特許文献１に示されているように、そのアクセプタ濃度を制御することにより空乏層が拡がりやすくなり、高耐圧を達成できるという利点がある。しかしながら、一般に、窒化ガリウムのｐ型層を形成することは困難であり、さらに濃度制御を１×１０１７ｃｍ−３程度で行うことが非常に難しい。特に基板１１２がシリコンより成る場合には、ｐ型層そのものを得ることが困難である。すなわち、非常に制限された濃度範囲、基板結晶の選択が必要となる。
【００１４】
また、図１４の構造においては、ソース側とドレイン側がゲート電極１２６を挟んで基本的に対照的な構造を有しているため、いわゆるフリーホイリングダイオード（以下、ＦＷＤという）が無い。このため、例えば、インバータ等に使用する場合には、窒化物系半導体素子外部にＦＷＤの機能をになうダイオードを並列に接続することが必要とされる。
【００１５】
一方、上述の特許文献２に記載の半導体素子２００（図１５参照)では、上記ＦＷＤを内蔵し、かつ逆方向耐圧を持たせることにより、双方向性を有するようにしているが、双方向デバイスにおいては、逆方向はトランジスタがオン・オフ動作をするため、通常はＦＷＤは不要である。図１５の半導体素子２００においては、高速スイッチングが主たる目的として提案されたものであるが、双方向デバイスにおいては、双方に設けられた両トランジスタ共にノーマリオンである場合、電源投入時に電源間が短絡してしまうために、少なくともいずれかのトランジスタがノーマリオフであることが肝要である。特許文献２においては、第１ゲート電極２２６及び第２ゲート電極２２７の直下にゲート絶縁膜が設けられている例も示されているが、通常そのような絶縁ゲートにすると、しきい電圧は負側へシフトすることが知られており、ノーマリオフ化が困難である。
【００１６】
本発明は、上記に鑑みてなされたものであって、ゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、前記第１リセス部と前記第２電極との間に形成された前記電子供給層を分断する第２リセス部と、前記第２リセス部内部を覆うように、前記第２リセス部から前記電子供給層の表面にわたって形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備える。
【００１８】
請求項２に記載の窒化物系半導体装置は、請求項１に記載の窒化物系半導体装置において、前記制御手段は、前記電子供給層に整流性を有する接合により接続され、かつ、前記第２電極に接続されて前記第２電極へキャリアを輸送するための第２キャリア輸送用電極、を備えた。
【００１９】
請求項３に記載の窒化物系半導体装置は、請求項２に記載の窒化物系半導体装置において、前記第２キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである。
【００２０】
請求項４に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、前記第１リセス部と前記第２電極との間に形成され、かつ、ショットキー接合、ヘテロ接合、及びｐｎ接合のいずれかにより前記電子供給層と接合された第２ゲート電極を備えた。
請求項５に記載の窒化物系半導体装置は、請求項１から請求項４のいずれか１項に記載の窒化物系半導体装置において、前記第１キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである。
【００２１】
請求項６に記載の窒化物系半導体装置は、請求項１から請求項５のいずれか１項に記載の窒化物系半導体装置において、前記電子走行層は、アンドープのＧａＮからなり、厚さが２ｎｍ以上、かつ、５００ｎｍ以下である。
【００２２】
請求項７に記載の窒化物系半導体装置は、請求項１から請求項６のいずれか１項に記載の窒化物系半導体装置において、前記電子供給層は、アルミニウムの組成比が、０．０１以上、かつ、０．９９以下のＡｌＧａＮからなり、厚さが１ｎｍ以上、かつ、５０ｎｍ以下である。
【発明の効果】
【００２３】
ゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体装置を提供することができる、という効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図２】図１に示した窒化物系半導体素子の電流−電圧特性を説明するための説明図である。
【図３】図１に示した窒化物系半導体素子の等価回路を示した回路図である。
【図４】図１に示した窒化物系半導体素子及び従来の窒化物系半導体素子の２ＤＥＧのキャリア濃度と耐圧との関係を説明するための説明図である。
【図５】本発明の第１の実施の形態に係る窒化物系半導体素子の図１に示した概略構成よりも詳細な断面構造の一例を示す断面図である。
【図６】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図７】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図８】本発明の第２の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図９】図８に示した窒化物系半導体素子の等価回路を示した回路図である。
【図１０】本発明の第３の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１１】本発明の第４の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１２】図１１に示した窒化物系半導体素子を上側からみた概略構成の一例を示す平面図である。
【図１３】本発明の第５の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１４】従来の窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１５】従来の窒化物系半導体素子の概略構成の一例を示す断面図である。
【発明を実施するための形態】
【００２５】
［第１の実施の形態］
【００２６】
以下、図面を参照して本実施の形態の窒化物系半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。
【００２７】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１に示す。
【００２８】
本実施の形態の窒化物系半導体素子１０は、基板１２、バッファ層１４、ＧａＮ層１６、ＡｌＧａＮ層２０、第１ゲート絶縁膜２２、第２ゲート絶縁膜２３、第１電極２４、第２電極２５、第１ゲート電極２６、第２ゲート電極２７、第１ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ、ショットキーバリアダイオード）金属電極２８、及び第２ＳＢＤ金属電極２９を備えて構成されており、略左右対称な構造を有している。また、本実施の形態の窒化物系半導体素子１０は、等価回路としての見方をすると第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１により構成されている。
【００２９】
基板１２の具体的一例としては、シリコン、サファイア、ＳｉＣ、ＺｒＢ２、Ｓｉ、ＧａＮ、ＭｇＯ等の窒化物系化合物半導体を結晶成長させることが可能な基板が挙げられる。バッファ層１４は、ＧａＮ結晶を積層するための機能を有する層であり、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等を用いることができ、バッファ層１４上に形成される電子走行層（本実施の形態ではＧａＮ層１６）を形成するＧａＮ結晶と格子整合すればよい。基板１２は、バイアス条件に応じて、第１電極２４及び第２電極２５の一方に短絡（接続）してもよいし、また、いずれとも接続しなくともよい。
【００３０】
ＧａＮ層１６は、電子走行層として機能するものであり、アンドープのＧａＮ等からなる。また、ＧａＮ層１６はＮ型でもＰ型でもよい。ＡｌＧａＮ層２０は、電子供給層として機能するものであり、ＧａＮ層１６とバンドギャップエネルギーが異なるＡｌＧａＮからなる。また、ＡｌＧａＮ層２０は、Ａｌ濃度の異なる複数の層構成を有していてもよい。ＧａＮ層１６とＡｌＧａＮ層２０との界面にバンドオフセットが形成されると共に、ＡｌＧａＮ／ＧａＮ界面にＡｌＧａＮ層２０及びＧａＮ層１６の自発分極及びピエゾ分極によって、正の電荷が発生することにより、ＧａＮ層１６の表面には、２ＤＥＧが生成される。本実施の形態では、２ＤＥＧが生成されたＧａＮ層１６の表面層を２ＤＥＧ層１８という。このとき、正の電荷の量は、ＧａＮ層１６及びＡｌＧａＮ層２０の膜厚とＡｌ組成の調整によって、制御される。なお、本実施の形態では、ＧａＮ層１６の厚さは２ｎｍ以上、５００ｎｍ以下が好ましい。また、ＡｌＧａＮ層２０の厚さは１ｎｍ以上、５０ｎｍ以下であり、Ａｌ組成比が０．０１以上、０．９９以下であることが好ましい。
【００３１】
電子走行層と電子供給層の組み合わせとしては、ＧａＮ／ＡｌＧａＮの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばＧａＮ／ＡｌＩｎＧａＮ、ＩｎＧａＮ／ＧａＮ、ＧａＮＡｓ／ＧａＮ、ＧａＩｎＮＡｓＰ／ＧａＮ、ＧａＩｎＮＰ／ＧａＮ、ＧａＮＰ／ＧａＮ、ＧａＮ／ＡｌＧａＩｎＮＡｓＰ、または、ＡｌＩｎＧａＮ／ＡｌＧａＮの組み合わせであってもよい。これらの組み合わせの場合であっても、２ＤＥＧの濃度を最適範囲内とするため、電子供給層及び電子走行層の膜厚及び組成比を適宜調整すればよい。
【００３２】
本実施の形態では、ＡｌＧａＮ層２０を貫通してＧａＮ層１６に達する深さまでＡｌＧａＮ層２０の少なくとも一部を分断するように、第１リセス部３２及び第２リセス部３３が形成されている。図１に示すように第１ゲート絶縁膜２２が第１リセス部３２の内部及びＡｌＧａＮ層２０の表面（第１電極２４と第１ゲート電極２６との間の表面、及び第１ゲート電極２６と第１ＳＢＤ金属電極２８との間の表面）を覆うように形成されている。また、第２ゲート絶縁膜２３が第２リセス部３３の内部及びＡｌＧａＮ層２０の表面（第２電極２５と第２ゲート電極２７との間の表面、及び第２ゲート電極２７と第２ＳＢＤ金属電極２９との間の表面）を覆うように形成されている。第１ゲート電極２６及び第２ゲート電極２７は、ＳｉＯ２やＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、または、これらの複合膜を用いることができる。
【００３３】
第１電極２４及び第２電極２５は、オーミック電極であり、ＡｌＧａＮ層２０上に直接形成されている。第１電極２４及び第２電極２５は、第１ゲート電極２６及び第２ゲート電極２７に印加されるゲート信号（電圧）の組み合わせによって、いずれもソース電極、またはゲート電極として動作する機能を有している（詳細後述）。
【００３４】
第１ゲート電極２６は、第１リセス部３２に形成されており、本実施の形態では、第１ゲート電極２６の下部（第１ＭＯＳＦＥＴ部３０の下部）がＧａＮ層１６になっている。第１ゲート電極２６に電圧を印加することにより、第１ゲート絶縁膜２２を介して、ゲート電圧が印加される。また、第２ゲート電極２７は、第２リセス部３３に形成されており、本実施の形態では、第２ゲート電極２７の下部（第２ＭＯＳＦＥＴ部３１の下部）がＧａＮ層１６になっている。第２ゲート電極２７に電圧を印加することにより、第２ゲート絶縁膜２３を介して、ゲート電圧が印加される。第１ゲート電極２６及び第２ゲート電極２７に電圧（ゲート電圧）が印加されることにより第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１各々、トランジスタ動作が可能であり、本実施の形態では、いずれにおいてもＡｌＧａＮ層２０が分断されているため、両方共にノーマリオフであり、双方向動作する（詳細後述）。
【００３５】
第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９は、第１ゲート電極２６と第２ゲート電極２７との間のＡｌＧａＮ層２０上に、各々ＡｌＧａＮ層２０とショットキー接合されて形成されている。第１ＳＢＤ金属電極２８は、第１電極２４に電気的に接続されており、短絡されている。また、第２ＳＢＤ金属電極２９は、第２電極２５に電気的に接続されており、短絡されている。
【００３６】
図１に示した窒化物系半導体素子１０の電流−電圧特性（Ｉ−Ｖ曲線）を図２に示す。また、図１に示した窒化物系半導体素子１０の等価回路図を図３に示す。本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１がノーマリオフであるため、第１ゲート電極（Ｇ１）２６及び第２ゲート電極（Ｇ２）２７共にオン信号が入力されると、双方向トランジスタとして動作する。一方、第１ゲート電極（Ｇ１）２６及び第２ゲート電極（Ｇ２）２７の少なくとも一方に、オフ信号が入力されると、他方に入力される信号がオン信号及びオフ信号のいずれであるかにかかわらず、図２に示した耐圧特性を有したダイオードとして動作する。なお、第１ゲート電極（Ｇ１）２６及び第２ゲート電極（Ｇ２）２７の両方にオフ信号が入力された場合は、電圧の両極側に耐圧を有するダイオードとして動作する。
【００３７】
窒化物系半導体素子１０では、第１ゲート電極２６にオフ信号が入力されると、第１ＭＯＳＦＥＴ部３０はオフ状態となるため、第２電極２５に正の電圧（バイアス電圧）が印加されると、第１電極２４に短絡されている第１ＳＢＤ金属電極２８は、第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４付近）に蓄積する正孔を第１電極２４へと排出する。その結果、第１ゲート絶縁膜２２に過大な電圧が印加されるのを防止し、第１ゲート絶縁膜２２が破壊するのを防止する。
【００３８】
一方、第１ゲート電極２６にオン信号が入力されると、第１ＭＯＳＦＥＴ部３０はオン状態となるため、第１ＭＯＳＦＥＴ部３０のドレイン側の電圧がソース側（第１電極２４側）の電圧と近くなり、第１ＳＢＤ金属電極２８がオフ状態からオン状態へと移行して、デバイス全体で導通状態となる。
【００３９】
また、双方向動作において、第２電極２５に負の電圧（バイアス電圧)が印加されている場合においては、第１ＳＢＤ金属電極２８は、順方向となるため、第２ＭＯＳＦＥＴ部３１によって、主電流のオン・オフを制御しオン・オフ動作の制御が可能となっている。なお、当該動作は、上述の説明とバイアス関係が逆になっただけであり、対称的な動作となる。従って、窒化物系半導体素子１０では、双方向のスイッチング動作が可能である。
【００４０】
本実施の形態の窒化物系半導体素子１０及び図１４に示した従来の窒化物系半導体素子１００の２ＤＥＧのキャリア濃度と耐圧との関係を図４に示す。一般に、２ＤＥＧのキャリア濃度は、２×１０１２ｃｍ−２以上、１×１０１３ｃｍ−２以下で用いられる。しかしながら図１２に示したような従来の窒化物系半導体素子１００では、２ＤＥＧのキャリア濃度を２×１０１２ｃｍ−２以上に大きくすると耐圧が極端に低下するが、本実施の形態の窒化物系半導体素子１０は、上述した構造をとることにより、２ＤＥＧのキャリア濃度を一般に、好ましいとされている濃度である５×１０１２ｃｍ−２以上に大きくしても、耐圧を維持することができるようになった。すなわち、低いオン抵抗と高い耐圧とを同時に実現することが可能となった。
【００４１】
また、本実施の形態の窒化物系半導体素子１０と、従来の窒化物系半導体素子１００とを比較すると、２ＤＥＧのキャリア濃度が１×１０１２ｃｍ−２付近を変曲点として、両者の特性に大きな変化が生じている。このように図４に示すように、本実施の形態の窒化物系半導体素子１０では、２ＤＥＧのキャリア濃度が１×１０１２ｃｍ−２以上において、従来の窒化物系半導体素子１００に比べて顕著な効果を有している。従って、２ＤＥＧのキャリア濃度が１×１０１２ｃｍ−２以上の場合に本実施の形態の窒化物系半導体素子１０とすることにより、従来の窒化物系半導体素子１００に比べて、低いオン抵抗とより高い耐圧とを同時に実現することが可能となるという、顕著な効果が得られる。
【００４２】
さらに、第１ＭＯＳＦＥＴ部３０がオフ状態のときに、第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４）に大きな電圧が印加されないため、第１ゲート絶縁膜２２を保護することが可能となった。また、第２ＭＯＳＦＥＴ部３１においても同様に、オフ状態のときに、第２ＭＯＳＦＥＴ部３１のドレイン側（端部（３４））に大きな電圧が印加されないため、第２ゲート絶縁膜２３を保護することが可能となった。
【００４３】
本実施の形態の窒化物系半導体素子１０の図１に示した概略構成の断面図よりも詳細な断面構造の一例を図５に示す。
【００４４】
図５に示すように、第１ＳＢＤ金属電極２８と第２ＳＢＤ金属電極２９との間のＡｌＧａＮ層２０の表面にはフィールド絶縁膜３６が設けられており、また、第１ゲート電極２６の表面及び第２ゲート電極２７の表面をそれぞれ覆うように絶縁膜３７が設けられている。第１ＳＢＤ金属電極２８と短絡するための第１電極２４により、第１ＳＢＤ金属電極２８とフィールド絶縁膜３６との間にひさし状のフィールドプレート構造２４ａ（以下、ＦＰという）を構成しており、第１ＳＢＤ金属電極２８端部での電界集中を防止するようにしている。また同様に、第２ＳＢＤ金属電極２９と短絡するための第２電極２５により、第２ＳＢＤ金属電極２９とフィールド絶縁膜３６との間にひさし状のＦＰ２５ａを構成しており、第２ＳＢＤ金属電極２９端部での電界集中を防止するようにしている。
【００４５】
窒化物系半導体素子１０の表面（第１電極２４及び第２電極２５等の電極が形成されている側の面、図５では上側にあたる面）には、外部からのごみや影響等を最低限に抑えるための表面保護膜３８が設けられている。基板１２の裏面には、裏面電極３５が形成されている。裏面電極３５は、バイアス条件や用途、パッケージ構造等に合わせて、第１電極２４及び第２電極２５の一方と短絡させたり、両者と短絡させない（接続しない）ようにしたりすることができる。
【００４６】
なお、窒化物系半導体素子１０では、第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９をＡｌＧａＮ層２０上に設けるための面積が必要になる。これによりデバイスのサイズが大きくなってしまうことや、ソース・ドレイン間の距離（第１電極２４及び第２電極２５間の距離）が長くなることにより素子抵抗が増大することを軽減するために、図５に示した長さＬ１、Ｌ２をできる限り小さくすることが好ましいが、以下に説明するような制限が設けられているため、当該制限を考慮して長さＬ１、Ｌ２が定められる。なお、長さＬ１は、第１リセス部３２の内側壁における第１ゲート絶縁膜２２とＡｌＧａＮ層２０との接合部から第１ＳＢＤ金属電極２８の第１ゲート電極２６側端部までの距離であり、長さＬ２は、第１ＳＢＤ金属電極２８の長さ（第１ゲート電極２６側端部から第２ＳＢＤ金属電極２９側端部までの長さ）である。なお、本実施の形態では、窒化物系半導体素子１０を略左右対称の構造としているため、第２ＭＯＳＦＥＴ部３１側においても、同様に長さＬ１、Ｌ２が定められている。
【００４７】
窒化物系半導体素子１０がオフ状態である場合、ＡｌＧａＮ層２０／ＧａＮ層１６の界面の２ＤＥＧ層１８の第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９直下は、２ＤＥＧが空乏化しており、図５に示すように、容量Ｃ１としてモデル化することができる。
【００４８】
これにより第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９直下の電圧値Ｖ１は、下記式（１）〜（３）により得られる。
【００４９】
Ｖ１＝Ｃ２×Ｖｄｓ／（Ｃ１＋Ｃ２） （Ｖｄｓ：ドレイン・ソース間電圧） ・・・式（１）
【００５０】
Ｃ１∝Ｌ２／Ｌ４ （Ｌ４：ＡｌＧａＮ層２０の層厚） ・・・式（２）
【００５１】
Ｃ２∝Ｌ３／Ｌ５ （Ｌ３：ＧａＮ層１６の層厚、Ｌ５：第１ＳＢＤ金属電極２８端部から第２ＳＢＤ金属電極２９端部までの距離） ・・・式（３）
【００５２】
例えば具体的一例として、Ｌ２＝１μｍ、Ｌ３＝１μｍ、Ｌ４＝２０ｎｍ、及びＬ５＝１０μｍとした場合、Ｖ１は下記式（４）として与えられる。
【００５３】
Ｖ１＝０．００２×Ｖｄ （Ｖｄ：ドレイン電圧） ・・・式（４）
【００５４】
Ｖｄ＝１ｋＶとして電圧を印加すると、Ｖ１＝２Ｖとなる。これは簡単なモデルによる説明だが、実際には、容量Ｃ１、Ｃ２は、様々な要因により、上述の式（２）、（３）のような簡単な式では表せず、本発明者の経験等を考慮すると実際には電圧Ｖ１は、上記（４）式の５倍程度の電圧上昇を伴う。
【００５５】
従って、実際のデバイス構造においては、上記式（２）〜（４）と合わせて下記式（５）のようになる。
【００５６】
Ｖ１＝０．１×Ｖｄ／（Ｌ５×Ｌ２） （Ｌ２、Ｌ５共にμｍ単位） ・・・式（５）
【００５７】
電圧Ｖ１が定常的にゲート電極２８に印加されても問題ない程度とするためには、下記式（６）を満たす必要がある。
【００５８】
Ｖ１＜Ｅｍａｘ×ｄｏｘ （Ｅｍａｘ：第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３に定常的に印加しても良い最大電界値、ｄｏｘ：第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の膜厚） ・・・式（６）
【００５９】
上記式（５）、（６）を合わせると長さＬ２に対して下記式（７）の関係を満たす必要がある。
【００６０】
Ｌ２＞０．１×Ｖｄ／（Ｌ５×Ｖｄ×Ｅｍａｘ） ・・・式（７）
【００６１】
電界値Ｅｍａｘは、ゲート絶縁膜２２がＳｉＯ２である場合、一般に３ＭＶ／ｃｍ程度である。電圧Ｖｄと長さＬ５から得られる電界値は１００Ｖ／μｍ程度であることが一般に知られているため、上記式（７）は下記式（８）のように簡略化される。
【００６２】
Ｌ２＞１０／（Ｅｍａｘ×ｄｏｘ） ・・・（８）
【００６３】
例えば、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の膜厚ｄｏｘ＝６０ｎｍである場合、長さＬ２＝０．６μｍ程度以上となる。第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３をより薄くした場合には、さらに長さＬ２を短くすることが困難になる。これらと、実際の窒化物系半導体素子１０の製造方法を鑑みると、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の膜厚を厚くして０．１μｍ程度とした場合には、上記式（８）より、Ｌ２＝０．３μｍ程度が下限値として得られる。
【００６４】
また、長さＬ１も第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１のソース・ドレイン間耐圧を決める要素であることは当業者に一般的に理解されている。すなわち、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１のドレイン側端部の電圧値は、上述した電圧値Ｖ１とほぼ同じ電圧値となることから、長さＬ１を極端に短くしてしまうと、当該耐圧が低下してしまう。当該耐圧が低下してしまうと、第２電極２５に大きな電圧が印加された場合、第１ＭＯＳＦＥＴ部３０のドレイン側端部（第１電極２４に大きな電圧が印加された場合は第２ＭＯＳＦＥＴ部３１のドレイン側端部）に当該耐圧以上の大きな電圧が印加されることになり、第１ゲート絶縁膜２２（第２ゲート絶縁膜２３）が破壊されてしまう。従って、上記電圧Ｖ１が印加されても、長さＬ１で示した領域でのブレークダウンが発生しないような長さに長さＬ１を設定する必要がある。具体的には、長さＬ１は、ＧａＮ層１６の耐圧で決められる。本発明者の経験により、ＧａＮ層１６の横方向耐圧は上記のように１００Ｖ／μｍ程度であることから、電圧Ｖ１として２０Ｖ以上の耐圧を持たせるためには、Ｌ１＝０．２μｍ以上とする必要がある。
【００６５】
なお、上述した本実施の形態の窒化物系半導体素子１０は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。
【００６６】
ＭＯＣＶＤ法や、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｉａｌ、ＭＢＥ）法等のエピタキシャル結晶成長法により、基板１２上にバッファ層１４及びＧａＮ層１６を順次積層させる。さらに、ＧａＮ層１６の上にＡｌＧａＮ層２０を同様にエピタキシャル成長法により形成する（図６参照）。なお、２ＤＥＧのキャリア濃度を制御するため、ＡｌＧａＮ層２０では、Ａｌの組成や層厚が調整される。
【００６７】
次に、ＡｌＧａＮ層２０の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、第１リセス部３２及び第２リセス部３３が形成される領域の、ＡｌＧａＮ層２０及びＧａＮ層１６（一部）をエッチングにより除去する。さらに、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ、ＣＶＤ）法等によりＳｉＯ２膜等の第１ゲート絶縁膜２２を第１リセス部３２及び電極が形成される側の素子の表面に形成すると共に、第２ゲート絶縁膜２３を第２リセス部３３及び電極が形成される側の素子の表面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、第１電極２４、第２電極２５、第１ＳＢＤ金属電極２８、及び第２ＳＢＤ金属電極２９が形成される領域等の第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３をエッチング除去する（図７参照）。
【００６８】
さらに、スパッタ法や真空蒸着法等により第１電極２４、第２電極２５、第１ゲート電極２６、及び第２ゲート電極２７を形成する。また、第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９を形成する。さらに、第１電極２４と第１ＳＢＤ金属電極２８とを電気的に接続し、第２電極２５と第２ＳＢＤ金属電極２９とを電気的に接続することにより、図１に示した本実施の形態の窒化物系半導体素子１０が製造される。
【００６９】
以上説明したように、本発明者の多くの実験と破壊メカニズムの解析の結果得られた本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１を備えており、第１ゲート電極２６と第２ゲート電極２７との間に設けられた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９がＡｌＧａＮ層２０とショットキー接合されている。また、第１ＳＢＤ金属電極２８と第１電極２４とが接続されており、電気的に短絡していると共に、第２ＳＢＤ金属電極２９と第２電極２５とが接続されており、電気的に短絡している。
【００７０】
本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１がノーマリオフであるため、第１ゲート電極２６及び第２ゲート電極２７共にオン信号が入力されると、双方向トランジスタとして動作する。一方、第１ゲート電極２６及び第２ゲート電極２７の少なくとも一方、オフ信号が入力されると、他方に入力される信号がオン信号及びオフ信号のいずれであるかにかかわらず、耐圧特性（図２参照）を有したダイオードとして動作する。
【００７１】
本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０がオフ状態の場合に、第１ＳＢＤ金属電極２８は、第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４付近）に蓄積する正孔を第１電極２４へと排出する。第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４）に大きな電圧が印加されないため、第１ゲート絶縁膜２２が破壊されるのを防止することができる。また、第２ＭＯＳＦＥＴ部３１においても同様に、第２ＭＯＳＦＥＴ部３１がオフ状態の場合に、第２ＭＯＳＦＥＴ部３１のドレイン側（端部（３４））に大きな電圧が印加されないため、第２ゲート絶縁膜２３が破壊されるのを防止することができる。
【００７２】
また、双方向動作において、第２電極２５に負のバイアス電圧が印加されている場合においては、第１ＳＢＤ金属電極２８は、順方向となるため、第２ＭＯＳＦＥＴ部３１は、主電流のオン・オフを制御する制御回路として機能することができる。
【００７３】
従って、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体素子１０が得られる。
【００７４】
［第２の実施の形態］
【００７５】
第２の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００７６】
第１の実施の形態では、２つ備えられたトランジスタの双方を、ＭＯＳＦＥＴ構造を有するノーマリオフとして構成した窒化物系半導体素子１０について説明したが、本実施の形態では、一方のトランジスタのみが、ノーマリオフであるＭＯＳＦＥＴ構造を有する窒化物系半導体素子について説明する。
【００７７】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例の断面図を図８に示す。また、図８に示した窒化物系半導体素子４０の等価回路図を図９に示す。本実本実施の形態の窒化物系半導体素子４０は、第１ＭＯＳＦＥＴ部３０及びＨＥＭＴ部４４を備えて構成されている。第１電極２４側のスイッチである第１ＭＯＳＦＥＴ部３０は、第１の実施の形態において上述したように、ノーマリオフのトランジスタとなっている。一方、第２電極２５側のスイッチであるトランジスタは、ショットキーゲート（ＳＢＤ金属ゲート電極）４２を有するＨＥＭＴ構造（ＨＥＭＴ部４４）となっている。なお、ＳＢＤ金属ゲート電極４２は、例えば、第１の実施の形態の第２ＳＢＤ金属電極２９と同様にものを用いることができる。
【００７８】
第１ＭＯＳＦＥＴ部３０の移動度は、一般に、１００〜２００ｃｍ２／Ｖｓとされているが、これはＨＥＭＴ部４４のチャネル層の移動度である１５００〜２０００ｃｍ２／Ｖｓと比較して、著しく小さい。そのため、一方のトランジスタをＨＥＭＴ構造とすることにより、両方をＭＯＳＦＥＴ構造とする場合に比べて、窒化物系半導体素子１０全体の抵抗の上昇を抑制することが可能となる。
【００７９】
双方向スイッチにおいては、ゲート制御回路の故障や、電源投入時の電極間の短絡を防止する必要があるが、本実施の形態の窒化物系半導体素子４０のように一方のスイッチをＭＯＳＦＥＴ構造（第１ＭＯＳＦＥＴ部３０）、他方のスイッチをＨＥＭＴ構造（ＨＥＭＴ部４４）として構成することで、電極間の短絡を防止することができ、かつ抵抗の低い双方向スイッチ（窒化物系半導体素子４０）を提供することが可能となる。
【００８０】
なお、本実施の形態のように、一方がＨＭＥＴ構造である場合には、第２電極２５が第１電極２４に対して負バイアスとなる条件においては、第１ＳＢＤ金属電極２８が順方向となり、第１ゲート電極２６にオフ信号が入力されていても短絡してしまうため、短絡が起きる可能性がある場合は、第２電極２５側が必ず正バイアスになるような回路で窒化物系半導体素子４０を使用することが必要である。
【００８１】
［第３の実施の形態］
【００８２】
第３の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００８３】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１０に示す。本実施の形態の窒化物系半導体素子５０では、第１の実施の形態の窒化物系半導体素子１０では、ＡｌＧａＮ層２０とショットキー接合された電極として第１ＳＢＤ金属電極２８と、第２ＳＢＤ金属電極２９とが設けられているがこれにかわり、ＡｌＧａＮ層２０とｐｎ接合された半導体層と、当該半導体層上にオーミック接合された電極が設けられている。
【００８４】
本実施の形態の窒化物系半導体素子５０は、ＡｌＧａＮ層２０の上にｐｎ接合されたｐ−ＡｌＧａＮ層５２が設けられており、さらにｐ−ＡｌＧａＮ層５２の上にオーミック電極５４が形成されている。また、ＡｌＧａＮ層２０の上にｐｎ接合されたｐ−ＡｌＧａＮ層５３が設けられており、さらにｐ−ＡｌＧａＮ層５３の上にオーミック電極５５が形成されている。
【００８５】
本実施の形態の窒化物系半導体素子５０のｐ−ＡｌＧａＮ層５２及びｐ−ＡｌＧａＮ層５３においても、第１の実施の形態の窒化物系半導体素子１０の第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９と同様に、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１のドレイン側端部に集まる正孔を第１電極２４及び第２電極２５に排出する機能を有しているため、同様の効果が得られる。
【００８６】
なお、第１の実施の形態に示した第１ＳＢＤ金属電極２８と本実施の形態のｐ−ＡｌＧａＮ層５２とを混載するように構成してもよい。また、第１の実施の形態に示した第２ＳＢＤ金属電極２９と本実施の形態のｐ−ＡｌＧａＮ層５３とを混載するように構成してもよい。
【００８７】
［第４の実施の形態］
【００８８】
第４の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０及び第２の実施の形態の窒化物系半導体素子５０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００８９】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１１に、また、上（第１電極２４及び第２電極２５が形成されている側）から見た平面図を図１２に示す。なお、図１１は図１２におけるＡ−Ａ断面での構成である。本実施の形態の窒化物系半導体素子６０では、第１の実施の形態の窒化物系半導体素子１０ではＡｌＧａＮ層２０上に設けられていた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９にかわり、ＡｌＧａＮ層２０及びＧａＮ層１６に埋込まれた第１ＳＢＤ金属電極６２及び第２ＳＢＤ金属電極６３が設けられている。
【００９０】
本実施の形態では、ＡｌＧａＮ層２０の表面から、ＡｌＧａＮ層２０を貫通し、ＧａＮ層１６に到るまで第１リセス部６４及び第２リセス部６５が形成されており、当該第１リセス部６４に第１ＳＢＤ金属電極６２が設けられており、かつ、当該第２リセス部６５に第２ＳＢＤ金属電極６３が設けられている。図１２におけるＢ−Ｂ断面での構成は図１に示したような構成となる。なお、第１リセス部６４及び第２リセス部６５は、図１２に示すように、部分的に設けられている。
【００９１】
このように第１リセス部６４に第１ＳＢＤ金属電極６２が設けられており、かつ、当該第２リセス部６５に第２ＳＢＤ金属電極６３が設けられていることにより、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１界面に蓄積する正孔をより効率的に第１電極２４及び第２電極２５に排出することができる。
【００９２】
なお、第１リセス部６４及び第２リセス部６５の深さは、少なくともＡｌＧａＮ層２０内部まででもよいが、好ましくは図１１に示したようにＧａＮ層１６に到達している方がよく、特に２ＤＥＧの発生部分（２ＤＥＧ層１８）に第１ＳＢＤ金属電極６２及び第２ＳＢＤ金属電極６３が接触していることが好ましい。
【００９３】
［第５の実施の形態］
【００９４】
第５の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０、第３の実施の形態の窒化物系半導体素子５０、及び第４の実施の形態の窒化物系半導体素子６０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００９５】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１３に示す。本実施の形態の窒化物系半導体素子７０では、第１ゲート絶縁膜２２の下部領域にｎ＋領域となる第１電極２４側のｎ＋ＡｌＧａｎ層７４−１及びｎ＋ＧａＮ層７２−１と、第１ＳＢＤ金属電極２８側のｎ＋ＡｌＧａＮ層７４−２及びｎ＋ＧａＮ層７２−２が設けられている。また同様に、第２ゲート絶縁膜２３の下部領域にｎ＋領域となる第２電極２５側のｎ＋ＡｌＧａｎ層７５−１及びｎ＋ＧａＮ層７３−１と、第２ＳＢＤ金属電極２９側のｎ＋ＡｌＧａＮ層７５−２及びｎ＋ＧａＮ層７３−２が設けられている。
【００９６】
第１電極２４と第１ゲート電極２６との間の第１ゲート絶縁膜２２の下部領域のｎ＋領域であるｎ＋ＡｌＧａＮ層７４−１は、第１電極２４と接合されている。第１ゲート電極２６と第１ＳＢＤ金属電極２８との間の第１ゲート絶縁膜２２の下部領域のｎ＋領域であるｎ＋ＧａＮ層７２−２及びｎ＋ＡｌＧａＮ層７４−２は、第１ＳＢＤ金属電極２８とは接続されていない。また同様に、第２電極２５と第２ゲート電極２７との間の第２ゲート絶縁膜２３の下部領域のｎ＋領域であるｎ＋ＡｌＧａＮ層７５−１は、第２電極２５と接合されている。第２ゲート電極２７と第２ＳＢＤ金属電極２９との間の第２ゲート絶縁膜２３の下部領域のｎ＋領域であるｎ＋ＧａＮ層７３−２及びｎ＋ＡｌＧａＮ層７５−２は、第２ＳＢＤ金属電極２９とは接続されていない。
【００９７】
本実施の形態のｎ＋領域（ｎ＋ＧａＮ層７２−１、７２−２、７３−１、７３−２及びｎ＋ＡｌＧａＮ層７４−１、７４−２、７５−１、７５−２）は、ＡｌＧａＮ層２０を形成後、該当個所にＳｉを１０１５ｃｍ−２程度でイオン注入し、その後１０００℃前後で熱処理することにより、ＡｌＧａＮ層２０がｎ＋ＡｌＧａＮ層７４−１、７４−２、７５−１、７５−２に、ＧａＮ層１６がｎ＋ＧａＮ層７２−１、７２−２、７３−１、７３−２に変化することで形成される。
【００９８】
このように第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３下部領域にｎ＋領域が設けられていることにより、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の側壁部分（第１リセス部３２の側壁部分及び第２リセス部３３の側壁部分）がチャネル領域となっているために、当該側壁部分を伝わって流れる抵抗成分を除去することができ、窒化物系半導体素子７０全体の抵抗を小さくすることができる。
【００９９】
なお、上述の第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（１０、４０、５０、６０、７０）では、電子供給層としてＡｌＧａＮ層２０を用いているがこれに限らず、ＡｌＧａＮが主成分であればよい。また、上述の第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（１０、４０、５０、６０、７０）では、基板１２上に１つの窒化物系半導体素子（１０、４０、５０、６０、７０）が形成されている構成について説明したがこれに限らず、１つの基板１２上に、お互いに電気的に絶縁された複数の上述の第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（１０、４０、５０、６０、７０）を配置して、お互いに配線することによってインバータ等を構成してもよい。
【０１００】
また、上述の第１の実施の形態、第２の実施の形態、第４の実施の形態、及び第５の実施の形態の窒化物系半導体素子（１０、４０、６０、７０）では、ＡｌＧａＮ層２０にショットキー接合されたショットキー電極（第１ＳＢＤ金属電極２８、６２、第２ＳＢＤ金属電極２９、６３）により構成される場合について説明したが、当該ショットキー電極をｐ−ＡｌＧａＮ電極、またはｐ−ＧａＮ電極に置き換えてもよい。をｐ−ＡｌＧａＮ電極、またはｐ−ＧａＮ電極を用いる場合は、窒化物系半導体素子（１０、４０、６０、７０）を製造するためにをｐ−ＡｌＧａＮ電極、またはｐ−ＧａＮ電極を成膜しなければならないため、製造方法がショットキー電極を設ける場合に比べてやや複雑になる反面、第１ゲート電極２６及び第２ゲート電極２７のリーク電流を各段に減少させることができる。
【符号の説明】
【０１０１】
１０、４０、５０、６０、７０ 窒化物系半導体素子
１２ 基板
１４ バッファ層
１６ ＧａＮ層
１８ ２ＤＥＧ層
２０ ＡｌＧａＮ層
２２ 第１ゲート絶縁膜
２３ 第２ゲート絶縁膜
２４ 第１電極
２５ 第２電極
２６ 第１ゲート電極
２７ 第２ゲート電極
２８ 第１ＳＢＤ金属電極
２９ 第２ＳＢＤ金属電極
３０ 第１ＭＯＳＦＥＴ部
３１ 第２ＭＯＳＦＥＴ部
３２ 第1リセス部
３３ 第２リセス部
【技術分野】
【０００１】
本発明は、双方向性を有するノーマリオフの窒化物系の半導体装置に関するものである。
【背景技術】
【０００２】
従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体装置（以下、ＧａＮ系半導体素子という）が用いられている。ＧａＮ系半導体素子では、基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ）法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子（パワーデバイス）にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体素子の検討が行われている。
【０００３】
特許文献１には、ＭＯＳ構造を有する窒化ガリウム系半導体素子が記載されている。特許文献１に記載されたＭＯＳ構造を有する窒化ガリウム系半導体素子の概略構成図を図１４に示す。図１４に示すように、従来の窒化ガリウム系半導体素子１００は、基板１１２上に、ＧａＮ結晶を積層するためのバッファ層１１４を介して電子走行層として機能するＧａＮ層１１６及び電子供給層として機能するＡｌＧａＮ層１２０が積層され、ヘテロ接合構造が形成されている。図１４の窒化ガリウム系半導体では、ＧａＮ層１１６とＡｌＧａＮ層１２０との界面直下（ＧａＮ層１１６の表面）に形成された２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、以下２ＤＥＧという）がキャリアとして利用される。
【０００４】
ＡｌＧａＮ層１２０の表面の一部にはリセス部１３２が形成される。当該リセス部１３２にゲート絶縁膜１２２を介して、ゲート電極１２６が配置されて、ＭＯＳ（ｎ型ＭＯＳ）構造（ＭＯＳＦＥＴ部）を構成する。
【０００５】
ゲート電極１２６に電圧を印加すると、ゲート絶縁膜１２２と接したＧａＮ層１１６の表面に電子が集まり、ＭＯＳチャネルを形成し（オン状態になり）、ＧａＮ層１１６とＡｌＧａＮ層１２０との界面に形成された２ＤＥＧ層１１８と電気的に接続されて、ソース電極１２４とドレイン電極１２５との間が電気的に導通された状態になる。
【０００６】
また、ＭＯＳチャネルがオフ状態の場合には、ソース電極１２４とドレイン電極１２５との間に電圧が印加されるとゲート端部から２ＤＥＧ層１１８が空乏化して高耐圧を維持することが可能となり、大電力かつ、高耐圧の半導体素子として機能する。そのため、近年、高周波で高効率の電力用半導体素子として窒化物系半導体素子の開発が進んでいる。従来、ゲート部がショットキー接合となっているいわゆるＨＥＭＴと呼ばれるデバイスが主に開発されてきた。このようなデバイスは、絶縁ゲートのほうが駆動回路が容易であること、及びＭＯＳＦＥＴ部に印加されるゲート電圧が０Ｖの場合（ゲート電圧を印加しない場合）に、電気的にオフ状態になる、いわゆるノーマリオフデバイスに用いることが容易であることから、注目されている。
【０００７】
また、近年では、ソースとドレインに双方向に耐圧が印加できるような素子が、ＡＣ−ＡＣの直接変換回路、例えば、マトリクスコンバータ等に使用できるとして注目されている。特許文献２には、ＧａＮを主たる半導体とした逆耐圧を有する半導体素子が記載されている。特許文献２に記載された逆耐圧を有する半導体素子の概略構成図を図１５に示す。図１５に示した半導体素子２００で、基板２１２、バッファ層２１４、電子走行層２１６、２ＤＥＧ層２１８、電子供給層２２０、第１主電極２２４、第２主電極２２５、第１ゲート電極２２６、第２ゲート電極２２７、第１ダイオード形成用電極２２８、及び第２ダイオード形成用電極２２９を備えて構成されている。半導体素子２００では、図１５中、左右の第１主電極２２４及び第２主電極２２５が電圧の印加方向によってソース電極またはドレイン電極として動作が可能である。それぞれの第１ゲート電極２２６（Ｇ１）及び第２ゲート電極２２７（Ｇ２）に信号を印加することによって左右のトランジスタのオン、オフの制御が可能であり、双方向に耐圧を維持することが可能である。このような双方向耐圧を有する半導体素子を用いたマトリクスコンバータは、従来のインバータを用いたモーター制御と比較して、なめらかなモーター制御が可能で高調波が出にくくノイズが少ない。また、電力回生動作が容易等の特徴を備えており、省エネ技術において重要な変換回路と言われている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２００３／０７１６０７号パンフレット
【特許文献２】特開２００９−２００１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電力用半導体素子として使用するためには、高速で動作し、導通抵抗が低いということは大きな利点である。一方、上述の特許文献１に記載されたガリウム系半導体素子１００（図１４参照)において、２ＤＥＧ層１１８を空乏化させようとすると、ＭＯＳＦＥＴ部のドレイン側端部１３４に大きな電界が集中し、ゲート絶縁膜１２２が破壊されてしまうという不具合が頻発する場合があることがわかった。この原因は、高電界で発生した正孔がゲート絶縁膜１２２及びゲート絶縁膜１２２に近いＡｌＧａＮ層１２０／ＧａＮ層１１６界面に集まって、ドレイン電極１２５に印加された電圧の殆どがゲート絶縁膜１２２に印加されてしまうことためであることがわかった。
【００１０】
さらに、破壊されない場合であっても、長時間にわたってドレイン電極１２６に大きな電圧を印加し続けた場合、ゲート絶縁膜１２２に高電界が長時間印加されることになり、その特性が経時的に劣化してしまうという、信頼性上の問題が発生する場合がある。
【００１１】
これを防止するためには、２ＤＥＧの電子濃度を２×１０１２ｃｍ−２程度以下の濃度にすることが考えられる。これにより２ＤＥＧが空乏化されやすくなり、耐圧が維持される効果が得られる。しかし、２ＤＥＧの濃度を下げてしまうと、２ＤＥＧ層１１８部分の導通抵抗が大きくなってしまうため、素子全体としてのオン抵抗が上昇してしまい、本来の窒化物系半導体としての利点が失われてしまうという難点がある。
【００１２】
また、その他の手段として、ゲート電極１２８のドレイン側端部にフィールドプレートとよばれる、ゲート絶縁膜１２２よりも厚い絶縁膜の上にゲート電極１２８を延長させて、薄いゲート絶縁膜１２２部分の電界を和らげる手段が挙げられる。しかしながら、当該手段においても、２ＤＥＧの電子濃度が３×１０１２ｃｍ−２以上の場合では、ゲート絶縁膜１２２を保護することが困難であることが判明した。
【００１３】
またさらに、別の手段として、ＧａＮ層１１６をｐ型とすることにより、ゲート絶縁膜１２２周辺に集まる正孔をｐ型領域へと排出し、２ＤＥＧ層１１８を空乏化させやすくするという手段が挙げられる。当該手段は、例えば、特許文献１に示されているように、そのアクセプタ濃度を制御することにより空乏層が拡がりやすくなり、高耐圧を達成できるという利点がある。しかしながら、一般に、窒化ガリウムのｐ型層を形成することは困難であり、さらに濃度制御を１×１０１７ｃｍ−３程度で行うことが非常に難しい。特に基板１１２がシリコンより成る場合には、ｐ型層そのものを得ることが困難である。すなわち、非常に制限された濃度範囲、基板結晶の選択が必要となる。
【００１４】
また、図１４の構造においては、ソース側とドレイン側がゲート電極１２６を挟んで基本的に対照的な構造を有しているため、いわゆるフリーホイリングダイオード（以下、ＦＷＤという）が無い。このため、例えば、インバータ等に使用する場合には、窒化物系半導体素子外部にＦＷＤの機能をになうダイオードを並列に接続することが必要とされる。
【００１５】
一方、上述の特許文献２に記載の半導体素子２００（図１５参照)では、上記ＦＷＤを内蔵し、かつ逆方向耐圧を持たせることにより、双方向性を有するようにしているが、双方向デバイスにおいては、逆方向はトランジスタがオン・オフ動作をするため、通常はＦＷＤは不要である。図１５の半導体素子２００においては、高速スイッチングが主たる目的として提案されたものであるが、双方向デバイスにおいては、双方に設けられた両トランジスタ共にノーマリオンである場合、電源投入時に電源間が短絡してしまうために、少なくともいずれかのトランジスタがノーマリオフであることが肝要である。特許文献２においては、第１ゲート電極２２６及び第２ゲート電極２２７の直下にゲート絶縁膜が設けられている例も示されているが、通常そのような絶縁ゲートにすると、しきい電圧は負側へシフトすることが知られており、ノーマリオフ化が困難である。
【００１６】
本発明は、上記に鑑みてなされたものであって、ゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、前記第１リセス部と前記第２電極との間に形成された前記電子供給層を分断する第２リセス部と、前記第２リセス部内部を覆うように、前記第２リセス部から前記電子供給層の表面にわたって形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を備える。
【００１８】
請求項２に記載の窒化物系半導体装置は、請求項１に記載の窒化物系半導体装置において、前記制御手段は、前記電子供給層に整流性を有する接合により接続され、かつ、前記第２電極に接続されて前記第２電極へキャリアを輸送するための第２キャリア輸送用電極、を備えた。
【００１９】
請求項３に記載の窒化物系半導体装置は、請求項２に記載の窒化物系半導体装置において、前記第２キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである。
【００２０】
請求項４に記載の窒化物系半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、前記第１リセス部と前記第２電極との間に形成され、かつ、ショットキー接合、ヘテロ接合、及びｐｎ接合のいずれかにより前記電子供給層と接合された第２ゲート電極を備えた。
請求項５に記載の窒化物系半導体装置は、請求項１から請求項４のいずれか１項に記載の窒化物系半導体装置において、前記第１キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである。
【００２１】
請求項６に記載の窒化物系半導体装置は、請求項１から請求項５のいずれか１項に記載の窒化物系半導体装置において、前記電子走行層は、アンドープのＧａＮからなり、厚さが２ｎｍ以上、かつ、５００ｎｍ以下である。
【００２２】
請求項７に記載の窒化物系半導体装置は、請求項１から請求項６のいずれか１項に記載の窒化物系半導体装置において、前記電子供給層は、アルミニウムの組成比が、０．０１以上、かつ、０．９９以下のＡｌＧａＮからなり、厚さが１ｎｍ以上、かつ、５０ｎｍ以下である。
【発明の効果】
【００２３】
ゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体装置を提供することができる、という効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図２】図１に示した窒化物系半導体素子の電流−電圧特性を説明するための説明図である。
【図３】図１に示した窒化物系半導体素子の等価回路を示した回路図である。
【図４】図１に示した窒化物系半導体素子及び従来の窒化物系半導体素子の２ＤＥＧのキャリア濃度と耐圧との関係を説明するための説明図である。
【図５】本発明の第１の実施の形態に係る窒化物系半導体素子の図１に示した概略構成よりも詳細な断面構造の一例を示す断面図である。
【図６】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図７】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図８】本発明の第２の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図９】図８に示した窒化物系半導体素子の等価回路を示した回路図である。
【図１０】本発明の第３の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１１】本発明の第４の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１２】図１１に示した窒化物系半導体素子を上側からみた概略構成の一例を示す平面図である。
【図１３】本発明の第５の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１４】従来の窒化物系半導体素子の概略構成の一例を示す断面図である。
【図１５】従来の窒化物系半導体素子の概略構成の一例を示す断面図である。
【発明を実施するための形態】
【００２５】
［第１の実施の形態］
【００２６】
以下、図面を参照して本実施の形態の窒化物系半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。
【００２７】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１に示す。
【００２８】
本実施の形態の窒化物系半導体素子１０は、基板１２、バッファ層１４、ＧａＮ層１６、ＡｌＧａＮ層２０、第１ゲート絶縁膜２２、第２ゲート絶縁膜２３、第１電極２４、第２電極２５、第１ゲート電極２６、第２ゲート電極２７、第１ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ、ショットキーバリアダイオード）金属電極２８、及び第２ＳＢＤ金属電極２９を備えて構成されており、略左右対称な構造を有している。また、本実施の形態の窒化物系半導体素子１０は、等価回路としての見方をすると第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１により構成されている。
【００２９】
基板１２の具体的一例としては、シリコン、サファイア、ＳｉＣ、ＺｒＢ２、Ｓｉ、ＧａＮ、ＭｇＯ等の窒化物系化合物半導体を結晶成長させることが可能な基板が挙げられる。バッファ層１４は、ＧａＮ結晶を積層するための機能を有する層であり、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等を用いることができ、バッファ層１４上に形成される電子走行層（本実施の形態ではＧａＮ層１６）を形成するＧａＮ結晶と格子整合すればよい。基板１２は、バイアス条件に応じて、第１電極２４及び第２電極２５の一方に短絡（接続）してもよいし、また、いずれとも接続しなくともよい。
【００３０】
ＧａＮ層１６は、電子走行層として機能するものであり、アンドープのＧａＮ等からなる。また、ＧａＮ層１６はＮ型でもＰ型でもよい。ＡｌＧａＮ層２０は、電子供給層として機能するものであり、ＧａＮ層１６とバンドギャップエネルギーが異なるＡｌＧａＮからなる。また、ＡｌＧａＮ層２０は、Ａｌ濃度の異なる複数の層構成を有していてもよい。ＧａＮ層１６とＡｌＧａＮ層２０との界面にバンドオフセットが形成されると共に、ＡｌＧａＮ／ＧａＮ界面にＡｌＧａＮ層２０及びＧａＮ層１６の自発分極及びピエゾ分極によって、正の電荷が発生することにより、ＧａＮ層１６の表面には、２ＤＥＧが生成される。本実施の形態では、２ＤＥＧが生成されたＧａＮ層１６の表面層を２ＤＥＧ層１８という。このとき、正の電荷の量は、ＧａＮ層１６及びＡｌＧａＮ層２０の膜厚とＡｌ組成の調整によって、制御される。なお、本実施の形態では、ＧａＮ層１６の厚さは２ｎｍ以上、５００ｎｍ以下が好ましい。また、ＡｌＧａＮ層２０の厚さは１ｎｍ以上、５０ｎｍ以下であり、Ａｌ組成比が０．０１以上、０．９９以下であることが好ましい。
【００３１】
電子走行層と電子供給層の組み合わせとしては、ＧａＮ／ＡｌＧａＮの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばＧａＮ／ＡｌＩｎＧａＮ、ＩｎＧａＮ／ＧａＮ、ＧａＮＡｓ／ＧａＮ、ＧａＩｎＮＡｓＰ／ＧａＮ、ＧａＩｎＮＰ／ＧａＮ、ＧａＮＰ／ＧａＮ、ＧａＮ／ＡｌＧａＩｎＮＡｓＰ、または、ＡｌＩｎＧａＮ／ＡｌＧａＮの組み合わせであってもよい。これらの組み合わせの場合であっても、２ＤＥＧの濃度を最適範囲内とするため、電子供給層及び電子走行層の膜厚及び組成比を適宜調整すればよい。
【００３２】
本実施の形態では、ＡｌＧａＮ層２０を貫通してＧａＮ層１６に達する深さまでＡｌＧａＮ層２０の少なくとも一部を分断するように、第１リセス部３２及び第２リセス部３３が形成されている。図１に示すように第１ゲート絶縁膜２２が第１リセス部３２の内部及びＡｌＧａＮ層２０の表面（第１電極２４と第１ゲート電極２６との間の表面、及び第１ゲート電極２６と第１ＳＢＤ金属電極２８との間の表面）を覆うように形成されている。また、第２ゲート絶縁膜２３が第２リセス部３３の内部及びＡｌＧａＮ層２０の表面（第２電極２５と第２ゲート電極２７との間の表面、及び第２ゲート電極２７と第２ＳＢＤ金属電極２９との間の表面）を覆うように形成されている。第１ゲート電極２６及び第２ゲート電極２７は、ＳｉＯ２やＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、または、これらの複合膜を用いることができる。
【００３３】
第１電極２４及び第２電極２５は、オーミック電極であり、ＡｌＧａＮ層２０上に直接形成されている。第１電極２４及び第２電極２５は、第１ゲート電極２６及び第２ゲート電極２７に印加されるゲート信号（電圧）の組み合わせによって、いずれもソース電極、またはゲート電極として動作する機能を有している（詳細後述）。
【００３４】
第１ゲート電極２６は、第１リセス部３２に形成されており、本実施の形態では、第１ゲート電極２６の下部（第１ＭＯＳＦＥＴ部３０の下部）がＧａＮ層１６になっている。第１ゲート電極２６に電圧を印加することにより、第１ゲート絶縁膜２２を介して、ゲート電圧が印加される。また、第２ゲート電極２７は、第２リセス部３３に形成されており、本実施の形態では、第２ゲート電極２７の下部（第２ＭＯＳＦＥＴ部３１の下部）がＧａＮ層１６になっている。第２ゲート電極２７に電圧を印加することにより、第２ゲート絶縁膜２３を介して、ゲート電圧が印加される。第１ゲート電極２６及び第２ゲート電極２７に電圧（ゲート電圧）が印加されることにより第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１各々、トランジスタ動作が可能であり、本実施の形態では、いずれにおいてもＡｌＧａＮ層２０が分断されているため、両方共にノーマリオフであり、双方向動作する（詳細後述）。
【００３５】
第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９は、第１ゲート電極２６と第２ゲート電極２７との間のＡｌＧａＮ層２０上に、各々ＡｌＧａＮ層２０とショットキー接合されて形成されている。第１ＳＢＤ金属電極２８は、第１電極２４に電気的に接続されており、短絡されている。また、第２ＳＢＤ金属電極２９は、第２電極２５に電気的に接続されており、短絡されている。
【００３６】
図１に示した窒化物系半導体素子１０の電流−電圧特性（Ｉ−Ｖ曲線）を図２に示す。また、図１に示した窒化物系半導体素子１０の等価回路図を図３に示す。本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１がノーマリオフであるため、第１ゲート電極（Ｇ１）２６及び第２ゲート電極（Ｇ２）２７共にオン信号が入力されると、双方向トランジスタとして動作する。一方、第１ゲート電極（Ｇ１）２６及び第２ゲート電極（Ｇ２）２７の少なくとも一方に、オフ信号が入力されると、他方に入力される信号がオン信号及びオフ信号のいずれであるかにかかわらず、図２に示した耐圧特性を有したダイオードとして動作する。なお、第１ゲート電極（Ｇ１）２６及び第２ゲート電極（Ｇ２）２７の両方にオフ信号が入力された場合は、電圧の両極側に耐圧を有するダイオードとして動作する。
【００３７】
窒化物系半導体素子１０では、第１ゲート電極２６にオフ信号が入力されると、第１ＭＯＳＦＥＴ部３０はオフ状態となるため、第２電極２５に正の電圧（バイアス電圧）が印加されると、第１電極２４に短絡されている第１ＳＢＤ金属電極２８は、第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４付近）に蓄積する正孔を第１電極２４へと排出する。その結果、第１ゲート絶縁膜２２に過大な電圧が印加されるのを防止し、第１ゲート絶縁膜２２が破壊するのを防止する。
【００３８】
一方、第１ゲート電極２６にオン信号が入力されると、第１ＭＯＳＦＥＴ部３０はオン状態となるため、第１ＭＯＳＦＥＴ部３０のドレイン側の電圧がソース側（第１電極２４側）の電圧と近くなり、第１ＳＢＤ金属電極２８がオフ状態からオン状態へと移行して、デバイス全体で導通状態となる。
【００３９】
また、双方向動作において、第２電極２５に負の電圧（バイアス電圧)が印加されている場合においては、第１ＳＢＤ金属電極２８は、順方向となるため、第２ＭＯＳＦＥＴ部３１によって、主電流のオン・オフを制御しオン・オフ動作の制御が可能となっている。なお、当該動作は、上述の説明とバイアス関係が逆になっただけであり、対称的な動作となる。従って、窒化物系半導体素子１０では、双方向のスイッチング動作が可能である。
【００４０】
本実施の形態の窒化物系半導体素子１０及び図１４に示した従来の窒化物系半導体素子１００の２ＤＥＧのキャリア濃度と耐圧との関係を図４に示す。一般に、２ＤＥＧのキャリア濃度は、２×１０１２ｃｍ−２以上、１×１０１３ｃｍ−２以下で用いられる。しかしながら図１２に示したような従来の窒化物系半導体素子１００では、２ＤＥＧのキャリア濃度を２×１０１２ｃｍ−２以上に大きくすると耐圧が極端に低下するが、本実施の形態の窒化物系半導体素子１０は、上述した構造をとることにより、２ＤＥＧのキャリア濃度を一般に、好ましいとされている濃度である５×１０１２ｃｍ−２以上に大きくしても、耐圧を維持することができるようになった。すなわち、低いオン抵抗と高い耐圧とを同時に実現することが可能となった。
【００４１】
また、本実施の形態の窒化物系半導体素子１０と、従来の窒化物系半導体素子１００とを比較すると、２ＤＥＧのキャリア濃度が１×１０１２ｃｍ−２付近を変曲点として、両者の特性に大きな変化が生じている。このように図４に示すように、本実施の形態の窒化物系半導体素子１０では、２ＤＥＧのキャリア濃度が１×１０１２ｃｍ−２以上において、従来の窒化物系半導体素子１００に比べて顕著な効果を有している。従って、２ＤＥＧのキャリア濃度が１×１０１２ｃｍ−２以上の場合に本実施の形態の窒化物系半導体素子１０とすることにより、従来の窒化物系半導体素子１００に比べて、低いオン抵抗とより高い耐圧とを同時に実現することが可能となるという、顕著な効果が得られる。
【００４２】
さらに、第１ＭＯＳＦＥＴ部３０がオフ状態のときに、第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４）に大きな電圧が印加されないため、第１ゲート絶縁膜２２を保護することが可能となった。また、第２ＭＯＳＦＥＴ部３１においても同様に、オフ状態のときに、第２ＭＯＳＦＥＴ部３１のドレイン側（端部（３４））に大きな電圧が印加されないため、第２ゲート絶縁膜２３を保護することが可能となった。
【００４３】
本実施の形態の窒化物系半導体素子１０の図１に示した概略構成の断面図よりも詳細な断面構造の一例を図５に示す。
【００４４】
図５に示すように、第１ＳＢＤ金属電極２８と第２ＳＢＤ金属電極２９との間のＡｌＧａＮ層２０の表面にはフィールド絶縁膜３６が設けられており、また、第１ゲート電極２６の表面及び第２ゲート電極２７の表面をそれぞれ覆うように絶縁膜３７が設けられている。第１ＳＢＤ金属電極２８と短絡するための第１電極２４により、第１ＳＢＤ金属電極２８とフィールド絶縁膜３６との間にひさし状のフィールドプレート構造２４ａ（以下、ＦＰという）を構成しており、第１ＳＢＤ金属電極２８端部での電界集中を防止するようにしている。また同様に、第２ＳＢＤ金属電極２９と短絡するための第２電極２５により、第２ＳＢＤ金属電極２９とフィールド絶縁膜３６との間にひさし状のＦＰ２５ａを構成しており、第２ＳＢＤ金属電極２９端部での電界集中を防止するようにしている。
【００４５】
窒化物系半導体素子１０の表面（第１電極２４及び第２電極２５等の電極が形成されている側の面、図５では上側にあたる面）には、外部からのごみや影響等を最低限に抑えるための表面保護膜３８が設けられている。基板１２の裏面には、裏面電極３５が形成されている。裏面電極３５は、バイアス条件や用途、パッケージ構造等に合わせて、第１電極２４及び第２電極２５の一方と短絡させたり、両者と短絡させない（接続しない）ようにしたりすることができる。
【００４６】
なお、窒化物系半導体素子１０では、第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９をＡｌＧａＮ層２０上に設けるための面積が必要になる。これによりデバイスのサイズが大きくなってしまうことや、ソース・ドレイン間の距離（第１電極２４及び第２電極２５間の距離）が長くなることにより素子抵抗が増大することを軽減するために、図５に示した長さＬ１、Ｌ２をできる限り小さくすることが好ましいが、以下に説明するような制限が設けられているため、当該制限を考慮して長さＬ１、Ｌ２が定められる。なお、長さＬ１は、第１リセス部３２の内側壁における第１ゲート絶縁膜２２とＡｌＧａＮ層２０との接合部から第１ＳＢＤ金属電極２８の第１ゲート電極２６側端部までの距離であり、長さＬ２は、第１ＳＢＤ金属電極２８の長さ（第１ゲート電極２６側端部から第２ＳＢＤ金属電極２９側端部までの長さ）である。なお、本実施の形態では、窒化物系半導体素子１０を略左右対称の構造としているため、第２ＭＯＳＦＥＴ部３１側においても、同様に長さＬ１、Ｌ２が定められている。
【００４７】
窒化物系半導体素子１０がオフ状態である場合、ＡｌＧａＮ層２０／ＧａＮ層１６の界面の２ＤＥＧ層１８の第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９直下は、２ＤＥＧが空乏化しており、図５に示すように、容量Ｃ１としてモデル化することができる。
【００４８】
これにより第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９直下の電圧値Ｖ１は、下記式（１）〜（３）により得られる。
【００４９】
Ｖ１＝Ｃ２×Ｖｄｓ／（Ｃ１＋Ｃ２） （Ｖｄｓ：ドレイン・ソース間電圧） ・・・式（１）
【００５０】
Ｃ１∝Ｌ２／Ｌ４ （Ｌ４：ＡｌＧａＮ層２０の層厚） ・・・式（２）
【００５１】
Ｃ２∝Ｌ３／Ｌ５ （Ｌ３：ＧａＮ層１６の層厚、Ｌ５：第１ＳＢＤ金属電極２８端部から第２ＳＢＤ金属電極２９端部までの距離） ・・・式（３）
【００５２】
例えば具体的一例として、Ｌ２＝１μｍ、Ｌ３＝１μｍ、Ｌ４＝２０ｎｍ、及びＬ５＝１０μｍとした場合、Ｖ１は下記式（４）として与えられる。
【００５３】
Ｖ１＝０．００２×Ｖｄ （Ｖｄ：ドレイン電圧） ・・・式（４）
【００５４】
Ｖｄ＝１ｋＶとして電圧を印加すると、Ｖ１＝２Ｖとなる。これは簡単なモデルによる説明だが、実際には、容量Ｃ１、Ｃ２は、様々な要因により、上述の式（２）、（３）のような簡単な式では表せず、本発明者の経験等を考慮すると実際には電圧Ｖ１は、上記（４）式の５倍程度の電圧上昇を伴う。
【００５５】
従って、実際のデバイス構造においては、上記式（２）〜（４）と合わせて下記式（５）のようになる。
【００５６】
Ｖ１＝０．１×Ｖｄ／（Ｌ５×Ｌ２） （Ｌ２、Ｌ５共にμｍ単位） ・・・式（５）
【００５７】
電圧Ｖ１が定常的にゲート電極２８に印加されても問題ない程度とするためには、下記式（６）を満たす必要がある。
【００５８】
Ｖ１＜Ｅｍａｘ×ｄｏｘ （Ｅｍａｘ：第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３に定常的に印加しても良い最大電界値、ｄｏｘ：第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の膜厚） ・・・式（６）
【００５９】
上記式（５）、（６）を合わせると長さＬ２に対して下記式（７）の関係を満たす必要がある。
【００６０】
Ｌ２＞０．１×Ｖｄ／（Ｌ５×Ｖｄ×Ｅｍａｘ） ・・・式（７）
【００６１】
電界値Ｅｍａｘは、ゲート絶縁膜２２がＳｉＯ２である場合、一般に３ＭＶ／ｃｍ程度である。電圧Ｖｄと長さＬ５から得られる電界値は１００Ｖ／μｍ程度であることが一般に知られているため、上記式（７）は下記式（８）のように簡略化される。
【００６２】
Ｌ２＞１０／（Ｅｍａｘ×ｄｏｘ） ・・・（８）
【００６３】
例えば、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の膜厚ｄｏｘ＝６０ｎｍである場合、長さＬ２＝０．６μｍ程度以上となる。第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３をより薄くした場合には、さらに長さＬ２を短くすることが困難になる。これらと、実際の窒化物系半導体素子１０の製造方法を鑑みると、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の膜厚を厚くして０．１μｍ程度とした場合には、上記式（８）より、Ｌ２＝０．３μｍ程度が下限値として得られる。
【００６４】
また、長さＬ１も第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１のソース・ドレイン間耐圧を決める要素であることは当業者に一般的に理解されている。すなわち、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１のドレイン側端部の電圧値は、上述した電圧値Ｖ１とほぼ同じ電圧値となることから、長さＬ１を極端に短くしてしまうと、当該耐圧が低下してしまう。当該耐圧が低下してしまうと、第２電極２５に大きな電圧が印加された場合、第１ＭＯＳＦＥＴ部３０のドレイン側端部（第１電極２４に大きな電圧が印加された場合は第２ＭＯＳＦＥＴ部３１のドレイン側端部）に当該耐圧以上の大きな電圧が印加されることになり、第１ゲート絶縁膜２２（第２ゲート絶縁膜２３）が破壊されてしまう。従って、上記電圧Ｖ１が印加されても、長さＬ１で示した領域でのブレークダウンが発生しないような長さに長さＬ１を設定する必要がある。具体的には、長さＬ１は、ＧａＮ層１６の耐圧で決められる。本発明者の経験により、ＧａＮ層１６の横方向耐圧は上記のように１００Ｖ／μｍ程度であることから、電圧Ｖ１として２０Ｖ以上の耐圧を持たせるためには、Ｌ１＝０．２μｍ以上とする必要がある。
【００６５】
なお、上述した本実施の形態の窒化物系半導体素子１０は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。
【００６６】
ＭＯＣＶＤ法や、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｉａｌ、ＭＢＥ）法等のエピタキシャル結晶成長法により、基板１２上にバッファ層１４及びＧａＮ層１６を順次積層させる。さらに、ＧａＮ層１６の上にＡｌＧａＮ層２０を同様にエピタキシャル成長法により形成する（図６参照）。なお、２ＤＥＧのキャリア濃度を制御するため、ＡｌＧａＮ層２０では、Ａｌの組成や層厚が調整される。
【００６７】
次に、ＡｌＧａＮ層２０の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、第１リセス部３２及び第２リセス部３３が形成される領域の、ＡｌＧａＮ層２０及びＧａＮ層１６（一部）をエッチングにより除去する。さらに、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｒｉｏｎ、ＣＶＤ）法等によりＳｉＯ２膜等の第１ゲート絶縁膜２２を第１リセス部３２及び電極が形成される側の素子の表面に形成すると共に、第２ゲート絶縁膜２３を第２リセス部３３及び電極が形成される側の素子の表面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、第１電極２４、第２電極２５、第１ＳＢＤ金属電極２８、及び第２ＳＢＤ金属電極２９が形成される領域等の第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３をエッチング除去する（図７参照）。
【００６８】
さらに、スパッタ法や真空蒸着法等により第１電極２４、第２電極２５、第１ゲート電極２６、及び第２ゲート電極２７を形成する。また、第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９を形成する。さらに、第１電極２４と第１ＳＢＤ金属電極２８とを電気的に接続し、第２電極２５と第２ＳＢＤ金属電極２９とを電気的に接続することにより、図１に示した本実施の形態の窒化物系半導体素子１０が製造される。
【００６９】
以上説明したように、本発明者の多くの実験と破壊メカニズムの解析の結果得られた本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１を備えており、第１ゲート電極２６と第２ゲート電極２７との間に設けられた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９がＡｌＧａＮ層２０とショットキー接合されている。また、第１ＳＢＤ金属電極２８と第１電極２４とが接続されており、電気的に短絡していると共に、第２ＳＢＤ金属電極２９と第２電極２５とが接続されており、電気的に短絡している。
【００７０】
本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１がノーマリオフであるため、第１ゲート電極２６及び第２ゲート電極２７共にオン信号が入力されると、双方向トランジスタとして動作する。一方、第１ゲート電極２６及び第２ゲート電極２７の少なくとも一方、オフ信号が入力されると、他方に入力される信号がオン信号及びオフ信号のいずれであるかにかかわらず、耐圧特性（図２参照）を有したダイオードとして動作する。
【００７１】
本実施の形態の窒化物系半導体素子１０では、第１ＭＯＳＦＥＴ部３０がオフ状態の場合に、第１ＳＢＤ金属電極２８は、第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４付近）に蓄積する正孔を第１電極２４へと排出する。第１ＭＯＳＦＥＴ部３０のドレイン側（端部３４）に大きな電圧が印加されないため、第１ゲート絶縁膜２２が破壊されるのを防止することができる。また、第２ＭＯＳＦＥＴ部３１においても同様に、第２ＭＯＳＦＥＴ部３１がオフ状態の場合に、第２ＭＯＳＦＥＴ部３１のドレイン側（端部（３４））に大きな電圧が印加されないため、第２ゲート絶縁膜２３が破壊されるのを防止することができる。
【００７２】
また、双方向動作において、第２電極２５に負のバイアス電圧が印加されている場合においては、第１ＳＢＤ金属電極２８は、順方向となるため、第２ＭＯＳＦＥＴ部３１は、主電流のオン・オフを制御する制御回路として機能することができる。
【００７３】
従って、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の破壊を防止すると共に、信頼性を向上させた、ノーマリオフの双方向動作が可能な窒化物系半導体素子１０が得られる。
【００７４】
［第２の実施の形態］
【００７５】
第２の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００７６】
第１の実施の形態では、２つ備えられたトランジスタの双方を、ＭＯＳＦＥＴ構造を有するノーマリオフとして構成した窒化物系半導体素子１０について説明したが、本実施の形態では、一方のトランジスタのみが、ノーマリオフであるＭＯＳＦＥＴ構造を有する窒化物系半導体素子について説明する。
【００７７】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例の断面図を図８に示す。また、図８に示した窒化物系半導体素子４０の等価回路図を図９に示す。本実本実施の形態の窒化物系半導体素子４０は、第１ＭＯＳＦＥＴ部３０及びＨＥＭＴ部４４を備えて構成されている。第１電極２４側のスイッチである第１ＭＯＳＦＥＴ部３０は、第１の実施の形態において上述したように、ノーマリオフのトランジスタとなっている。一方、第２電極２５側のスイッチであるトランジスタは、ショットキーゲート（ＳＢＤ金属ゲート電極）４２を有するＨＥＭＴ構造（ＨＥＭＴ部４４）となっている。なお、ＳＢＤ金属ゲート電極４２は、例えば、第１の実施の形態の第２ＳＢＤ金属電極２９と同様にものを用いることができる。
【００７８】
第１ＭＯＳＦＥＴ部３０の移動度は、一般に、１００〜２００ｃｍ２／Ｖｓとされているが、これはＨＥＭＴ部４４のチャネル層の移動度である１５００〜２０００ｃｍ２／Ｖｓと比較して、著しく小さい。そのため、一方のトランジスタをＨＥＭＴ構造とすることにより、両方をＭＯＳＦＥＴ構造とする場合に比べて、窒化物系半導体素子１０全体の抵抗の上昇を抑制することが可能となる。
【００７９】
双方向スイッチにおいては、ゲート制御回路の故障や、電源投入時の電極間の短絡を防止する必要があるが、本実施の形態の窒化物系半導体素子４０のように一方のスイッチをＭＯＳＦＥＴ構造（第１ＭＯＳＦＥＴ部３０）、他方のスイッチをＨＥＭＴ構造（ＨＥＭＴ部４４）として構成することで、電極間の短絡を防止することができ、かつ抵抗の低い双方向スイッチ（窒化物系半導体素子４０）を提供することが可能となる。
【００８０】
なお、本実施の形態のように、一方がＨＭＥＴ構造である場合には、第２電極２５が第１電極２４に対して負バイアスとなる条件においては、第１ＳＢＤ金属電極２８が順方向となり、第１ゲート電極２６にオフ信号が入力されていても短絡してしまうため、短絡が起きる可能性がある場合は、第２電極２５側が必ず正バイアスになるような回路で窒化物系半導体素子４０を使用することが必要である。
【００８１】
［第３の実施の形態］
【００８２】
第３の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００８３】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１０に示す。本実施の形態の窒化物系半導体素子５０では、第１の実施の形態の窒化物系半導体素子１０では、ＡｌＧａＮ層２０とショットキー接合された電極として第１ＳＢＤ金属電極２８と、第２ＳＢＤ金属電極２９とが設けられているがこれにかわり、ＡｌＧａＮ層２０とｐｎ接合された半導体層と、当該半導体層上にオーミック接合された電極が設けられている。
【００８４】
本実施の形態の窒化物系半導体素子５０は、ＡｌＧａＮ層２０の上にｐｎ接合されたｐ−ＡｌＧａＮ層５２が設けられており、さらにｐ−ＡｌＧａＮ層５２の上にオーミック電極５４が形成されている。また、ＡｌＧａＮ層２０の上にｐｎ接合されたｐ−ＡｌＧａＮ層５３が設けられており、さらにｐ−ＡｌＧａＮ層５３の上にオーミック電極５５が形成されている。
【００８５】
本実施の形態の窒化物系半導体素子５０のｐ−ＡｌＧａＮ層５２及びｐ−ＡｌＧａＮ層５３においても、第１の実施の形態の窒化物系半導体素子１０の第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９と同様に、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１のドレイン側端部に集まる正孔を第１電極２４及び第２電極２５に排出する機能を有しているため、同様の効果が得られる。
【００８６】
なお、第１の実施の形態に示した第１ＳＢＤ金属電極２８と本実施の形態のｐ−ＡｌＧａＮ層５２とを混載するように構成してもよい。また、第１の実施の形態に示した第２ＳＢＤ金属電極２９と本実施の形態のｐ−ＡｌＧａＮ層５３とを混載するように構成してもよい。
【００８７】
［第４の実施の形態］
【００８８】
第４の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０及び第２の実施の形態の窒化物系半導体素子５０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００８９】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１１に、また、上（第１電極２４及び第２電極２５が形成されている側）から見た平面図を図１２に示す。なお、図１１は図１２におけるＡ−Ａ断面での構成である。本実施の形態の窒化物系半導体素子６０では、第１の実施の形態の窒化物系半導体素子１０ではＡｌＧａＮ層２０上に設けられていた第１ＳＢＤ金属電極２８及び第２ＳＢＤ金属電極２９にかわり、ＡｌＧａＮ層２０及びＧａＮ層１６に埋込まれた第１ＳＢＤ金属電極６２及び第２ＳＢＤ金属電極６３が設けられている。
【００９０】
本実施の形態では、ＡｌＧａＮ層２０の表面から、ＡｌＧａＮ層２０を貫通し、ＧａＮ層１６に到るまで第１リセス部６４及び第２リセス部６５が形成されており、当該第１リセス部６４に第１ＳＢＤ金属電極６２が設けられており、かつ、当該第２リセス部６５に第２ＳＢＤ金属電極６３が設けられている。図１２におけるＢ−Ｂ断面での構成は図１に示したような構成となる。なお、第１リセス部６４及び第２リセス部６５は、図１２に示すように、部分的に設けられている。
【００９１】
このように第１リセス部６４に第１ＳＢＤ金属電極６２が設けられており、かつ、当該第２リセス部６５に第２ＳＢＤ金属電極６３が設けられていることにより、第１ＭＯＳＦＥＴ部３０及び第２ＭＯＳＦＥＴ部３１界面に蓄積する正孔をより効率的に第１電極２４及び第２電極２５に排出することができる。
【００９２】
なお、第１リセス部６４及び第２リセス部６５の深さは、少なくともＡｌＧａＮ層２０内部まででもよいが、好ましくは図１１に示したようにＧａＮ層１６に到達している方がよく、特に２ＤＥＧの発生部分（２ＤＥＧ層１８）に第１ＳＢＤ金属電極６２及び第２ＳＢＤ金属電極６３が接触していることが好ましい。
【００９３】
［第５の実施の形態］
【００９４】
第５の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０、第３の実施の形態の窒化物系半導体素子５０、及び第４の実施の形態の窒化物系半導体素子６０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００９５】
本実施の形態の窒化物系半導体装置である窒化物系半導体素子の概略構成の一例を示す断面図を図１３に示す。本実施の形態の窒化物系半導体素子７０では、第１ゲート絶縁膜２２の下部領域にｎ＋領域となる第１電極２４側のｎ＋ＡｌＧａｎ層７４−１及びｎ＋ＧａＮ層７２−１と、第１ＳＢＤ金属電極２８側のｎ＋ＡｌＧａＮ層７４−２及びｎ＋ＧａＮ層７２−２が設けられている。また同様に、第２ゲート絶縁膜２３の下部領域にｎ＋領域となる第２電極２５側のｎ＋ＡｌＧａｎ層７５−１及びｎ＋ＧａＮ層７３−１と、第２ＳＢＤ金属電極２９側のｎ＋ＡｌＧａＮ層７５−２及びｎ＋ＧａＮ層７３−２が設けられている。
【００９６】
第１電極２４と第１ゲート電極２６との間の第１ゲート絶縁膜２２の下部領域のｎ＋領域であるｎ＋ＡｌＧａＮ層７４−１は、第１電極２４と接合されている。第１ゲート電極２６と第１ＳＢＤ金属電極２８との間の第１ゲート絶縁膜２２の下部領域のｎ＋領域であるｎ＋ＧａＮ層７２−２及びｎ＋ＡｌＧａＮ層７４−２は、第１ＳＢＤ金属電極２８とは接続されていない。また同様に、第２電極２５と第２ゲート電極２７との間の第２ゲート絶縁膜２３の下部領域のｎ＋領域であるｎ＋ＡｌＧａＮ層７５−１は、第２電極２５と接合されている。第２ゲート電極２７と第２ＳＢＤ金属電極２９との間の第２ゲート絶縁膜２３の下部領域のｎ＋領域であるｎ＋ＧａＮ層７３−２及びｎ＋ＡｌＧａＮ層７５−２は、第２ＳＢＤ金属電極２９とは接続されていない。
【００９７】
本実施の形態のｎ＋領域（ｎ＋ＧａＮ層７２−１、７２−２、７３−１、７３−２及びｎ＋ＡｌＧａＮ層７４−１、７４−２、７５−１、７５−２）は、ＡｌＧａＮ層２０を形成後、該当個所にＳｉを１０１５ｃｍ−２程度でイオン注入し、その後１０００℃前後で熱処理することにより、ＡｌＧａＮ層２０がｎ＋ＡｌＧａＮ層７４−１、７４−２、７５−１、７５−２に、ＧａＮ層１６がｎ＋ＧａＮ層７２−１、７２−２、７３−１、７３−２に変化することで形成される。
【００９８】
このように第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３下部領域にｎ＋領域が設けられていることにより、第１ゲート絶縁膜２２及び第２ゲート絶縁膜２３の側壁部分（第１リセス部３２の側壁部分及び第２リセス部３３の側壁部分）がチャネル領域となっているために、当該側壁部分を伝わって流れる抵抗成分を除去することができ、窒化物系半導体素子７０全体の抵抗を小さくすることができる。
【００９９】
なお、上述の第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（１０、４０、５０、６０、７０）では、電子供給層としてＡｌＧａＮ層２０を用いているがこれに限らず、ＡｌＧａＮが主成分であればよい。また、上述の第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（１０、４０、５０、６０、７０）では、基板１２上に１つの窒化物系半導体素子（１０、４０、５０、６０、７０）が形成されている構成について説明したがこれに限らず、１つの基板１２上に、お互いに電気的に絶縁された複数の上述の第１の実施の形態〜第５の実施の形態の窒化物系半導体素子（１０、４０、５０、６０、７０）を配置して、お互いに配線することによってインバータ等を構成してもよい。
【０１００】
また、上述の第１の実施の形態、第２の実施の形態、第４の実施の形態、及び第５の実施の形態の窒化物系半導体素子（１０、４０、６０、７０）では、ＡｌＧａＮ層２０にショットキー接合されたショットキー電極（第１ＳＢＤ金属電極２８、６２、第２ＳＢＤ金属電極２９、６３）により構成される場合について説明したが、当該ショットキー電極をｐ−ＡｌＧａＮ電極、またはｐ−ＧａＮ電極に置き換えてもよい。をｐ−ＡｌＧａＮ電極、またはｐ−ＧａＮ電極を用いる場合は、窒化物系半導体素子（１０、４０、６０、７０）を製造するためにをｐ−ＡｌＧａＮ電極、またはｐ−ＧａＮ電極を成膜しなければならないため、製造方法がショットキー電極を設ける場合に比べてやや複雑になる反面、第１ゲート電極２６及び第２ゲート電極２７のリーク電流を各段に減少させることができる。
【符号の説明】
【０１０１】
１０、４０、５０、６０、７０ 窒化物系半導体素子
１２ 基板
１４ バッファ層
１６ ＧａＮ層
１８ ２ＤＥＧ層
２０ ＡｌＧａＮ層
２２ 第１ゲート絶縁膜
２３ 第２ゲート絶縁膜
２４ 第１電極
２５ 第２電極
２６ 第１ゲート電極
２７ 第２ゲート電極
２８ 第１ＳＢＤ金属電極
２９ 第２ＳＢＤ金属電極
３０ 第１ＭＯＳＦＥＴ部
３１ 第２ＭＯＳＦＥＴ部
３２ 第1リセス部
３３ 第２リセス部
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたバッファ層と、
前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、
前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、
前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、
前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、
前記第１リセス部と前記第２電極との間に形成された前記電子供給層を分断する第２リセス部と、
前記第２リセス部内部を覆うように、前記第２リセス部から前記電子供給層の表面にわたって形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を備えた窒化物系半導体装置。
【請求項２】
前記電子供給層に整流性を有する接合により接続され、かつ、前記第２電極に接続されて前記第２電極へキャリアを輸送するための第２キャリア輸送用電極を備えた請求項１に記載の窒化物系半導体装置。
【請求項３】
前記第２キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである、請求項２に記載の窒化物系半導体装置。
【請求項４】
基板と、
前記基板上に形成されたバッファ層と、
前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、
前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、
前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、
前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、
前記第１リセス部と前記第２電極との間に形成され、かつ、ショットキー接合、ヘテロ接合、及びｐｎ接合のいずれかにより前記電子供給層と接合された第２ゲート電極と、
を備えた窒化物系半導体装置。
【請求項５】
前記第１キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである、請求項１から請求項４のいずれか１項に記載の窒化物系半導体装置。
【請求項６】
前記電子走行層は、アンドープのＧａＮからなり、厚さが２ｎｍ以上、かつ、５００ｎｍ以下である、請求項１から請求項５のいずれか１項に記載の窒化物系半導体装置。
【請求項７】
前記電子供給層は、アルミニウムの組成比が、０．０１以上、かつ、０．９９以下のＡｌＧａＮからなり、厚さが１ｎｍ以上、かつ、５０ｎｍ以下である、請求項１から請求項６のいずれか１項に記載の窒化物系半導体装置。
【請求項１】
基板と、
前記基板上に形成されたバッファ層と、
前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、
前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、
前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、
前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、
前記第１リセス部と前記第２電極との間に形成された前記電子供給層を分断する第２リセス部と、
前記第２リセス部内部を覆うように、前記第２リセス部から前記電子供給層の表面にわたって形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を備えた窒化物系半導体装置。
【請求項２】
前記電子供給層に整流性を有する接合により接続され、かつ、前記第２電極に接続されて前記第２電極へキャリアを輸送するための第２キャリア輸送用電極を備えた請求項１に記載の窒化物系半導体装置。
【請求項３】
前記第２キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである、請求項２に記載の窒化物系半導体装置。
【請求項４】
基板と、
前記基板上に形成されたバッファ層と、
前記バッファ層上に形成された窒化物系化合物より成る電子走行層と、
前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なる電子供給層と、
前記電子供給層上の対向する位置に形成された第１電極及び第２電極と、
前記第１電極及び前記第２電極との間に形成された前記電子供給層を分断する第１リセス部と、
前記第１リセス部内部を覆うように、前記第１リセス部から前記電子供給層の表面にわたって形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１電極と前記第２電極との間の前記電子供給層に、整流性を有する接合によって接合され、かつ、前記第１電極に接続されて前記第１電極にキャリアを輸送するための第１キャリア輸送用電極と、
前記第１リセス部と前記第２電極との間に形成され、かつ、ショットキー接合、ヘテロ接合、及びｐｎ接合のいずれかにより前記電子供給層と接合された第２ゲート電極と、
を備えた窒化物系半導体装置。
【請求項５】
前記第１キャリア輸送用電極における整流性を有する接合は、ヘテロ接合、ｐｎ接合、及びショットキー接合のいずれかである、請求項１から請求項４のいずれか１項に記載の窒化物系半導体装置。
【請求項６】
前記電子走行層は、アンドープのＧａＮからなり、厚さが２ｎｍ以上、かつ、５００ｎｍ以下である、請求項１から請求項５のいずれか１項に記載の窒化物系半導体装置。
【請求項７】
前記電子供給層は、アルミニウムの組成比が、０．０１以上、かつ、０．９９以下のＡｌＧａＮからなり、厚さが１ｎｍ以上、かつ、５０ｎｍ以下である、請求項１から請求項６のいずれか１項に記載の窒化物系半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−４１９７５（Ｐ２０１３−４１９７５Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７７０３（Ｐ２０１１−１７７７０３）
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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