【課題】ゲート電圧の閾値電圧がばらつくことを抑制することができると共に、チャネル抵抗を低減させることができる半導体装置を提供する。
【解決手段】ベース領域４、ソース領域６、ドレイン領域７の不純物濃度を均一とし、第１、第２トレンチ８ａ、８ｂをベース領域４よりも浅く形成する。このような半導体装置では、ベース領域４、ソース領域６、ドレイン領域７の不純物濃度が均一とされているため、ゲート電圧の閾値電圧がばらつくことを抑制することができ、また、ソース領域６およびドレイン領域７を深くすることによりチャネル領域を有効に活用でき、チャネル抵抗を低減することができる。さらに、第１、第２トレンチ８ａ、８ｂをベース領域４より浅く形成しているため、ベース領域４のうち第１、第２トレンチ８ａ、８ｂより深く形成されている部分にはチャネル領域が形成されず、ソース領域６から深さ方向に電流が流れることを抑制することができる。 （もっと読む）

【課題】界面準位密度のゲート酸化膜／半導体界面が形成された半導体装置、および作製方法の提供。
【解決手段】半導体基板とゲート絶縁膜、層間絶縁膜、配線層、保護絶縁膜等の半導体装置に形成される膜又は層の界面近傍での重水素元素濃度が1x10¹⁹cm^-3以上であることを特徴とする金属−絶縁膜−半導体（MIS）構造を有する半導体装置とする。シリコンカーバイド領域を含む半導体基板上に形成された金属-絶縁膜（あるいは酸化膜）-半導体（MISあるいはMOS）構造を有する半導体装置（電界効果型トランジスタ(MISあるいはMOSFET)）に対して、高温に加熱された熱触媒体表面での重水素を含んだガスの熱触媒作用によって生成された活性化した重水素を用いることにより、６００°Ｃ以下の低温においてゲート絶縁膜／シリコンカーバイド半導体界面近傍に存在するダングリングボンドの重水素終端を図る。 （もっと読む）

【課題】３次元構造のパワーＭＯＳトランジスタやＩＢＧＴの破壊耐量を改善する。
【解決手段】一つの実施形態の半導体装置には、Ｎ^＋基板１に溝２１が設けられ、溝２１に積層形成されるＮ層２、Ｎ⁻層３、Ｐ層４、及びＮ^＋層５が溝２１を覆うように設けられる。Ｎ^＋層５に、Ｎ^＋基板１に対して垂直方向では一部がＮ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では一部がＮ^＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられ、溝２２にＰ^＋層６が溝２２を覆うように設けられる。Ｎ^＋基板１に対して垂直方向では、Ｎ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ⁻層３側面が露呈し、他端でＮ^＋層５側面が露呈し、Ｐ^＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３に、トレンチゲート１１が溝２３を覆うように設けられる。 （もっと読む）

【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。
【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ⁻型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。 （もっと読む）

【課題】絶縁膜上に保護膜を形成した構造において、絶縁耐圧の低下を防ぐ。
【解決手段】基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成されたソース電極及びドレイン電極と、前記第２の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】電極領域の抵抗を従来よりも一段と低減させることができる半導体デバイス、その製造方法及び集積回路を提供する。
【解決手段】III−Ｖ族化合物半導体層４上にニッケル層17を形成し、RTA処理により加熱することで、ニッケルIII−Ｖ族合金（Ni-In_xGa_1-xAs_yP_1-y合金）からなるソース領域５及びドレイン領域６が形成される。これにより、MOSFET１では、III−Ｖ族化合物半導体層４に対して単に不純物をインプラテーションで注入して形成された従来のソース領域及びドレイン領域の寄生抵抗に比べて、ソース領域５及びドレイン領域６の寄生抵抗を一段と低減させることができる。 （もっと読む）

【課題】Ｇｅをチャネル材料に用いても、素子特性の劣化を抑制することを可能にする。
【解決手段】Ｇｅを含むｐ型半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体領域の、前記ゲート電極の両側に位置する第１および第２領域に、有機金属錯体および酸化剤を交互に供給して金属酸化物を堆積する工程と、前記金属酸化物の上に金属膜を堆積する工程と、熱処理を行うことにより、前記半導体領域および前記金属酸化物と、前記金属膜とを反応させて前記第１および第２領域に金属半導体化合物層を形成するとともに前記金属半導体化合物層と前記半導体領域との界面に金属偏析層を形成する工程と、を備えている。 （もっと読む）

【課題】絶縁ゲート型Ｐ−ＨＥＭＴ構造において、良好なトランジスタ性能を実現する。
【解決手段】ベース基板、第１結晶層、第２結晶層および絶縁層をこの順に有し、第１結晶層と第２結晶層との間、または、ベース基板と第１結晶層との間に位置する第３結晶層をさらに有し、第２結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、第３結晶層がドナーとなる第１原子を含む場合、第２結晶層が、アクセプタとなる第２原子を含み、第３結晶層がアクセプタとなる第１原子を含む場合、第２結晶層が、ドナーとなる第２原子を含む半導体基板。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することができる、窒化物系半導体装置を提供することを目的とする。
【解決手段】ショットキー電極３０が、ソース電極２４とドレイン電極２６とが対向する領域の、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向にゲート電極２８と並んで形成されている。ショットキー電極３０は、ＡｌＧａＮ層２０とショットキー接合されており、ソース電極２４に電気的に接続されている。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタのＥＳＤ耐量の改善を図る。
【解決手段】ゲート電極５とレジストマスクによりＰ型ベース層２に、中心部に複数の開口部７を有するラダー形状のＮ＋型ソース層３を形成する。開口部７に該開口部７を埋設するＰ＋型コンタクト層４を形成する。このとき、開口部７の端部、即ちＰ＋型コンタクト層４の端部からＮ＋型ソース層３の端部までの距離を所定の距離にする。所定の距離とは該距離の増加と共に増大するＬＤＭＯＳトランジスタのＨＢＭ＋耐量が飽和し始める距離である。 （もっと読む）

【課題】チャネル移動度と閾値電圧とのトレードオフの関係を打破し、チャネル移動度を向上させ、かつ、閾値電圧の低下を抑えた炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】この発明に係る炭化珪素半導体装置１ａの製造方法は、炭化珪素エピタキシャル層６を有する炭化珪素基板２の炭化珪素エピタキシャル層６上に、リンをドープした多結晶珪素膜１８を形成する工程と、多結晶珪素膜１８を熱酸化してゲート絶縁膜１２を形成する工程と、を備えた。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−Ｓｉ３Ｎ４の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】ゲートリセスの深さの制御を安定的に行なえるようにして、ノーマリオフ動作のデバイスを安定的に作製できるようにする。
【解決手段】半導体装置を、基板１の上方に設けられたＧａＮ電子走行層２と、ＧａＮ電子走行層２上に設けられた第１ＡｌＧａＮ電子供給層３と、第１ＡｌＧａＮ電子供給層３上に設けられたＡｌＮ電子供給層４と、ＡｌＮ電子供給層４上に設けられた第２ＡｌＧａＮ電子供給層５と、第２ＡｌＧａＮ電子供給層５及びＡｌＮ電子供給層４に設けられたゲートリセス９と、ゲートリセス９に設けられたゲート電極１２とを備えるものとする。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−ＳｉＯ２の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】小型化できると共に安定的に高耐圧化できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、Ｐ型の半導体基板１と、半導体基板１の表面のＰ−型の拡散領域２ａ，２ｂと、拡散領域２ｂに隣接した本体部、及び、拡散領域２ｂと拡散領域２ｂの下方の半導体基板１との間に挟まれた外縁部を有するＮ型の拡散領域３と、ｘ方向に並んで拡散領域２ａ，２ｂに形成されたＮ＋／Ｎ＋＋型のソース領域７及びドレイン領域８，９と、第１ゲート電極１１と、を有する第１のＭＯＳトランジスタ１００と、拡散領域３の外縁部の上方の拡散領域２ｂに形成され、一端がｘ方向に延びて拡散領域３の本体部と接続している、Ｎ＋型の拡散領域５を有する半導体素子Ｓと、を備える。第１のＭＯＳトランジスタ１００と半導体素子Ｓの拡散領域５とは、ｙ方向に並んで、拡散領域２ｂで電気的に分離されている。 （もっと読む）

【課題】チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようにする。
【解決手段】第１障壁層１０２に形成されてＡｌＧａＳｂに対して浅いアクセプタとなる不純物が導入された第１不純物導入領域１１０と、第２障壁層１０４に形成されてＡｌＧａＳｂに対して浅いアクセプタとなる不純物が導入された第２不純物導入領域１１１とを備える。また、第１不純物導入領域１１０および第２不純物導入領域１１１は、チャネル層１０３の電子に不純物散乱を生じさせない範囲でチャネル層１０３より離間して形成されている。 （もっと読む）

【課題】チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようにする。
【解決手段】キャップ層１０５の表面を塩酸からなる処理液で処理する。処理液は、例えば、塩化水素の３７質量％水溶液を、水で５倍（体積）に希釈したものである。次に、基板１０１を処理液中より引き上げ、直ちにキャップ層１０５の表面に付着している塩酸を除去する。この塩酸の除去では、水を用いることなく、例えば、キャップ層１０５の表面に窒素ガスを吹き付けることで付着している塩酸を除去する。 （もっと読む）

【課題】炭化珪素ＭＯＳＦＥＴにおいて、炭化珪素層とゲート絶縁膜との界面に発生する界面準位を十分に低減できず、キャリアの移動度が低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置は、炭化珪素層を有し炭化珪素層上にゲート絶縁膜を形成した基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、加熱工程は、窒素を反応させてゲート絶縁膜と炭化珪素層との界面を窒化する。 （もっと読む）

【課題】ゲート電極の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供する。
【解決手段】キャリア供給層２２、及びキャリア供給層２２との界面近傍において二次元キャリアガス層２３が形成されるキャリア走行層２１を有する化合物半導体層２０と、化合物半導体層２０の主面２００上に配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で主面２００上に配置されたゲート電極５と、ゲート電極５とドレイン電極４間で主面２００上方に配置されたフィールドプレート６と、フィールドプレート直下の二次元キャリアガス層が形成される領域内に配置された、上方にフィールドプレート若しくはゲート電極が配置されていない二次元キャリアガス層が形成される領域よりも導電率が低い低導電性領域２１０とを備える。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタに係る半導体装置の高速動作を可能とする。
【解決手段】Ｐ型ウエル層３の表面に形成された複数の素子分離膜４の中央部に開口溝５を形成する。開口溝５の側壁から開口溝５の内側に向かってゲート絶縁膜６を介して延在するゲート電極７を形成する。ゲート電極７をマスクにしてセルフアラインでボロンの斜めイオン注入により開口溝５内のＰ型ウエル層３にＰ型ボディ層８を形成する。
ゲート電極７をマスクに砒素のイオン注入によりＰ型ボディ層８にＮ＋型ソース層９を、同時に２つの素子分離膜４間のＰ型ウエル層３にＮ＋型ドレイン層１０を形成する。素子分離膜４の下方のＰ型ウエル層３にＰ型ボディ層８の端部からＮ＋型ドレイン層１０に延在するＮ−型ドリフト層を形成する。この際、Ｐ型ボディ層８の端部から開口溝５の側壁下部までの領域ＡのＮ−型ドレイン層１１の幅をできるだけ小さくなるよう制御する。 （もっと読む）