本発明の実施例として、半導体装置上のエピタキシャル領域を示した。ある実施例では、エピタキシャル領域は、成膜−エッチングプロセスを経て基板に成膜される。周期的な成膜−エッチングプロセスの間に、スペーサの下側に形成されるキャビティは、エピタキシャルキャップ層によって埋め戻される。エピタキシャル領域およびエピタキシャルキャップ層は、チャネル領域での電子移動度を改善し、短チャネル効果が抑制され、寄生抵抗が低下する。
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【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】ソース・ゲート間およびドレイン・ゲート間に発生する２次元電子ガスの濃度を最適にしたまま、オン抵抗を低くして、消費電力の低い半導体装置を提供する。
【解決手段】第２のＡｌＧａＮ層６のＡｌの組成比は、第１のＡｌＧａＮ層５のＡｌの組成比よりも大きい。このため、ゲート電極８に電圧を印加したとき、ＧａＮ層３の凹溝３０の内面の側面３１と第２のＡｌＧａＮ層６との第１の界面Ｓ１に２次元電子ガスを発生させつつ、第２のＡｌＧａＮ層６における凹溝３０の内面の側面３１に平行な部分と絶縁層７との第２の界面Ｓ２に２次元電子ガスを発生させることを抑制できる。 （もっと読む）

【課題】蛇行した形状に形成されたリセス部を備えることにより、オン抵抗を低減することができる電界効果トランジスタを提供することを目的とする。
【解決手段】電界効果トランジスタ１は、チャネル層１１と、チャネル層１１とヘテロ接合を構成するキャリア供給層１２と、キャリア供給層１２の表面から掘り下げて形成されたリセス部１３と、リセス部１３に沿って形成された第１絶縁層３１と、第１絶縁層３１の上に形成された第１ゲート電極２３と、リセス部１３に対してチャネル長方向の一方側に形成されたソース電極２１と、リセス部１３に対してチャネル長方向の他方側に形成されたドレイン電極２２とを備える。リセス部１３は、ソース電極２１とドレイン電極２２とが平面視で平行に対向するチャネル長の範囲内において、蛇行しながらチャネル長方向と交差する方向に延長されている。 （もっと読む）

【課題】本発明は、横方向拡散金属酸化物半導体（LDMOS）トランジスタと、これを製造する方法を提供する。
【解決手段】LDMOSトランジスタはｐ型基板上に形成されたｎ型エピタキシャル層と、LDMOSトランジスタのゲートとして機能する非対称導体スペーサとを備える。LDMOSトランジスタはまた、非対称導体スペーサの両側のソース領域及びドレイン領域と、イオン注入を非対称導体スペーサに行うことで形成されたチャネル領域とを備える。非対称導体スペーサの高さはソース領域からドレイン領域に向かって増加する。チャネル領域は、基本的に完全に非対称導体スペーサの下に存在し、従来技術のLDMOSトランジスタのチャネル領域の長さよりも短い長さを有する。本発明のLDMOSトランジスタはまた、当該トランジスタの活性領域を囲むフィールド酸化物層と、非対称導体スペーサをｎ型エピタキシャル層から絶縁する薄い誘電体層とを備える。 （もっと読む）

【課題】高移動度チャネルを有する装置のソース/ドレイン工学を提供する。
【解決手段】集積回路構造は、基板及び基板の上方のチャネルを備える。チャネルは、III族元素とV族元素から構成される第一III-V族化合物半導体材料からなる。ゲート構造はチャネルの上方に設置される。ソース/ドレイン領域はチャネルに隣接し、本質的に、シリコン、ゲルマニウム、及び、それらの組み合わせからなる群から選択されるドープされたIV族半導体材料から形成されるIV族領域を含む。 （もっと読む）

【課題】深いｐ型注入領域から浅いｎ型注入領域を囲む炭化シリコンの表面への好ましい拡散が可能な高性能炭化シリコン・パワーデバイスを製造する。
【解決手段】炭化シリコン基板の表面に開口部を確定し、その開口部を通して炭化シリコン基板内にｐ型ドーパントを深いｐ型注入領域を形成する注入エネルギー及び注入量で注入し、その開口部を通して炭化シリコン基板内にｎ型ドーパントを深いｐ型注入領域と比較して浅いｎ型注入領域を形成する注入エネルギー及び注入量で注入する。深いｐ型注入領域を横方向へ浅いｎ型注入領域を囲む炭化シリコン基板の表面まで拡散させるのに十分で、深いｐ型注入領域を縦方向に浅いｎ型注入領域を通って、炭化シリコン基板の表面まで拡散させることがないように、深いｐ型ドーパントと浅いｎ型ドーパントを１６５０℃未満だが好ましくは約１５００℃よりも高い温度で約５分から約３０分の間だけアニールする。 （もっと読む）

【課題】従来よりも界面準位密度を低減させることができる半導体デバイス及びその製造方法を提供する。
【解決手段】窒素ガス雰囲気下で低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を行うことにより、III−Ｖ族化合物半導体層２の表面を窒化処理したことで、当該III−Ｖ族化合物半導体層２にＩｎ−Ｎ結合及びＧａ−Ｎ結合を形成しＡｓ酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたＭＯＳＦＥＴ１を提供できる。また、アニール処理することにより、窒化処理層５においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。 （もっと読む）

【課題】自己整列した浅い注入領域及び深い注入領域を形成し、浅い注入領域の低い拡散率を有するｎ型ドーパントを比較的固定すると共に、深い注入領域の高い拡散率を有するｐ型ドーパントを十分に拡散させ、良く制御されたチャネルを形成するｐベース領域をｎ型ソースの周りに形成して横型炭化シリコンパワーデバイスを製造する。
【解決手段】炭化シリコン基板内にマスクの開口部を通してｐ型ドーパントをイオン注入して深いｐ型注入領域を形成する。マスクの同じ開口部を通してｎ型ドーパントをイオン注入して前記ｐ型注入領域と比較して浅いｎ型注入領域を形成する。その後、前記深いｐ型注入領域を前記浅いｎ型注入領域を囲む炭化シリコン表面まで、該埋め込まれた深いｐ型注入領域を該浅いｎ型注入領域を通って炭化シリコン基板表面まで縦方向に拡散させることなく、側方拡散させるのに十分な温度及び時間でアニールする。 （もっと読む）

半導体素子（例えば、フリップチップ）は、介在層によってドレインコンタクトから分離されたサブストレートを含む。前記介在層を通じて延びる前記素子の動作時において、トレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。 （もっと読む）

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。 （もっと読む）

【課題】オン抵抗を大幅に低減し、十分な高電圧動作且つ高出力を得ることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】ソース電極１２及びドレイン電極１３の下方の凹部７，８を充填し、電子供給層４の上方を覆う、Ｓｉを含むｎ−ＧａＮ層９が形成されており、ｎ−ＧａＮ層９は、ソース電極１２の下方及びドレイン電極１３下方に含まれるＳｉの方が、ゲート電極１５の近傍に含まれるＳｉよりも濃度が大きくなるように、Ｓｉ添加量を漸減させながら成長形成される。 （もっと読む）

【課題】ＭＭＩＣのＳＰＤＴスイッチなど、半導体デバイスとして用いるのに適したＭＯＳ−ＰＨＥＭＴの構造及びその製造方法を開示する。
【解決手段】ＭＯＳ−ＰＨＥＭＴ構造は、Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｌａ_２Ｏ_３及びＺｒＯ_２からなる群から選ばれる材料からなるゲート誘電体層107を有することを特徴とし、これにより、このＭＯＳ−ＰＨＥＭＴの構造を含む、高周波スイッチデバイスなどの半導体構造が、直流電流の損失及び挿入損失の低下を防ぎ、隔絶性を向上させることができる。 （もっと読む）

【課題】ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置を実現する。
【解決手段】電子走行層３と電子供給層４との間にｉ−ＡｌＮからなる中間層５を形成し、キャップ構造７上のゲート電極の形成予定部位に中間層５をエッチングストッパとして用いて開口１１ａを形成した後、中間層５の開口１１ａに位置整合する部位に熱リン酸を用いたウェットエッチングにより開口１１ｂを形成して、開口１１ａ，１１ｂからなる開口１１をゲート絶縁膜１２を介して下部が埋め込み、上部がキャップ構造７上方に突出するゲート電極１３を形成する。 （もっと読む）

【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層上に第１窒化物半導体層および第２窒化物半導体層が順次積層された窒化物半導体積層体と、窒化物半導体積層体の上面に接する、ソース電極およびドレイン電極と、ソース電極およびドレイン電極の間の窒化物半導体積層体における、第１窒化物半導体層の一部および第２窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域上に形成された窒化物半導体膜と、リセス領域の内壁面、および第２窒化物半導体層の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを有し、第２窒化物半導体層は、第１窒化物半導体層に比べて広い禁制帯幅を有し、窒化物半導体膜の上面は、第１窒化物半導体層の上面よりも低いことを特徴とする。 （もっと読む）

【課題】高いチャネル移動度を有する電界効果トランジスタを提供する。
【解決手段】ゲート絶縁層と、前記ゲート絶縁層に接する第１半導体結晶層と、第１半導体結晶層に格子整合または擬格子整合する第２半導体結晶層とを有し、前記ゲート絶縁層、前記第１半導体結晶層および前記第２半導体結晶層が、ゲート絶縁層、第１半導体結晶層、第２半導体結晶層の順に配置されており、前記第１半導体結晶層がＩｎ_ｘ１Ｇａ_１−ｘ１Ａｓ_ｙ１Ｐ_１−ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、前記第２半導体結晶層がＩｎ_ｘ２Ｇａ_１−ｘ２Ａｓ_ｙ２Ｐ_１−ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、前記第１半導体結晶層の電子親和力Ｅ_ａ１が前記第２半導体結晶層の電子親和力Ｅ_ａ２より小さい電界効果トランジスタを提供する。 （もっと読む）

【課題】 所望の極浅拡散層を形成することが可能な半導体製造方法を提供する。
【解決手段】
シリコン基板１にイオン注入するイオン注入工程と、イオン注入工程の後に、シリコン
基板１にマイクロ波を照射するマイクロ波照射工程と、マイクロ波照射工程の後に、シリ
コン基板１を熱処理装置に移し、シリコン基板に０．１ミリ以上１００ｍ秒以下のパルス
幅の光を照射することにより、シリコン基板１を熱処理する熱処理工程と、を備える。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。
【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。 （もっと読む）

【課題】ＳｉＣを酸化する際に生成された炭素が不純物として酸化膜（ＳｉＯ_２）中に残留してしまうことを抑制し、チャネル移動度を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、炭化シリコンを含む基板１１上に酸化シリコン膜１２を形成する工程と、酸化シリコン膜１２上に金属酸化膜１３を形成する工程と、酸素を含む雰囲気中で熱処理を行い、酸素を金属酸化膜１３に透過させて酸化シリコン膜１２に拡散させることにより、酸化シリコン膜１２に残留する炭素を酸化させる残留炭素酸化工程と、を有することを特徴とする。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）