半導体デバイス及びその製造方法
【課題】従来よりも界面準位密度を低減させることができる半導体デバイス及びその製造方法を提供する。
【解決手段】窒素ガス雰囲気下で低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を行うことにより、III−Ｖ族化合物半導体層２の表面を窒化処理したことで、当該III−Ｖ族化合物半導体層２にＩｎ−Ｎ結合及びＧａ−Ｎ結合を形成しＡｓ酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたＭＯＳＦＥＴ１を提供できる。また、アニール処理することにより、窒化処理層５においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
【解決手段】窒素ガス雰囲気下で低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を行うことにより、III−Ｖ族化合物半導体層２の表面を窒化処理したことで、当該III−Ｖ族化合物半導体層２にＩｎ−Ｎ結合及びＧａ−Ｎ結合を形成しＡｓ酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたＭＯＳＦＥＴ１を提供できる。また、アニール処理することにより、窒化処理層５においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関し、例えばIII族元素としてＧａ（ガリウム）を含むIII−Ｖ族化合物半導体層が設けられた半導体デバイスに適用して好適なものである。
【背景技術】
【０００２】
従来、III族元素としてＧａを含むIII−Ｖ族化合物半導体層は、電子移動度が高いことから、ＳｉＣＭＯＳと置き換わる有望な候補となっている。実際上、Ｓｉ基板上のIII−Ｖ族化合物半導体層をチャネル層として用いたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor：金属・酸化膜・半導体電界効果トランジスタ)は、その高い電子移動度と、低いキャリアの有効質量とから、小型化されたＳｉＣＭＯＳの特性をさらに向上する回路素子として期待されている（例えば、非特許文献１〜３参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET’s. IEEE Electron Device Lett. 19, 309-311 (1998).
【非特許文献３】Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、このようなIII−Ｖ族化合物半導体層では、界面準位密度を低減させることで、電子移動度を高くすることができ、動作特性を向上させることができる。ここで、界面準位密度を低減させるためには、III族酸化物及びＶ族酸化物の除去が効果的であることは分かっており、そのため硫化物溶液によって表面をＳ終端化させたり、或いは原子堆積法（ＡＬＤ（Atomic Layer Deposition）法）によるセルフクリーニング効果を利用して、界面準位密度を低減させることが考えられている。
【０００５】
しかしながら、このような手法を用いても、III−Ｖ族化合物半導体層が有する高い電子移動度と、低いキャリアの有効質量とを十分に活かせていないため、電子移動度を高くして動作特性を一段と向上させるために、従来よりも界面準位密度をさらに低減させることが望まれている。
【０００６】
本発明は以上の点を考慮してなされたもので、従来よりも界面準位密度を低減させることができる半導体デバイス及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００７】
かかる課題を解決するため本発明の請求項１は、III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスにおいて、窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面が窒化処理された窒化処理層と、前記窒化処理層の表面に成膜された絶縁膜とを備えることを特徴とするものである。
【０００８】
また、本発明の請求項２は、前記窒化処理層及び前記絶縁膜に対してアニール処理がされていることを特徴とするものである。
【０００９】
また、本発明の請求項３は、真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜が成膜されることを特徴とするものである。
【００１０】
また、本発明の請求項４は、前記プラズマ処理ではＥＣＲ（Electron Cyclotron Resonance）プラズマが用いられていることを特徴とするものである。
【００１１】
また、本発明の請求項５は、ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層が配置されていることを特徴とするものである。
【００１２】
また、本発明の請求項６は、III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスの製造方法において、窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面を窒化処理して窒化処理層を形成する窒化処理ステップと、前記窒化処理層の表面に絶縁膜を成膜する成膜ステップとを備えることを特徴とするものである。
【００１３】
また、本発明の請求項７は、前記窒化処理層及び前記絶縁膜に対してアニール処理をするアニール処理ステップを備えることを特徴とするものである。
【００１４】
また、本発明の請求項８は、前記成膜ステップは、真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜を成膜することを特徴とするものである。
【００１５】
また、本発明の請求項９は、前記窒化処理ステップの前記プラズマ処理ではＥＣＲプラズマが用いられていることを特徴とするものである。
【００１６】
また、本発明の請求項１０は、前記成膜ステップの後に、前記III−Ｖ族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層を配置させることを特徴とするものである。
【発明の効果】
【００１７】
本発明の請求項１の半導体デバイス及び請求項５の製造方法によれば、窒素ガス雰囲気下でのプラズマ処理によってIII−Ｖ族化合物半導体層の表面を窒化処理するようにしたことで、当該III−Ｖ族化合物半導体層のＡｓ酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減した半導体デバイスを提供できる。
【００１８】
また、請求項２の半導体デバイス及び請求項６の製造方法によれば、アニール処理することにより、窒化処理層においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明におけるＭＯＳＦＥＴの断面構造を示す概略図である。
【図２】ＭＯＳＦＥＴの製造方法の説明に供する概略図である。
【図３】ＳｉＯ２単層基板及び窒化処理基板のＣ−Ｖ特性を示すグラフである。
【図４】窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板のＣ−Ｖ特性を示すグラフと、窒化高温度処理基板に所定の高周波電圧を印加したときのＣ−Ｖ特性を示すグラフである。
【図５】アニール温度を変化させた際の界面準位密度の推移を示すグラフである。
【図６】アニール処理する際に、フォーミングガスと窒素ガスとを用いたときのＣ−Ｖ特性を示すグラフである。
【図７】III−Ｖ族化合物半導体層と窒化処理層と酸化膜との界面を示すＴＥＭ像である。
【図８】ＸＰＳによるＩｎ３ｄ、Ｇａ２ｐ、Ａｓ３ｄの測定結果を示すグラフである。
【図９】ＸＰＳによるＧａ２ｐの測定結果を示すグラフと、ＸＰＳによるＮ１ｓの測定結果を示すグラフである。
【発明を実施するための形態】
【００２０】
以下図面に基づいて本発明の実施の形態を詳述する。
（１）ＭＯＳＦＥＴの構成
図１において、１は半導体デバイスとしてのｎチャネルのＭＯＳＦＥＴ１を示し、例えばＩｎＧａＡｓ（インジウムガリウム砒素）でなるIII−Ｖ族化合物半導体層２がＩｎＰ基板（図示せず）の表面に設けられていると供に、例えばSi，S，Seをドープしたソース３及びドレイン４が当該III−Ｖ族化合物半導体層２に形成されており、これらソース３及びドレイン４間の領域にあるIII−Ｖ族化合物半導体層２がチャネル層として形成され得る。
【００２１】
かかる構成に加えて、本発明におけるIII−Ｖ族化合物半導体層２には、低ダメージなＥＣＲプラズマを利用して窒化処理がされていることにより、ソース３及びドレイン４間の表面に窒化処理層５が形成されている。これに加えて、この窒化処理層５には、所定のアニール温度でアニール処理がされている。これにより窒化処理層５は、Ｇａ−Ｎ結合が支配的となり、界面の化学結合状態が安定化されている。
【００２２】
このようにしてIII−Ｖ族化合物半導体層２では、窒化処理層５が形成されていると供に、当該窒化処理層５にアニール処理がされていることによって、界面準位密度が低減され、電子移動度が向上し得るように構成されている。
【００２３】
なお、このＭＯＳＦＥＴ１には、窒化処理層５上にＳｉＯ２からなる酸化膜６を介してゲート７が形成されており、ゲート７にゲート電圧が印加されると供に、ソース３及びドレイン４間にドレイン電圧が印加されることによりソース３からドレイン４へ電流が流れ得る。
【００２４】
因みに、上述した実施の形態においては、Si，S，Seをドープしてソース３及びドレイン４を形成し、ｎチャネルのＭＯＳＦＥＴ１を形成するようにした場合について述べたが、本発明では、Zn，Mg，Beをドープしてソース３及びドレイン４を形成し、ｐチャネルのＭＯＳＦＥＴを形成するようにしてもよい。
（２）ＭＯＳＦＥＴの製造方法
このようなＭＯＳＦＥＴ１は、以下のような製造方法により製造される。先ず始めに、有機金属気相成長法（以下、ＭＯＶＰＥ(Metal-Organic Vapor Phase Epitaxy)と呼ぶ）により、ＩｎＰ（インジウムリン）からなるＩｎＰ基板の表面に、ＩｎＧａＡｓの結晶をエピタキシャル成長させ、III−Ｖ族化合物半導体層２を形成する。
【００２５】
次いで、図示しないＥＣＲ(Electron Cyclotron Resonance）プラズマ装置の反応室内に、III−Ｖ族化合物半導体層２が形成されたＩｎＰ基板を載置する。ＥＣＲプラズマ装置では、真空状態で窒素ガスを含んだ雰囲気中にＥＣＲプラズマを発生させるＥＣＲプラズマ処理によって、III−Ｖ族化合物半導体層２の表面に、図２（Ａ）に示すようなＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層５を形成する。
【００２６】
次いで、ＥＣＲプラズマ装置の反応室内を真空状態にさせたまま、当該ＥＣＲプラズマ装置を用いたＥＣＲスパッタリング法によって、図２（Ａ）に示したように、III−Ｖ族化合物半導体層２上の窒化処理層５の表面に、例えばＳｉＯ２からなる酸化膜６を成膜する。
【００２７】
その後、ｎチャネルのＭＯＳＦＥＴ１ではIII−Ｖ族化合物半導体層２内にSi，S，Seをドープしてソース３及びドレイン４を形成する。因みに、このようなソース３及びドレイン４の形成は、次のような製造方法で行う。ｎチャネルのＭＯＳＦＥＴ１を形成する場合には、III−Ｖ族化合物半導体層２の酸化膜６上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成予定部及びドレイン形成予定部のみレジストを除去するようパターニングする。
【００２８】
続いて、酸化膜６におけるソース形成予定部及びドレイン形成予定部上に、インプラテーション処理をすることにより、Si，S，Seのキャリア不純物を低濃度で導入し、図２（Ｂ）に示すように、III−Ｖ族化合物半導体層２にソース形成部3a及びドレイン形成部4aを形成する。
【００２９】
次いで、全てのレジストを除去した後、酸化膜６上に再びレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部3a及びドレイン形成部4aのうち所定領域のみレジストを除去するようパターニングする。続いて、ソース形成部3a及びドレイン形成部4a上の露出した所定領域に対して、インプラテーション処理をすることにより、Si，S，Seのキャリア不純物を高濃度で導入し、図２（Ｃ）に示すように、キャリア不純物の濃度が２段階でなるソース３及びドレイン４をIII−Ｖ族化合物半導体層２に形成する。
【００３０】
また、かかる工程に加えて、本発明では、窒化処理層５や、ソース３、ドレイン４、酸化膜６を形成したIII−Ｖ族化合物半導体層２に対し、例えば窒素ガスやフォーミングガス（Forming gas）等のアニール雰囲気ガスを用い、アニール温度250〜450℃（好ましくは450℃）、アニール時間90minでアニール処理する。これにより、窒化処理の際におけるＥＣＲプラズマダメージがアニール処理により回復すると供に、窒化処理層５においてＧａ−Ｎ結合が支配的となり、界面特性が向上し得るようになされている。
【００３１】
次いで、酸化膜６上に例えばＡｌからなるゲート形成部を蒸着させた後、当該ゲート形成部上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりパターニングし、所定溶液を用いてゲート形成部、酸化膜６及び窒化処理層５をエッチングして、図２（Ｄ）に示すように、ソース３及びドレイン４間に所定形状のゲート７、酸化膜６及び窒化処理層５を形成する。
【００３２】
最後に、ゲート７、ソース３及びドレイン４の全面に酸化膜を形成した後、全面をエッチバックすることで、ゲート７の側面にも酸化膜６を成膜し、図１に示すようなＭＯＳＦＥＴ１を製造できる。
【００３３】
（３）動作及び効果
以上の構成において、半導体デバイスとしてのＭＯＳＦＥＴ１では、窒素ガス雰囲気中でのＥＣＲプラズマ処理により、III−Ｖ族化合物半導体層２の表面が窒化されている。これによりＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２の表面に窒化処理層５が形成されて、当該III−Ｖ族化合物半導体層２の表面がＮ終端化され、III族酸化物及びＶ族酸化物の形成を抑制させることができ、かくして界面準位密度を低減させることができる。
【００３４】
また、このＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２上に窒化処理層５及び酸化膜６を形成した後に、所定温度の熱を加えるアニール処理がなされている。これによりＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２上に窒化処理層５を形成する際に生じるＥＣＲプラズマダメージを回復できると供に、窒化処理層５においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
【００３５】
以上の構成によれば、窒素ガス雰囲気中で低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を行うことで、III−Ｖ族化合物半導体層２の表面を窒化処理するようにしたことで、当該III−Ｖ族化合物半導体層２にＩｎ−Ｎ結合及びＧａ−Ｎ結合を形成しＡｓの酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたＭＯＳＦＥＴ１を提供できる。
【００３６】
（４）実施例
次に、III−Ｖ族化合物半導体層２に窒化処理層５を形成すると供に、アニール処理をしたときにどのような特性を有するかについて種々の検証を行った。
【００３７】
ここでは、先ず始めに、ＭＯＶＰＥにより、ＩｎＰ（インジウムリン）からなるＩｎＰ基板の表面に、610℃でＩｎＧａＡｓの結晶をエピタキシャル成長させ、ＳｉがドープされたＩｎ0.53Ｇａ0.47Ａｓ（不純物濃度（Ｓｉ）〜5E+15）からなる厚さ1μmのＩｎＧａＡｓ膜を、III−Ｖ族化合物半導体層２として形成した。
【００３８】
次いで、10％ＨＣｌの溶液を用いてIII−Ｖ族化合物半導体層２の表面の自然酸化膜を除去した後、ＥＣＲプラズマ装置（装置名AFTEX2300（エム・イー・エス・アフティ株式会社製））を用いたＥＣＲプラズマ処理によってIII−Ｖ族化合物半導体層２の表面を窒化処理して窒化処理層５を形成した。この場合、ＥＣＲプラズマ装置は、窒素（N2）ガスの流量4.5sccm、アルゴン（Ar）ガスの流量15sccm、真空度〜1×10-１Paの雰囲気下で、マイクロ波出力500Wとして、15min、ＥＣＲプラズマを発生させた。
【００３９】
続いて、このままＥＣＲプラズマ装置を用い、真空状態とさせたままIII−Ｖ族化合物半導体層２の窒化処理層５上に厚さ8nmの酸化膜６を成膜した。実際上、ＥＣＲプラズマ装置では、基板加熱することなく、酸素（O2）ガスの流量6.8sccm、アルゴン（Ar）ガスの流量15sccm、真空度〜1×10-１Paの雰囲気下で、マイクロ波出力500W、ＲＦ出力500Wとして、15min、Ｓｉターゲットをスパッタし、窒化処理層５上に酸化膜６を成膜した。
【００４０】
次いで、酸化膜６上にゲート電極としてＡｌを真空蒸着し、酸化膜６と対向したＩｎＰ基板にバック接点としてＡｌを真空蒸着した。その後、アニール雰囲気ガスとしてフォーミングガス（H2 4％）を用いてアニール温度350℃でアニール処理することにより、実施例となる窒化処理基板を作製した。
【００４１】
また、これとは別に、III−Ｖ族化合物半導体層２に対し窒化処理を行わずにアニール処理をしたＳｉＯ２単層基板を作製した。この比較例となるＳｉＯ２単層基板は、上述のようなIII−Ｖ族化合物半導体層２に対し窒化処理を行わずに、上述した窒化処理基板の作製条件と同じ条件で、III−Ｖ族化合物半導体層２に酸化膜６を成膜し、Ａｌを酸化膜６及びＩｎＰ基板にそれぞれ真空蒸着してゲート電極及びバック接点を形成した。その後、ＳｉＯ２単層基板ではフォーミングガスを用いてアニール温度350℃でアニール処理した。
【００４２】
そして、ＳｉＯ２単層基板のゲート電極にゲート電圧を印加し、当該ＳｉＯ２単層基板の室温におけるＣ−Ｖ特性を測定したところ、図３（Ａ）に示すような結果が得られた。また、上述した窒化処理基板についても、同様にゲート電極にゲート電圧を印加し、当該窒化処理基板の室温におけるＣ−Ｖ特性を測定したところ、図３（Ｂ）に示すような結果が得られた。
【００４３】
図３（Ａ）及び（Ｂ）では、横軸がゲート電圧を示し、縦軸が静電容量比Ｃ／Ｃｏｘを示している。なお、縦軸の静電容量比Ｃ／Ｃｏｘは、酸化膜６の静電容量Ｃｏｘと全体の静電容量Ｃとの比を示している。また、このＣ−Ｖ特性の測定には、周波数が１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、１ＭＨｚの高周波の電圧を用いた。なお、図３（Ａ）及び（Ｂ）における各曲線は、上方から順に1kHz、10kHz、100kHz、1MHzの各周波数でのＣ−Ｖ特性を示し、「Forward」は-2.0Vから1.0Vへ電圧を印加していったときの変位を示し、「Reverse」は1.0Vから-2.0Vへ電圧を戻していったときの変位を示している。
【００４４】
III−Ｖ族化合物半導体層２の表面を窒化処理した窒化処理基板は、図３（Ａ）及び（Ｂ）から、ＳｉＯ２単層基板よりも反転側領域Ｈでの静電容量比Ｃ／Ｃｏｘが低下していることが容易に確認でき、界面準位応答が低減することが分かった。また、窒化処理基板は、ＳｉＯ２単層基板よりもヒステリシスが低減することが確認できた。
【００４５】
次に、アニール処理することにより生じる効果について検証を行った。ここでは、上述した窒化処理基板の他に、当該窒化処理基板のアニール温度よりも低い250℃のアニール温度でアニール処理した窒化低温度処理基板と、当該窒化処理基板のアニール温度よりも高い450℃のアニール温度でアニール処理した窒化高温度処理基板と、これらと異なりアニール処理を行わなかったアニール未処理基板を作製した。なお、これら窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板は、アニール処理の条件以外は窒化処理基板の作製条件と同じ条件にて作製した。
【００４６】
そして、これら窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板について、１ＭＨｚの高周波の電圧を用い、それぞれゲート電極にゲート電圧を印加し、室温におけるＣ−Ｖ特性を測定したところ、図４（Ａ）に示すような結果が得られた。なお、図４（Ａ）中における「W/O」はアニール処理を行っていないことを示し、「250℃」、「350℃」及び「450℃」はアニール温度を示している。また、図４（Ａ）における「w/ Nitridation」は窒化処理を行っていることを示し、「PMFGA」（post-metalization forming gas anneal）はフォーミングガスを用いたアニール処理を行っていることを示している（以下同様）。
【００４７】
図４（Ａ）に示すように、窒化処理後における窒化処理基板、窒化低温度処理基板及び窒化高温度処理基板では、アニール未処理基板よりも、静電容量比Ｃ／Ｃｏｘが低下していることが確認できた。このことからアニール処理により、静電容量の特性が改善することが確認できた。また、アニール温度を高温にするほど、Ｃ−Ｖ特性が向上することが確認できた。
【００４８】
なお、窒化高温度処理基板について、高周波電圧を1kHz、10kHz、100kHz、1MHzとしたときの各静電容量について測定したところ、図４（Ｂ）に示すような結果が得られた。図４（Ｂ）に示すように、反転側領域での静電容量が低下しており、界面準位応答が低減することが確認できた。
【００４９】
次に、窒化処理後に行われるアニールのアニール温度を変化させたときの界面準位密度について測定したところ、図５に示すような結果が得られた。図５に示すように、アニール温度を上昇させるに伴い、界面準位密度が低減することが確認できた。また、窒化処理を行った後に、450℃のアニール温度でアニールすることにより、界面準位密度が〜2×1011 cm-2eV-1となり、界面準位密度が最も低減することが確認できた。
【００５０】
次に、アニール雰囲気ガスとして、フォーミングガス（H2 4％）を用いた場合と、窒素ガスを用いた場合とでは、Ｃ−Ｖ特性がどのように変化するかについて調べた。ここでは、いずれもアニール温度を450℃とし、アニール時間を90minとして、それぞれアニール処理を行ったところ、図６に示すような結果が得られた。なお、図６では、フォーミングガスを「FG」と示し、窒素ガスを「N2」と示している。図６に示すように、アニール雰囲気ガスによるＣ−Ｖ特性の違いはほとんどなく、窒化処理後に行われるアニール処理による界面特性の向上が主として熱であることが確認できた。
【００５１】
因みに、アニール処理を行う前と、アニール処理を行った後とについて、界面のＴＥＭ（Transmission Electron Microscope）観察を行ったところ、図７（Ａ）及び（Ｂ）に示すような結果が得られた。アニール処理を行った後を示す図７（Ｂ）の界面は、アニール処理を行う前を示す図７（Ａ）の界面（例えば図７（Ａ）中の領域ＥＲ）に比べて、界面の荒れが低減していることが確認できた。
【００５２】
次に、Ｘ線光電子分光法（以下、ＸＰＳ（X-ray photoelectron spectroscopy）と呼ぶ）によって、次の３種類の試料について、アニール処理前のＩｎ３ｄ、Ｇａ２ｐ、Ａｓ３ｄを測定したところ、図８に示すような結果が得られた。ここで３種類の試料としては、窒化処理を行った後、アニール処理を行っていないアニール未処理基板（「窒化＋ＳｉＯ２」と示す）と、窒化処理及びアニール処理を行っておらず、III−Ｖ族化合物半導体層２上にＳｉＯ２からなる酸化膜を成膜しただけの基板（「ＳｉＯ２」と示す）と、同じく窒化処理及びアニール処理を行っておらず、III−Ｖ族化合物半導体層２上にＳｉＮからなる絶縁膜を成膜しただけの基板（「ＳｉＮ」と示す）を用意した。
【００５３】
そして、これら３種類の試料について、いずれも〜１nmの堆積膜上からＸＰＳにより界面状態を観察した。この場合、図８に示すように、窒化処理により、III酸化物のＡｓの酸化物が低減することが確認できた。
【００５４】
次に、窒化処理を行い、かつ450℃のアニール温度でアニール処理した窒化高温度処理基板と、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板とについて、それぞれＸＰＳによりＧａ２ｐを測定したところ、図９（Ａ）に示すような結果が得られた。なお、図９（Ａ）では、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板について「w/o Nitridation」と示している。また、窒化処理を行い、かつ250℃のアニール温度でアニール処理した窒化低温度処理基板と、窒化処理を行うものの、アニール処理を行わなかったアニール未処理基板について、それぞれＸＰＳによりＮ１ｓを測定したところ、図９（Ｂ）に示すような結果が得られた。
【００５５】
これら検証結果から、窒化処理によりＮ１ｓピークが出現すること（図９（Ａ））、アニール処理前はＩｎ−Ｎ結合とＧａ−Ｎ結合の混合ピークであるが、アニール処理によりＧａ−Ｎ結合が支配的となること（図９（Ａ））が確認できた。そして、これらの検証結果から、Ｇａ−Ｎ結合の増加、Ｉｎ−Ｎ結合の減少、又はこの両方が、界面特性の向上に寄与していると推測できる。
【００５６】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、III−Ｖ族化合物半導体層２の表面を窒化処理するためのプラズマ処理として、低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を適用した場合について述べたが、本発明はこれに限らず、III−Ｖ族化合物半導体層２の表面を窒化処理することができれば、例えばリモートプラズマやダウンフロープラズマ、表面波プラズマ等この他種々のプラズマを用いたプラズマ処理を適用してもよい。
【００５７】
また、上述した実施の形態においては、III−Ｖ族化合物半導体層２の表面に窒化処理を行うと供に、アニール処理を行ったＭＯＳＦＥＴ１を適用した場合について述べたが、本発明はこれに限らず、III−Ｖ族化合物半導体層２の表面に窒化処理だけを行い、アニール処理を行わずに作製されたＭＯＳＦＥＴであってもよい。
【００５８】
さらに、上述した実施の形態においては、III−Ｖ族化合物半導体層２にソース３及びドレイン４を形成した後にアニール処理を行うようにした場合について述べたが、本発明はこれに限らず、ソース３及びドレイン４の形成前となる酸化膜６を形成した後や、或いは、ゲート７を形成した後等この他種々のタイミングでアニール処理を行うようにしてもよい。
【００５９】
さらに、上述した実施の形態においては、III族元素としてＧａを含み、当該III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層として、ＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層２を適用した場合について述べたが、本発明はこれに限らず、例えばＧａＰ，ＧａＡｓ，ＧａＳｂ，ＩｎＧａＰ，ＩｎＧａＳｂ，ＡｌＧａＰ，ＡｌＧａＡｓ，ＡｌＧａＳｂ，ＩｎＧａＡｓＰ，ＩｎＧａＡｓＳｂ，ＩｎＧａＰＳｂ，ＡｌＧａＡｓＰ，ＡｌＧａＡｓＳｂ，ＡｌＧａＰＳｂ等この他種々のIII族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を適用してもよい。
【００６０】
さらに、上述した実施の形態においては、絶縁膜として、ＳｉＯ２からなる酸化膜６を適用した場合について述べたが、本発明はこれに限らず、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２のうちいずれか１種、或いはこれらを混合した絶縁膜を適用してもよい。
【符号の説明】
【００６１】
１ ＭＯＳＦＥＴ（半導体デバイス）
２ III−Ｖ族化合物半導体層
３ ソース
４ ドレイン
５ 窒化処理層
６ 酸化膜（絶縁膜）
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関し、例えばIII族元素としてＧａ（ガリウム）を含むIII−Ｖ族化合物半導体層が設けられた半導体デバイスに適用して好適なものである。
【背景技術】
【０００２】
従来、III族元素としてＧａを含むIII−Ｖ族化合物半導体層は、電子移動度が高いことから、ＳｉＣＭＯＳと置き換わる有望な候補となっている。実際上、Ｓｉ基板上のIII−Ｖ族化合物半導体層をチャネル層として用いたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor：金属・酸化膜・半導体電界効果トランジスタ)は、その高い電子移動度と、低いキャリアの有効質量とから、小型化されたＳｉＣＭＯＳの特性をさらに向上する回路素子として期待されている（例えば、非特許文献１〜３参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET’s. IEEE Electron Device Lett. 19, 309-311 (1998).
【非特許文献３】Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、このようなIII−Ｖ族化合物半導体層では、界面準位密度を低減させることで、電子移動度を高くすることができ、動作特性を向上させることができる。ここで、界面準位密度を低減させるためには、III族酸化物及びＶ族酸化物の除去が効果的であることは分かっており、そのため硫化物溶液によって表面をＳ終端化させたり、或いは原子堆積法（ＡＬＤ（Atomic Layer Deposition）法）によるセルフクリーニング効果を利用して、界面準位密度を低減させることが考えられている。
【０００５】
しかしながら、このような手法を用いても、III−Ｖ族化合物半導体層が有する高い電子移動度と、低いキャリアの有効質量とを十分に活かせていないため、電子移動度を高くして動作特性を一段と向上させるために、従来よりも界面準位密度をさらに低減させることが望まれている。
【０００６】
本発明は以上の点を考慮してなされたもので、従来よりも界面準位密度を低減させることができる半導体デバイス及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００７】
かかる課題を解決するため本発明の請求項１は、III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスにおいて、窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面が窒化処理された窒化処理層と、前記窒化処理層の表面に成膜された絶縁膜とを備えることを特徴とするものである。
【０００８】
また、本発明の請求項２は、前記窒化処理層及び前記絶縁膜に対してアニール処理がされていることを特徴とするものである。
【０００９】
また、本発明の請求項３は、真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜が成膜されることを特徴とするものである。
【００１０】
また、本発明の請求項４は、前記プラズマ処理ではＥＣＲ（Electron Cyclotron Resonance）プラズマが用いられていることを特徴とするものである。
【００１１】
また、本発明の請求項５は、ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層が配置されていることを特徴とするものである。
【００１２】
また、本発明の請求項６は、III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスの製造方法において、窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面を窒化処理して窒化処理層を形成する窒化処理ステップと、前記窒化処理層の表面に絶縁膜を成膜する成膜ステップとを備えることを特徴とするものである。
【００１３】
また、本発明の請求項７は、前記窒化処理層及び前記絶縁膜に対してアニール処理をするアニール処理ステップを備えることを特徴とするものである。
【００１４】
また、本発明の請求項８は、前記成膜ステップは、真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜を成膜することを特徴とするものである。
【００１５】
また、本発明の請求項９は、前記窒化処理ステップの前記プラズマ処理ではＥＣＲプラズマが用いられていることを特徴とするものである。
【００１６】
また、本発明の請求項１０は、前記成膜ステップの後に、前記III−Ｖ族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層を配置させることを特徴とするものである。
【発明の効果】
【００１７】
本発明の請求項１の半導体デバイス及び請求項５の製造方法によれば、窒素ガス雰囲気下でのプラズマ処理によってIII−Ｖ族化合物半導体層の表面を窒化処理するようにしたことで、当該III−Ｖ族化合物半導体層のＡｓ酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減した半導体デバイスを提供できる。
【００１８】
また、請求項２の半導体デバイス及び請求項６の製造方法によれば、アニール処理することにより、窒化処理層においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明におけるＭＯＳＦＥＴの断面構造を示す概略図である。
【図２】ＭＯＳＦＥＴの製造方法の説明に供する概略図である。
【図３】ＳｉＯ２単層基板及び窒化処理基板のＣ−Ｖ特性を示すグラフである。
【図４】窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板のＣ−Ｖ特性を示すグラフと、窒化高温度処理基板に所定の高周波電圧を印加したときのＣ−Ｖ特性を示すグラフである。
【図５】アニール温度を変化させた際の界面準位密度の推移を示すグラフである。
【図６】アニール処理する際に、フォーミングガスと窒素ガスとを用いたときのＣ−Ｖ特性を示すグラフである。
【図７】III−Ｖ族化合物半導体層と窒化処理層と酸化膜との界面を示すＴＥＭ像である。
【図８】ＸＰＳによるＩｎ３ｄ、Ｇａ２ｐ、Ａｓ３ｄの測定結果を示すグラフである。
【図９】ＸＰＳによるＧａ２ｐの測定結果を示すグラフと、ＸＰＳによるＮ１ｓの測定結果を示すグラフである。
【発明を実施するための形態】
【００２０】
以下図面に基づいて本発明の実施の形態を詳述する。
（１）ＭＯＳＦＥＴの構成
図１において、１は半導体デバイスとしてのｎチャネルのＭＯＳＦＥＴ１を示し、例えばＩｎＧａＡｓ（インジウムガリウム砒素）でなるIII−Ｖ族化合物半導体層２がＩｎＰ基板（図示せず）の表面に設けられていると供に、例えばSi，S，Seをドープしたソース３及びドレイン４が当該III−Ｖ族化合物半導体層２に形成されており、これらソース３及びドレイン４間の領域にあるIII−Ｖ族化合物半導体層２がチャネル層として形成され得る。
【００２１】
かかる構成に加えて、本発明におけるIII−Ｖ族化合物半導体層２には、低ダメージなＥＣＲプラズマを利用して窒化処理がされていることにより、ソース３及びドレイン４間の表面に窒化処理層５が形成されている。これに加えて、この窒化処理層５には、所定のアニール温度でアニール処理がされている。これにより窒化処理層５は、Ｇａ−Ｎ結合が支配的となり、界面の化学結合状態が安定化されている。
【００２２】
このようにしてIII−Ｖ族化合物半導体層２では、窒化処理層５が形成されていると供に、当該窒化処理層５にアニール処理がされていることによって、界面準位密度が低減され、電子移動度が向上し得るように構成されている。
【００２３】
なお、このＭＯＳＦＥＴ１には、窒化処理層５上にＳｉＯ２からなる酸化膜６を介してゲート７が形成されており、ゲート７にゲート電圧が印加されると供に、ソース３及びドレイン４間にドレイン電圧が印加されることによりソース３からドレイン４へ電流が流れ得る。
【００２４】
因みに、上述した実施の形態においては、Si，S，Seをドープしてソース３及びドレイン４を形成し、ｎチャネルのＭＯＳＦＥＴ１を形成するようにした場合について述べたが、本発明では、Zn，Mg，Beをドープしてソース３及びドレイン４を形成し、ｐチャネルのＭＯＳＦＥＴを形成するようにしてもよい。
（２）ＭＯＳＦＥＴの製造方法
このようなＭＯＳＦＥＴ１は、以下のような製造方法により製造される。先ず始めに、有機金属気相成長法（以下、ＭＯＶＰＥ(Metal-Organic Vapor Phase Epitaxy)と呼ぶ）により、ＩｎＰ（インジウムリン）からなるＩｎＰ基板の表面に、ＩｎＧａＡｓの結晶をエピタキシャル成長させ、III−Ｖ族化合物半導体層２を形成する。
【００２５】
次いで、図示しないＥＣＲ(Electron Cyclotron Resonance）プラズマ装置の反応室内に、III−Ｖ族化合物半導体層２が形成されたＩｎＰ基板を載置する。ＥＣＲプラズマ装置では、真空状態で窒素ガスを含んだ雰囲気中にＥＣＲプラズマを発生させるＥＣＲプラズマ処理によって、III−Ｖ族化合物半導体層２の表面に、図２（Ａ）に示すようなＩｎ−Ｎ結合及びＧａ−Ｎ結合した窒化処理層５を形成する。
【００２６】
次いで、ＥＣＲプラズマ装置の反応室内を真空状態にさせたまま、当該ＥＣＲプラズマ装置を用いたＥＣＲスパッタリング法によって、図２（Ａ）に示したように、III−Ｖ族化合物半導体層２上の窒化処理層５の表面に、例えばＳｉＯ２からなる酸化膜６を成膜する。
【００２７】
その後、ｎチャネルのＭＯＳＦＥＴ１ではIII−Ｖ族化合物半導体層２内にSi，S，Seをドープしてソース３及びドレイン４を形成する。因みに、このようなソース３及びドレイン４の形成は、次のような製造方法で行う。ｎチャネルのＭＯＳＦＥＴ１を形成する場合には、III−Ｖ族化合物半導体層２の酸化膜６上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成予定部及びドレイン形成予定部のみレジストを除去するようパターニングする。
【００２８】
続いて、酸化膜６におけるソース形成予定部及びドレイン形成予定部上に、インプラテーション処理をすることにより、Si，S，Seのキャリア不純物を低濃度で導入し、図２（Ｂ）に示すように、III−Ｖ族化合物半導体層２にソース形成部3a及びドレイン形成部4aを形成する。
【００２９】
次いで、全てのレジストを除去した後、酸化膜６上に再びレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部3a及びドレイン形成部4aのうち所定領域のみレジストを除去するようパターニングする。続いて、ソース形成部3a及びドレイン形成部4a上の露出した所定領域に対して、インプラテーション処理をすることにより、Si，S，Seのキャリア不純物を高濃度で導入し、図２（Ｃ）に示すように、キャリア不純物の濃度が２段階でなるソース３及びドレイン４をIII−Ｖ族化合物半導体層２に形成する。
【００３０】
また、かかる工程に加えて、本発明では、窒化処理層５や、ソース３、ドレイン４、酸化膜６を形成したIII−Ｖ族化合物半導体層２に対し、例えば窒素ガスやフォーミングガス（Forming gas）等のアニール雰囲気ガスを用い、アニール温度250〜450℃（好ましくは450℃）、アニール時間90minでアニール処理する。これにより、窒化処理の際におけるＥＣＲプラズマダメージがアニール処理により回復すると供に、窒化処理層５においてＧａ−Ｎ結合が支配的となり、界面特性が向上し得るようになされている。
【００３１】
次いで、酸化膜６上に例えばＡｌからなるゲート形成部を蒸着させた後、当該ゲート形成部上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりパターニングし、所定溶液を用いてゲート形成部、酸化膜６及び窒化処理層５をエッチングして、図２（Ｄ）に示すように、ソース３及びドレイン４間に所定形状のゲート７、酸化膜６及び窒化処理層５を形成する。
【００３２】
最後に、ゲート７、ソース３及びドレイン４の全面に酸化膜を形成した後、全面をエッチバックすることで、ゲート７の側面にも酸化膜６を成膜し、図１に示すようなＭＯＳＦＥＴ１を製造できる。
【００３３】
（３）動作及び効果
以上の構成において、半導体デバイスとしてのＭＯＳＦＥＴ１では、窒素ガス雰囲気中でのＥＣＲプラズマ処理により、III−Ｖ族化合物半導体層２の表面が窒化されている。これによりＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２の表面に窒化処理層５が形成されて、当該III−Ｖ族化合物半導体層２の表面がＮ終端化され、III族酸化物及びＶ族酸化物の形成を抑制させることができ、かくして界面準位密度を低減させることができる。
【００３４】
また、このＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２上に窒化処理層５及び酸化膜６を形成した後に、所定温度の熱を加えるアニール処理がなされている。これによりＭＯＳＦＥＴ１では、III−Ｖ族化合物半導体層２上に窒化処理層５を形成する際に生じるＥＣＲプラズマダメージを回復できると供に、窒化処理層５においてＧａ−Ｎ結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
【００３５】
以上の構成によれば、窒素ガス雰囲気中で低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を行うことで、III−Ｖ族化合物半導体層２の表面を窒化処理するようにしたことで、当該III−Ｖ族化合物半導体層２にＩｎ−Ｎ結合及びＧａ−Ｎ結合を形成しＡｓの酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたＭＯＳＦＥＴ１を提供できる。
【００３６】
（４）実施例
次に、III−Ｖ族化合物半導体層２に窒化処理層５を形成すると供に、アニール処理をしたときにどのような特性を有するかについて種々の検証を行った。
【００３７】
ここでは、先ず始めに、ＭＯＶＰＥにより、ＩｎＰ（インジウムリン）からなるＩｎＰ基板の表面に、610℃でＩｎＧａＡｓの結晶をエピタキシャル成長させ、ＳｉがドープされたＩｎ0.53Ｇａ0.47Ａｓ（不純物濃度（Ｓｉ）〜5E+15）からなる厚さ1μmのＩｎＧａＡｓ膜を、III−Ｖ族化合物半導体層２として形成した。
【００３８】
次いで、10％ＨＣｌの溶液を用いてIII−Ｖ族化合物半導体層２の表面の自然酸化膜を除去した後、ＥＣＲプラズマ装置（装置名AFTEX2300（エム・イー・エス・アフティ株式会社製））を用いたＥＣＲプラズマ処理によってIII−Ｖ族化合物半導体層２の表面を窒化処理して窒化処理層５を形成した。この場合、ＥＣＲプラズマ装置は、窒素（N2）ガスの流量4.5sccm、アルゴン（Ar）ガスの流量15sccm、真空度〜1×10-１Paの雰囲気下で、マイクロ波出力500Wとして、15min、ＥＣＲプラズマを発生させた。
【００３９】
続いて、このままＥＣＲプラズマ装置を用い、真空状態とさせたままIII−Ｖ族化合物半導体層２の窒化処理層５上に厚さ8nmの酸化膜６を成膜した。実際上、ＥＣＲプラズマ装置では、基板加熱することなく、酸素（O2）ガスの流量6.8sccm、アルゴン（Ar）ガスの流量15sccm、真空度〜1×10-１Paの雰囲気下で、マイクロ波出力500W、ＲＦ出力500Wとして、15min、Ｓｉターゲットをスパッタし、窒化処理層５上に酸化膜６を成膜した。
【００４０】
次いで、酸化膜６上にゲート電極としてＡｌを真空蒸着し、酸化膜６と対向したＩｎＰ基板にバック接点としてＡｌを真空蒸着した。その後、アニール雰囲気ガスとしてフォーミングガス（H2 4％）を用いてアニール温度350℃でアニール処理することにより、実施例となる窒化処理基板を作製した。
【００４１】
また、これとは別に、III−Ｖ族化合物半導体層２に対し窒化処理を行わずにアニール処理をしたＳｉＯ２単層基板を作製した。この比較例となるＳｉＯ２単層基板は、上述のようなIII−Ｖ族化合物半導体層２に対し窒化処理を行わずに、上述した窒化処理基板の作製条件と同じ条件で、III−Ｖ族化合物半導体層２に酸化膜６を成膜し、Ａｌを酸化膜６及びＩｎＰ基板にそれぞれ真空蒸着してゲート電極及びバック接点を形成した。その後、ＳｉＯ２単層基板ではフォーミングガスを用いてアニール温度350℃でアニール処理した。
【００４２】
そして、ＳｉＯ２単層基板のゲート電極にゲート電圧を印加し、当該ＳｉＯ２単層基板の室温におけるＣ−Ｖ特性を測定したところ、図３（Ａ）に示すような結果が得られた。また、上述した窒化処理基板についても、同様にゲート電極にゲート電圧を印加し、当該窒化処理基板の室温におけるＣ−Ｖ特性を測定したところ、図３（Ｂ）に示すような結果が得られた。
【００４３】
図３（Ａ）及び（Ｂ）では、横軸がゲート電圧を示し、縦軸が静電容量比Ｃ／Ｃｏｘを示している。なお、縦軸の静電容量比Ｃ／Ｃｏｘは、酸化膜６の静電容量Ｃｏｘと全体の静電容量Ｃとの比を示している。また、このＣ−Ｖ特性の測定には、周波数が１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚ、１ＭＨｚの高周波の電圧を用いた。なお、図３（Ａ）及び（Ｂ）における各曲線は、上方から順に1kHz、10kHz、100kHz、1MHzの各周波数でのＣ−Ｖ特性を示し、「Forward」は-2.0Vから1.0Vへ電圧を印加していったときの変位を示し、「Reverse」は1.0Vから-2.0Vへ電圧を戻していったときの変位を示している。
【００４４】
III−Ｖ族化合物半導体層２の表面を窒化処理した窒化処理基板は、図３（Ａ）及び（Ｂ）から、ＳｉＯ２単層基板よりも反転側領域Ｈでの静電容量比Ｃ／Ｃｏｘが低下していることが容易に確認でき、界面準位応答が低減することが分かった。また、窒化処理基板は、ＳｉＯ２単層基板よりもヒステリシスが低減することが確認できた。
【００４５】
次に、アニール処理することにより生じる効果について検証を行った。ここでは、上述した窒化処理基板の他に、当該窒化処理基板のアニール温度よりも低い250℃のアニール温度でアニール処理した窒化低温度処理基板と、当該窒化処理基板のアニール温度よりも高い450℃のアニール温度でアニール処理した窒化高温度処理基板と、これらと異なりアニール処理を行わなかったアニール未処理基板を作製した。なお、これら窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板は、アニール処理の条件以外は窒化処理基板の作製条件と同じ条件にて作製した。
【００４６】
そして、これら窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板について、１ＭＨｚの高周波の電圧を用い、それぞれゲート電極にゲート電圧を印加し、室温におけるＣ−Ｖ特性を測定したところ、図４（Ａ）に示すような結果が得られた。なお、図４（Ａ）中における「W/O」はアニール処理を行っていないことを示し、「250℃」、「350℃」及び「450℃」はアニール温度を示している。また、図４（Ａ）における「w/ Nitridation」は窒化処理を行っていることを示し、「PMFGA」（post-metalization forming gas anneal）はフォーミングガスを用いたアニール処理を行っていることを示している（以下同様）。
【００４７】
図４（Ａ）に示すように、窒化処理後における窒化処理基板、窒化低温度処理基板及び窒化高温度処理基板では、アニール未処理基板よりも、静電容量比Ｃ／Ｃｏｘが低下していることが確認できた。このことからアニール処理により、静電容量の特性が改善することが確認できた。また、アニール温度を高温にするほど、Ｃ−Ｖ特性が向上することが確認できた。
【００４８】
なお、窒化高温度処理基板について、高周波電圧を1kHz、10kHz、100kHz、1MHzとしたときの各静電容量について測定したところ、図４（Ｂ）に示すような結果が得られた。図４（Ｂ）に示すように、反転側領域での静電容量が低下しており、界面準位応答が低減することが確認できた。
【００４９】
次に、窒化処理後に行われるアニールのアニール温度を変化させたときの界面準位密度について測定したところ、図５に示すような結果が得られた。図５に示すように、アニール温度を上昇させるに伴い、界面準位密度が低減することが確認できた。また、窒化処理を行った後に、450℃のアニール温度でアニールすることにより、界面準位密度が〜2×1011 cm-2eV-1となり、界面準位密度が最も低減することが確認できた。
【００５０】
次に、アニール雰囲気ガスとして、フォーミングガス（H2 4％）を用いた場合と、窒素ガスを用いた場合とでは、Ｃ−Ｖ特性がどのように変化するかについて調べた。ここでは、いずれもアニール温度を450℃とし、アニール時間を90minとして、それぞれアニール処理を行ったところ、図６に示すような結果が得られた。なお、図６では、フォーミングガスを「FG」と示し、窒素ガスを「N2」と示している。図６に示すように、アニール雰囲気ガスによるＣ−Ｖ特性の違いはほとんどなく、窒化処理後に行われるアニール処理による界面特性の向上が主として熱であることが確認できた。
【００５１】
因みに、アニール処理を行う前と、アニール処理を行った後とについて、界面のＴＥＭ（Transmission Electron Microscope）観察を行ったところ、図７（Ａ）及び（Ｂ）に示すような結果が得られた。アニール処理を行った後を示す図７（Ｂ）の界面は、アニール処理を行う前を示す図７（Ａ）の界面（例えば図７（Ａ）中の領域ＥＲ）に比べて、界面の荒れが低減していることが確認できた。
【００５２】
次に、Ｘ線光電子分光法（以下、ＸＰＳ（X-ray photoelectron spectroscopy）と呼ぶ）によって、次の３種類の試料について、アニール処理前のＩｎ３ｄ、Ｇａ２ｐ、Ａｓ３ｄを測定したところ、図８に示すような結果が得られた。ここで３種類の試料としては、窒化処理を行った後、アニール処理を行っていないアニール未処理基板（「窒化＋ＳｉＯ２」と示す）と、窒化処理及びアニール処理を行っておらず、III−Ｖ族化合物半導体層２上にＳｉＯ２からなる酸化膜を成膜しただけの基板（「ＳｉＯ２」と示す）と、同じく窒化処理及びアニール処理を行っておらず、III−Ｖ族化合物半導体層２上にＳｉＮからなる絶縁膜を成膜しただけの基板（「ＳｉＮ」と示す）を用意した。
【００５３】
そして、これら３種類の試料について、いずれも〜１nmの堆積膜上からＸＰＳにより界面状態を観察した。この場合、図８に示すように、窒化処理により、III酸化物のＡｓの酸化物が低減することが確認できた。
【００５４】
次に、窒化処理を行い、かつ450℃のアニール温度でアニール処理した窒化高温度処理基板と、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板とについて、それぞれＸＰＳによりＧａ２ｐを測定したところ、図９（Ａ）に示すような結果が得られた。なお、図９（Ａ）では、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板について「w/o Nitridation」と示している。また、窒化処理を行い、かつ250℃のアニール温度でアニール処理した窒化低温度処理基板と、窒化処理を行うものの、アニール処理を行わなかったアニール未処理基板について、それぞれＸＰＳによりＮ１ｓを測定したところ、図９（Ｂ）に示すような結果が得られた。
【００５５】
これら検証結果から、窒化処理によりＮ１ｓピークが出現すること（図９（Ａ））、アニール処理前はＩｎ−Ｎ結合とＧａ−Ｎ結合の混合ピークであるが、アニール処理によりＧａ−Ｎ結合が支配的となること（図９（Ａ））が確認できた。そして、これらの検証結果から、Ｇａ−Ｎ結合の増加、Ｉｎ−Ｎ結合の減少、又はこの両方が、界面特性の向上に寄与していると推測できる。
【００５６】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、III−Ｖ族化合物半導体層２の表面を窒化処理するためのプラズマ処理として、低ダメージなＥＣＲプラズマを用いたＥＣＲプラズマ処理を適用した場合について述べたが、本発明はこれに限らず、III−Ｖ族化合物半導体層２の表面を窒化処理することができれば、例えばリモートプラズマやダウンフロープラズマ、表面波プラズマ等この他種々のプラズマを用いたプラズマ処理を適用してもよい。
【００５７】
また、上述した実施の形態においては、III−Ｖ族化合物半導体層２の表面に窒化処理を行うと供に、アニール処理を行ったＭＯＳＦＥＴ１を適用した場合について述べたが、本発明はこれに限らず、III−Ｖ族化合物半導体層２の表面に窒化処理だけを行い、アニール処理を行わずに作製されたＭＯＳＦＥＴであってもよい。
【００５８】
さらに、上述した実施の形態においては、III−Ｖ族化合物半導体層２にソース３及びドレイン４を形成した後にアニール処理を行うようにした場合について述べたが、本発明はこれに限らず、ソース３及びドレイン４の形成前となる酸化膜６を形成した後や、或いは、ゲート７を形成した後等この他種々のタイミングでアニール処理を行うようにしてもよい。
【００５９】
さらに、上述した実施の形態においては、III族元素としてＧａを含み、当該III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層として、ＩｎＧａＡｓからなるIII−Ｖ族化合物半導体層２を適用した場合について述べたが、本発明はこれに限らず、例えばＧａＰ，ＧａＡｓ，ＧａＳｂ，ＩｎＧａＰ，ＩｎＧａＳｂ，ＡｌＧａＰ，ＡｌＧａＡｓ，ＡｌＧａＳｂ，ＩｎＧａＡｓＰ，ＩｎＧａＡｓＳｂ，ＩｎＧａＰＳｂ，ＡｌＧａＡｓＰ，ＡｌＧａＡｓＳｂ，ＡｌＧａＰＳｂ等この他種々のIII族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を適用してもよい。
【００６０】
さらに、上述した実施の形態においては、絶縁膜として、ＳｉＯ２からなる酸化膜６を適用した場合について述べたが、本発明はこれに限らず、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２のうちいずれか１種、或いはこれらを混合した絶縁膜を適用してもよい。
【符号の説明】
【００６１】
１ ＭＯＳＦＥＴ（半導体デバイス）
２ III−Ｖ族化合物半導体層
３ ソース
４ ドレイン
５ 窒化処理層
６ 酸化膜（絶縁膜）
【特許請求の範囲】
【請求項１】
III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスにおいて、
窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面が窒化処理された窒化処理層と、
前記窒化処理層の表面に成膜された絶縁膜と
を備えることを特徴とする半導体デバイス。
【請求項２】
前記窒化処理層及び前記絶縁膜に対してアニール処理がされている
ことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜が成膜される
ことを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
前記プラズマ処理ではＥＣＲ（Electron Cyclotron Resonance）プラズマが用いられている
ことを特徴とする請求項１〜３のうちいずれか１項記載の半導体デバイス。
【請求項５】
ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層が配置されている
ことを特徴とする請求項１〜４のうちいずれか１項記載の半導体デバイス。
【請求項６】
III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスの製造方法において、
窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面を窒化処理して窒化処理層を形成する窒化処理ステップと、
前記窒化処理層の表面に絶縁膜を成膜する成膜ステップと
を備えることを特徴とする半導体デバイスの製造方法。
【請求項７】
前記窒化処理層及び前記絶縁膜に対してアニール処理をするアニール処理ステップを備える
ことを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
前記成膜ステップは、
真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜を成膜する
ことを特徴とする請求項６又は７記載の半導体デバイスの製造方法。
【請求項９】
前記窒化処理ステップの前記プラズマ処理ではＥＣＲプラズマが用いられている
ことを特徴とする請求項６〜８のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１０】
前記成膜ステップの後に、
前記III−Ｖ族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層を配置させる
ことを特徴とする請求項６〜９のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１】
III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスにおいて、
窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面が窒化処理された窒化処理層と、
前記窒化処理層の表面に成膜された絶縁膜と
を備えることを特徴とする半導体デバイス。
【請求項２】
前記窒化処理層及び前記絶縁膜に対してアニール処理がされている
ことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜が成膜される
ことを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
前記プラズマ処理ではＥＣＲ（Electron Cyclotron Resonance）プラズマが用いられている
ことを特徴とする請求項１〜３のうちいずれか１項記載の半導体デバイス。
【請求項５】
ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層が配置されている
ことを特徴とする請求項１〜４のうちいずれか１項記載の半導体デバイス。
【請求項６】
III族元素としてＧａを含み、前記III族元素とＶ族元素からなるIII−Ｖ族化合物半導体層を有する半導体デバイスの製造方法において、
窒素ガス雰囲気中でのプラズマ処理により、前記III−Ｖ族化合物半導体層の表面を窒化処理して窒化処理層を形成する窒化処理ステップと、
前記窒化処理層の表面に絶縁膜を成膜する成膜ステップと
を備えることを特徴とする半導体デバイスの製造方法。
【請求項７】
前記窒化処理層及び前記絶縁膜に対してアニール処理をするアニール処理ステップを備える
ことを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
前記成膜ステップは、
真空状態で前記III−Ｖ族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜を成膜する
ことを特徴とする請求項６又は７記載の半導体デバイスの製造方法。
【請求項９】
前記窒化処理ステップの前記プラズマ処理ではＥＣＲプラズマが用いられている
ことを特徴とする請求項６〜８のうちいずれか１項記載の半導体デバイスの製造方法。
【請求項１０】
前記成膜ステップの後に、
前記III−Ｖ族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−Ｖ族化合物半導体層を配置させる
ことを特徴とする請求項６〜９のうちいずれか１項記載の半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１０３３１８（Ｐ２０１１−１０３３１８Ａ）
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願番号】特願２００９−２５６７５６（Ｐ２００９−２５６７５６）
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 〔刊行物名〕 第７０回応用物理学会学術講演会 講演予稿集 〔発行所〕 社団法人応用物理学会 〔発行日〕 平成２１年９月８日
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２１年度、ＮＥＤＯ 戦略的技術開発 ナノエレクトロ二クス半導体新材料・新構造技術開発事業 産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【Ｆターム（参考）】
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 〔刊行物名〕 第７０回応用物理学会学術講演会 講演予稿集 〔発行所〕 社団法人応用物理学会 〔発行日〕 平成２１年９月８日
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２１年度、ＮＥＤＯ 戦略的技術開発 ナノエレクトロ二クス半導体新材料・新構造技術開発事業 産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（５０４１３７９１２）国立大学法人 東京大学 (1,942)
【Ｆターム（参考）】
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