【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】半導体基板へのリーク電流が少ないＭＯＳ構造をダイオードとして用いる半導体装置を提供する。
【解決手段】電界効果トランジスタと、抵抗素子２０と、を備える。前記抵抗素子は、前記電界効果トランジスタのバックゲート電極２４と一方のソース・ドレイン領域１６との接続点２３と、前記電界効果トランジスタのゲート電極１９との間に接続されている。そして、前記電界効果トランジスタの他方のソース・ドレイン領域１５と前記ゲート電極１９との間に電圧が印加される。 （もっと読む）

【課題】特性を向上できるＳｉＣ半導体装置の製造方法およびＳｉＣ半導体装置の製造装置を提供する。
【解決手段】ＳｉＣ半導体装置の製造方法は、ＳｉＣ半導体の第１の表面に第１の酸化膜を形成する工程（ステップＳ４）と、第１の酸化膜を除去する工程（ステップＳ５）と、ＳｉＣ半導体において第１の酸化膜が除去されることにより露出した第２の表面に、ＳｉＣ半導体装置を構成する第２の酸化膜を形成する工程（ステップＳ６）とを備える。第１の酸化膜を除去する工程（ステップＳ４）と、第２の酸化膜を形成する工程（ステップＳ６）との間において、ＳｉＣ半導体は大気が遮断された雰囲気内に配置される。 （もっと読む）

【課題】ノーマリーオフ半導体素子のための高品質の酸化物からなる絶縁膜を提供する。
【解決手段】半導体積層構造を有する基板３の上に、酸化物を含む絶縁膜を形成する工程において、酸化物を構成する元素単体ないしは元素の化合物を半導体積層構造を有する基板３の上に付着させる際に、水素ガス中に高純度水を加熱ないしは冷却することにより水蒸気圧を精密制御して混入させることにより、元素単体ないしは元素の化合物を酸化させる酸素分圧を精密に制御して、酸化物の組成を精密制御し、もって半導体積層構造を有する基板３と物理化学的に整合する絶縁膜を形成する。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。 （もっと読む）

【課題】低い寄生抵抗（例えば、Ｒｐａｒａ）および／または高い駆動電流の改善された特性を有するフィンフェットを提供する。
【解決手段】フィンフェット１００およびフィンフェットの製造方法が提供される。フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。フィンは、前記半導体基板の表面上に対して実質的に垂直な側面を有する。前記エピタキシャル層は、前記フィンの側面に対して斜角を有して延設される表面を有する。フィンフェットは、前記金属−半導体化合物上に設けられるコンタクト１１６を含み得る。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】 ＬＤＭＯＳ型トランジスタなどの半導体装置が動作中に生ずる経時的な特性変動を抑制すると共に、高耐圧かつ低オン抵抗が実現される半導体装置およびその製造方法を提供する。
【解決手段】 Ｎ型半導体層１０２に、深さが１μｍより小さいＰ型の第１ドレインオフセット領域１０３と、深さが第１ドレインオフセット領域１０３より小さく、不純物濃度が第１ドレインオフセット領域１０３より大きいＰ型の第２ドレインオフセット領域１０５と、第１ドレインオフセット領域１０３より深いＮ型のボディ領域１０６と、Ｎ型のソース領域１０７およびドレイン領域１０４とを設ける。またＬＯＣＯＳ酸化膜からなる絶縁膜１１０と、ゲート絶縁膜１０８を介して形成されたゲート電極１０９とをＮ型半導体層１０２上に備える構造とする。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）

【課題】室温（３００Ｋ）以上において正孔濃度が１．０×１０^１５ｃｍ^‐3以上で、かつ、ドーパント原子濃度が１．０×１０^２１ｃｍ^‐3以下である実用的なｐ型ダイヤモンド半導体デバイスとその製造方法を提供すること。
【解決手段】単結晶ダイヤモンド基板１−１の上に形成された単結晶ダイヤモンド薄膜１−２の中には、二次元の正孔または電子チャンネル１−３が形成される。基板１−１の面方位と基板１−１の結晶軸「００１」方向との成す角度をαｓ、ダイヤモンド薄膜１−２の面方位と単結晶ダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｄ、チャンネル１−３の面方位とダイヤモンド薄膜１−２の結晶軸「００１」方向との成す角度をαｃとする。単結晶ダイヤモンド薄膜１−２の表面上には、ソース電極１−４、ゲート電極１−５、ドレイン電極１−６が形成される。 （もっと読む）

【課題】炭化珪素半導体装置のチャネル移動度の向上を図る。
【解決手段】ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度（６５０〜８５０℃）以下まで降温させる。これにより、ゲート酸化膜とチャネル領域を構成するｐ型ベース層の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。 （もっと読む）

【課題】寄生サイリスタの動作による破壊が生じない半導体装置及びその製造方法を提供する。
【解決手段】少なくともドレイン側ｐ＋層及びｎ＋層のうちの、ボディ領域の導電型と同一型の層の下方において当該層と対向して半導体層の内部に形成された調整層を含む半導体装置。少なくともドレイン側ｐ＋層及びｎ＋層のうちの、ボディ領域の導電型と同一型の層の下方において当該層と対向して半導体層の内部に調整層を形成する調整層形成ステップを含む半導体装置製造方法。 （もっと読む）

【課題】オン抵抗を低減することができるＧａＮ−ＭＩＳトランジスタ、ＧａＮ−ＩＧＢＴ、およびこれらの製造方法を提供する。
【解決手段】ゲート電極（Ｍ）１６とＳｉＮゲート絶縁膜（Ｉ）１３と半導体層（ＧａＮ）１２とのＭＩＳ構造を有するＧａＮ−ＭＩＳトランジスタ１５０であって、半導体層は、オーミックコンタクト用ｎ^＋ＧａＮ領域１４が離間した２箇所に形成され、ＳｉＮゲート絶縁膜は、２箇所のオーミックコンタクト用ｎ^＋ＧａＮ領域の基板反対側表面に熱ＣＶＤ法により成膜されたＳｉＮ膜である。 （もっと読む）

【課題】 高密度で、構造部寸法がより小さく、より正確な形状の半導体構造体及び電子デバイスを提供する。
【解決手段】 炭素ベース材料の上面上に配置された少なくとも一層の界面誘電体材料を含む、半導体構造体及び電子デバイスが提供される。少なくとも一層の界面誘電体材料は、炭素ベース材料のものと同じである、典型的には六方晶短距離結晶結合構造を有し、従って、少なくとも一層の界面誘電体材料が、炭素ベース材料の電子構造を変えることはない。炭素ベース材料のものと同じ短距離結晶結合構造を有する少なくとも一層の界面誘電体材料の存在により、炭素ベース材料と、誘電体材料、導電性材料、又は誘電体材料及び導電性材料の組み合わせを含む、上にある任意の材料層との間の界面結合が改善される。その結果、改善された界面結合が、炭素ベース材料を含むデバイスの形成を容易にする。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】 高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタを提供する。
【解決手段】
基板601上に、III族窒化物のバッファ層602、チャネル層603、障壁層605、およびキャップ層606が、前記順序で積層され、
各半導体層の上面は、(0001)結晶軸に垂直なIII族原子面であり、
バッファ層602は、格子緩和され、
障壁層605は、引っ張り歪みを有し、
チャネル層603およびキャップ層606が圧縮歪みを有するか、または、チャネル層603が格子緩和され、キャップ層606が引っ張り歪みを有し、
障壁層605上の一部の領域に、キャップ層606、ゲート絶縁膜607、およびゲート電極608が、前記順序で積層され、他の領域に、ソース電極609とドレイン電極610が形成されていることを特徴とする電界効果トランジスタ。 （もっと読む）

【課題】素子面積を増加させることなく、高耐圧の半導体装置を実現させる。
【解決手段】第１導電型のソース領域１３が設けられた第２導電型のベース領域１２と、ベース領域に隣接する第１導電型のドリフト領域と、ドリフト領域１５の表面から内部にかけて設けられた絶縁体層と、ドリフト領域の表面に設けられた、第１導電型のドレイン領域１４と、ベース領域の表面に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極２０と、ソース領域に接続された第１の主電極と、ドレイン領域に接続された第２の主電極と、を備え、ソース領域とドレイン領域とは、半導体層の表面に対して垂直な方向からみて少なくともライン状に略平行に延在しており、絶縁体層とベース領域とにより挟まれた部分の前記ドリフト領域の長さは、略平行に延在している方向に対して略垂直な方向の長さよりも、略平行に延在している方向の長さのほうが短い。 （もっと読む）