電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
【課題】 高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタを提供する。
【解決手段】
基板601上に、III族窒化物のバッファ層602、チャネル層603、障壁層605、およびキャップ層606が、前記順序で積層され、
各半導体層の上面は、(0001)結晶軸に垂直なIII族原子面であり、
バッファ層602は、格子緩和され、
障壁層605は、引っ張り歪みを有し、
チャネル層603およびキャップ層606が圧縮歪みを有するか、または、チャネル層603が格子緩和され、キャップ層606が引っ張り歪みを有し、
障壁層605上の一部の領域に、キャップ層606、ゲート絶縁膜607、およびゲート電極608が、前記順序で積層され、他の領域に、ソース電極609とドレイン電極610が形成されていることを特徴とする電界効果トランジスタ。
【解決手段】
基板601上に、III族窒化物のバッファ層602、チャネル層603、障壁層605、およびキャップ層606が、前記順序で積層され、
各半導体層の上面は、(0001)結晶軸に垂直なIII族原子面であり、
バッファ層602は、格子緩和され、
障壁層605は、引っ張り歪みを有し、
チャネル層603およびキャップ層606が圧縮歪みを有するか、または、チャネル層603が格子緩和され、キャップ層606が引っ張り歪みを有し、
障壁層605上の一部の領域に、キャップ層606、ゲート絶縁膜607、およびゲート電極608が、前記順序で積層され、他の領域に、ソース電極609とドレイン電極610が形成されていることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置に関する。
【背景技術】
【０００２】
昨今は、地球温暖化防止対策等の、地球規模の環境保全を考慮して、省エネルギー化に向けた技術開発が社会的に強く求められている。技術開発の中でも、IT機器、家電、製品、自動車に搭載される車載電子機器の消費電力削減等は、温室効果ガスである二酸化炭素(CO2)削減等に直結するため重要である。
【０００３】
電源装置には、直流電力から交流電力を生成するインバータや、交流電力から直流電力を生成するコンバータなどがある。電源装置には、シリコン(Si)のトランジスタが多く利用されてきた。しかしながら、シリコンのトランジスタでは、通電状態における電力損失(オン損失)と、通電状態と遮断状態を切り替える時の電力損失(スイッチング損失)がともに比較的大きいために、エネルギーのロスが大きい。そのため、シリコン(Si)のトランジスタと比較して、高耐圧、オン抵抗が低い等の優れた性質を有する電界効果トランジスタ(Field Effect Transistor: 以下、FETと略することがある)について、近年、活発に研究開発が行われている。このような電界効果トランジスタとして、シリコンカーバイド(SiC)から形成された電界効果トランジスタ、および、窒化ガリウム(GaN)、窒化アルミニウムガリウム(AlGaN)等のIII族窒化物半導体から形成された電界効果トランジスタがある。
【０００４】
SiCまたはIII族窒化物半導体は、ワイドバンドギャップ半導体であり、かつ高耐圧材料である。この様な高耐圧材料から構成されたトランジスタでは、電極間距離を短縮できるために、チャネル距離を短縮でき、ひいては通電時のオン抵抗を低減、すなわちオン損失を低減できる。また、例えば、III族窒化物のヘテロ接合電界効果トランジスタ(HEMT)を用いた場合には、半導体ヘテロ接合界面をチャネルとして利用できるため、高いチャネル電子移動度を活用することができ、高速動作特性に優れ、スイッチング損失を低くし得る。高速動作（高周波動作）が可能となると、誘導素子の小型化が出来るため、電源装置の小型化も実現できる。
【０００５】
III族窒化物半導体から形成された電界効果トランジスタ(FET)としては、例えば、非特許文献1に記載のFETがある。図１９に、このFETの構造を示す。図示のとおり、このFETは、SiC基板101上に、GaNバッファ層102およびn-AlGaN電子供給層104が前記順序で積層されたヘテロ接合電界トランジスタ(通称、HEMT:High Electron Mobility Transistor、高電子移動度トランジスタともいう)構造を有する。n-AlGaN電子供給層104上の一部には、n-GaN層106、AlN層107、およびn-GaN層108が前記順序で積層された3層キャップ層105が形成されている。3層キャップ層105の中央部付近には、開口部(リセス)が形成され、3層キャップ層105を貫通してn-AlGaN電子供給層104の上部まで達している。ゲート絶縁膜109は、前記3層キャップ層105上面および前記開口部(リセス)内部を覆うように形成されている。ゲート電極110は、ゲート絶縁膜109を介して前記開口部(リセス)を埋め込むように形成されている。ソース電極111およびドレイン電極112は、それぞれ、n-AlGaN電子供給層104上面における3層キャップ層105が形成されていない部分に形成されている。ソース電極111およびドレイン電極112は、3層キャップ層105およびゲート電極110を挟んで対向するように配置され、それぞれ、3層キャップ層105の両側面に接触している。GaNバッファ層102において、n-AlGaN電子供給層104との界面には、2次元電子ガス(2DEG)103によるチャネル(通電経路)が発生している。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】M. Kanamura,T. Ohki, T. Kikkwa, T. Imada, A. Yamada, and N. Hara, “Enhancement-Mode GaN MIS-HEMTs With n-GaN/i-AlN/n-GaN Triple Cap Layer and High-k Gate Dielectrics,” IEEE Electron Device Letters, Vol. 31, No. 3, pp. 189-191, March 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一方、電界効果トランジスタ(FET)を用いた電子装置(電子機器)の高電力化および低損失化(省エネルギー化)のためには、高い閾値電圧と、低いオン抵抗との両立が求められる。しかしながら、非特許文献１に記載の電界効果トランジスタ(FET)では、高い閾値電圧と、低いオン抵抗とを両立できない。さらに、非特許文献１の電界効果トランジスタ(FET)では、意図しない通電経路が形成されてしまうパラレル伝導により、動作に問題が起こるおそれがある。すなわち、図１９のデバイス構造の場合には、MIS(MOS)チャネルがオンになることにより、図２３の113に示した通電経路が形成される。これがパラレル伝導である。このパラレル伝導は、電子移動度の比較的低いMIS(MOS)チャネルを介するので、オン電流の低減、オン抵抗の増大、そしてスイッチング速度の低減を招く。
【０００８】
そこで、本発明は、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の第一の電界効果トランジスタは、
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層は、格子緩和されたAlxGa1-xN(0≦x<1)から形成され、
前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、
前記障壁層は、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成され、
前記キャップ層は、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なGa面またはAl面であり、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする。
【００１０】
また、本発明の第二の電界効果トランジスタは、
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層は、それぞれ、III族窒化物半導体により形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なIII族原子面であり、
前記バッファ層は、格子緩和されており、
前記障壁層は、引っ張り歪みを有し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有し、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする。
【００１１】
本発明の第一の電界効果トランジスタの製造方法は、
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されたAlxGa1-xN(0≦x<1)から形成し、
前記チャネル層を、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成し、
前記障壁層を、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成し、
前記キャップ層を、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成することを特徴とする。
【００１２】
本発明の第二の電界効果トランジスタの製造方法は、
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されるように形成し、
前記障壁層を、引っ張り歪みを有するように形成し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有するように、前記チャネル層および前記キャップ層を形成することを特徴とする。
【００１３】
本発明の電子装置は、前記本発明の第一もしくは第二の電界効果トランジスタ、または前記本発明の第一もしくは第二の製造方法により製造される電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１におけるFETの構造を示す断面図である。
【図２】図１における多層エピタキシャル層の構造の一例(AlGaNバッファ・タイプ)における伝導帯ポテンシャルの概念図(ゲート電圧Vg=閾値電圧Vthの場合)である。
【図３】本発明の実施形態１におけるGaN-FETのゲート直下の伝導帯および価電子帯のエネルギー分布を例示するポテンシャル図である。
【図４】本発明の実施形態１におけるGaN-FETのゲート以外の領域での伝導帯および価電子帯のエネルギーを例示するポテンシャル図である。
【図５】本発明の実施例１におけるGaN-FETにおける、閾値Vthの、ゲート絶縁膜(アルミナ)厚依存性を示すグラフである。
【図６】本発明の実施形態２におけるFETの構造を示す断面図である。
【図７】本発明の実施形態３におけるFETの構造を示す断面図である。
【図８Ａ】本発明の実施形態３におけるGaN-FETのゲート直下の伝導帯および価電子帯のエネルギー分布を例示するポテンシャル図である。
【図８Ｂ】図８Ａにおける、チャネル部の拡大図である。
【図９】本発明の実施形態３におけるGaN-FETの、ゲート電極とオーミック電極との間の領域における伝導帯ポテンシャルおよびキャリア電子濃度の分布を例示するグラフである。
【図１０】本発明の実施形態３におけるGaN-FETの、オーミック電極下方の領域における伝導帯ポテンシャルおよびキャリア電子濃度の分布を例示するグラフである。
【図１１】本発明の実施形態１のFETにおける、キャリア電子濃度のゲート絶縁膜厚依存性の計算結果を例示するグラフである。
【図１２】本発明の実施形態１のFETにおける、キャリア電子濃度のキャップ層厚依存性の計算結果を例示するグラフである。
【図１３】本発明の実施形態１のFETにおける、キャリア電子濃度の障壁層Al組成比依存性の計算結果を示すグラフである。
【図１４】本発明の実施形態１のFETにおける、キャリア電子濃度の障壁層厚依存性の計算結果を例示するグラフである。
【図１５】本発明の実施形態１のFETの変形例における、キャリア電子濃度のゲート絶縁膜厚依存性の計算結果を例示するグラフである。
【図１６】本発明の実施形態１のFETの変形例における、キャリア電子濃度のキャップ層厚依存性の計算結果を例示するグラフである。
【図１７】本発明の実施形態１のFETの変形例における、キャリア電子濃度の障壁層Al組成比依存性の計算結果を示すグラフである。
【図１８】本発明の実施形態１のFETの変形例における、キャリア電子濃度の障壁層厚依存性の計算結果を例示するグラフである。
【図１９】非特許文献１のMIS GaN-HEMTの構造を示す断面図である。
【図２０】図１９のMIS GaN-HEMTにおける、ゲート直下の伝導帯および価電子帯ポテンシャルの計算結果を例示するグラフである。
【図２１】図１９のMIS GaN-HEMTにおいて、ゲート電極とオーミック電極との間の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。
【図２２】図１９のMIS GaN-HEMTにおいて、オーミック電極下方の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。
【図２３】図１９のノーマリーOFF特性MIS GaN-HEMTにおける、パラレル伝導発生機構を模式的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明についてさらに具体的に説明する。ただし、本発明は、以下の説明により限定されない。
【００１７】
本発明の電界効果トランジスタにおいて、「オン抵抗」は、電圧オン時(電圧印加時)における、正バイアス印加側と負バイアス印加側との間(例えば、ソース電極とドレイン電極との間)の電気抵抗を言う。「コンタクト抵抗」は、直接接触する2つの部分の間の抵抗を言い、例えば、「オーミック・コンタクト抵抗」は、オーミック電極(ソース電極、ドレイン電極)が電子供給層と直接接触している場合に、前記オーミック電極と前記電子供給層との間の電気抵抗を言う。
【００１８】
本発明において、各構成要素の配置関係を示す場合、「上に」は、特に断らない限り、他の構成要素を介さずに上面に直接接触した状態でも良いし、間に他の構成要素が存在していても良い。「下に」も同様とする。また、各構成要素の配置関係を示す場合、「上面に」は、他の構成要素を介さずに上面に直接接触した状態とする。「下面に」も同様とする。
【００１９】
本発明において、n-型不純物(ドナー不純物)濃度、p-型不純物（アクセプター不純物）濃度、キャリア濃度等を、体積密度(cm-3等)で表す場合、特に断らない限りは、原子数についての体積密度を表す。n-型不純物濃度、p-型不純物（アクセプター不純物）濃度、キャリア濃度等を、面積密度(cm-2等)で表す場合も同様に、特に断らない限りは、原子数についての面積密度を表す。
【００２０】
本発明において、イオン化された不純物の濃度は、特に断らない限り、電界効果トランジスタのいずれの電極にも電圧を印加しない状態における濃度をいうものとする。
【００２１】
本発明において、「組成」および「組成比」とは、例えば、AlxGa1-xNの組成で表される半導体層において、xの数値を「Al組成比」という。また、本発明において、半導体層の組成または組成比を規定する場合、導電性等を発現させる不純物(ドーパント)は、半導体層を構成する元素として考慮しないものとする。例えば、p-型GaN層とn-型GaN層とは、不純物(ドーパント)が異なるが、組成は同一であるものとする。また、例えば、n-型GaN層と、不純物濃度がさらに高いn+GaN層とがあった場合、それらの組成は同一であるものとする。
【００２２】
本発明において、基板、半導体層等の「主面」は、最も面積の広い面をいい、例えば、いわゆる上面もしくは下面、または表面もしくは裏面をいう。
【００２３】
ここで、本発明のFETにおいて、「格子緩和」とは、薄膜(FETを構成する各半導体層)の格子定数が、バルク材料の格子定数と一致している状態を指す。半導体結晶において、前記「バルク材料」とは、表面、界面、端の効果が無視できる状態にある半導体結晶を言う。なお、格子定数が、バルク材料の格子定数と一致している状態とは、前記格子定数が、バルク材料の格子定数と厳密に一致していても良いが、厳密に一致しておらず、多少の誤差を有していても良い。前記誤差は、好ましくは±0.1%以内、より好ましくは±0.03%以内、理想的には0である。また、本発明において、「格子緩和した(された)」層は、全体が格子緩和されていなくても、一部が格子緩和されていれば良い。例えば、前記バッファ層は、前述のとおり、格子緩和された層である。前記基板と前記バッファ層の格子定数が異なり、かつ、それらの間に格子緩和作用を有する層等がない場合は、前記バッファ層は、歪みエネルギーを転位発生によって開放させる働きを有し、転位の影響を軽減させるに十分な厚みを有する必要がある。前記バッファ層が十分厚く、かつ、その上に他の構成要素が積層されていない場合、前記バッファ層の最表面(最も上に位置する格子面であり、「上面」に同じ)の格子定数は、同一組成のバルク半導体のそれと一致している。そのようなバッファ層上に同一組成の薄膜半導体層をエピタキシャル成長する場合には、新たな転位の発生が抑制される。一方、前記基板と前記バッファ層の格子定数が等しい場合は、転位の影響は無視し得るが、基板-バッファ層界面における結晶欠陥や界面準位の影響を抑制するために、前記バッファ層の厚さは、ある程度大きいことが必要である。前記バッファ層の適切な厚さは、前記基板と前記バッファ層の格子定数差、基板-バッファ層界面の状態にも依存するが、概ね0.1〜10μm程度である。
【００２４】
本発明において、「閾値電圧」は、前記チャネル層内のキャリア濃度が0から正になる臨界点のゲート電圧をいう。実際のGaN-FETでは通常、測定の便宜の観点から、ドレイン電圧Vd＝10〜15V印加時において、ドレイン電流密度がId=1mA/mmとなるゲート電圧などをもって閾値を定義することが多い。これと同様の定義により、本発明のFETにおける閾値電圧を定義しても良い。また、閾値電圧は、前記のように、符号Vthで表すことがある。なお、本発明のFETにおいては、閾値電圧Vthは特に制限されないが、本発明の素子を電力制御用デバイスとして使用する場合などでは、0V以上すなわちノーマリーOFF動作が可能であることが好ましく、3V以上であることがより好ましく、4V以上であることがさらに好ましく、5V以上であることがさらに好ましく、6V以上であることがさらに好ましい。閾値電圧Vthの上限値は特に制限されないが、例えば、10V、または20Vである。
【００２５】
以下、本発明の実施形態について説明する。ただし、以下の実施形態は例示であり、本発明はこれらに限定されない。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す場合があり、各部の寸法比等は、実際とは異なる場合がある。また、数式、グラフ、およびそれらの説明等は、理論に基づくものであり、これらは、本発明の電界効果トランジスタ等における実際の現象を、定性的にまたは近似的に示す。
【００２６】
本発明のFETの具体的な実施形態について述べるに先立ち、本発明の関連技術について説明する。本発明者らは、前記非特許文献１のFETおよび一般的なFETについて検証し、または独自に研究した結果、以下のことを見出した。
【００２７】
まず、前記非特許文献１のFETについて説明する。図１９に示したとおり、このFETのゲートを形成する部分においては、3層キャップ層とn-AlGaN電子供給層にゲートリセスを形成し、n-AlGaN電子供給層104をわずかに残している。したがって、このFETは、理論計算によれば、図２０のバンド図に示したように、ノーマリーOFF特性(閾値電圧Vthが正の値)を得ることが可能であり、待機時の遮蔽性能と通電時の高速性能が得られると考えられる。なお、図２０は、図１９のMIS(Metal-Insulator-Semiconductor)GaN-HEMTにおける、ゲート直下の伝導帯および価電子帯ポテンシャルの計算結果を例示するグラフ(バンド図)である。同図において、横軸は、ゲート電極110の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図左から右に向かって、ゲート絶縁膜109(アルミナ)、n-AlGaN電子供給層104(n-AlGaN)、およびGaNバッファ層102(GaN)の状態を、それぞれ示す。「Fermi Level」は、フェルミ準位を示す。以下で説明する全てのバンド図において同じである。また、図２０に示した計算は、ゲート電圧Vg=0の条件で行った。ここで、バンド図の計算においては、シュレーディンガー方程式とポアソン方程式を連立させて自己無撞着解を求めた。この方法で、量子力学的な効果を取り込んだ1次元の伝導帯・価電子帯ポテンシャル、および電子や正孔のキャリア濃度を得ることができる。キャリア統計に関しては、2次元電子ガス(2DEG)には2次元量子統計を、バルク電子と正孔にはフェルミ・ディラク統計を採用した。分極効果に関しては、アンバチャーのモテ゛ル(O. Ambacher, et al., "Pyroelectric properties of Al(In)GaN/GaN hetero- and quantum well structures," Journal of Physics C:Condensed Matter, Vol. 14, pp. 3399-3434(2002))を採用し、分極電荷は固定電荷として導入した。以下で説明する全てのバンド図において、同じ計算方法を用いた。
【００２８】
また、図１９のFETでは、3層キャップ構造を適用している。したがって、ゲート・オーミック電極間すなわちゲート・ソース間(ゲート電極とソース電極との間の領域)またはゲート・ドレイン間(ゲート電極とドレイン電極との間の領域)においては、理論計算上、図２１のグラフに示したように、エピ中の分極電荷の総和を正にすることが出来る。これにより、ゲート電圧がゼロ・ボルト以下(Vg≦0V)のバイアス条件下において、ゲート・オーミック電極間で十分なチャネル・キャリア電子を確保し、オン抵抗の低減を実現している。なお、図２１は、図１９のMISGaN-HEMTにおいて、ゲート電極とオーミック電極との間の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。同図において、横軸は、GaN層108最表面(上面)から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、１Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]またはキャリア電子濃度[cm-3]を示す。図左から右に向かって、n-GaN層108(n-GaN)、AlN層107(AlN)、n-GaN層106(n-GaN)、n-AlGaN電子供給層104(n-AlGaN)、およびGaNバッファ層102(GaN)の状態を、それぞれ示す。
【００２９】
また、図１９のFETにおいては、図示したとおり、オーミック電極(ソース電極111およびドレイン電極112)は、n-AlGaN電子供給層104に接するように形成されている。したがって、理論計算上は、図２２のグラフに示したように、ここでもエピ中の分極電荷の総和を正にすることが出来る。したがって、図２１の説明でも述べたとおり、ゲート電圧がゼロ・ボルト以下(Vg≦0V)のバイアス条件下において、ゲート・オーミック電極間で十分なチャネル・キャリア電子を確保し、オン抵抗の低減を実現している。なお、図２２は、図１９のMISGaN-HEMTにおいて、オーミック電極下方の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。同図において、横軸は、オーミック電極の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図左から右に向かって、n-AlGaN電子供給層104(n-AlGaN)、およびGaNバッファ層102(GaN)の状態を、それぞれ示す。
【００３０】
さらに、非特許文献１のFETでは、図１９に示したとおり、ゲート・オーミック間には、ゲート絶縁膜109(アルミナ)を形成している。これにより、通電時にゲート電極へ走行電子が流れ込むゲートリーク電流を抑制することができる。したがって、このFETには、ゲート電圧として、ゲート・ショットキー接合のターン・オン電圧(Vf)以上の正の電圧をかけることが可能である。すなわち、ゲート絶縁膜109があることで、ゲート絶縁膜109がない場合よりも、通電時のオン電流密度が向上する。
【００３１】
ここで、III族窒化物半導体から形成されたFET(以下、単に「III族窒化物FET」ということがある)には、前記のとおり、シリコンのトランジスタと比較して、耐圧、オン抵抗等の特性に優れるという利点がある。反面、現在提案されているIII族窒化物FETの構造では、閾値電圧を3Vよりも高くすることが困難であるという課題がある。例えば、非特許文献１に記載のFETの構造(図１９)では、原理的に、一定以上に閾値電圧(Vth)を高くすることが出来ない。ゲート電極の下方(ゲート直下)のエピ構造は、n-AlGaN/GaNのシンプルなHEMT構造であるので、ゲート直下のエピ中には正の分極電荷が発生している。したがって、ゲートリセス形成時にn-AlGaN電子供給層をどれほど薄くしても、Vthの正方向へのシフト量には限りがある。材料物性値に基づいた量子効果をも含む１次元バンド計算によると、非特許文献１の記述をそのままに解釈した場合においては、非特許文献１のFETの構造（図１９）では、Vthは、高くても1V程度にしかならないことが当業者には明らかである。なお、非特許文献１には、「デバイスのしきい値は３Vであり」との記載があるが、これは、ゲート絶縁膜と下地半導体の界面に負の電荷がトラップされているのが原因であると考えられる。この電荷は、安定に固定されたものでなく、電圧印加によって充放電される性質のものである。したがって、非特許文献１に記載されているしきい値3Vという数値は見かけのものであり、このFETでは、実際に閾値電圧3Vで安定に動作することは困難である。
【００３２】
数百ボルトのドレイン電圧のかかる電源用途では、FETの閾値電圧(Vth)は、約3V以上であることが好ましい。特に、III族窒化物FETを、Si-IGBT(Insulated Gate Bipolar Transistor)に代えて用いるには、Vth=5〜6Vまたはそれ以上が必要であることが多い。
【００３３】
また、GaN-HEMT構造を有するIII族窒化物FETでは、ゲート電圧Vgを高くすると、本来意図している通電経路(チャネル)以外に、電子蓄積型の副次的なチャネルが形成される場合がある。例えば、図１９のFETの構造では、図２１のバンド図からわかるとおり、3層キャップ中のAlN層107とその下のn-GaN層106界面にもチャネルが形成されている。さらに、ゲート電圧Vgを高くすると、ゲート直下(ゲート電極の下方)では、図２３に示すとおり、ゲート絶縁膜109と半導体104とのMIS界面(あるいはMOS界面)に、電子蓄積型の副次的なチャネル(パラレル伝導パス)113が形成される。これにより、2DEG103によるチャネルと、チャネル113とのパラレル伝導が生じる。なお、MISは、Metal-Insulator-Semiconductorの略であり、MOSは、Metal-Oxide-Semiconductorの略である。
【００３４】
パラレル伝導が生じると、本来の通電経路である半導体ヘテロ界面チャネル(図２３では、2DEG103)が変調される代わりに、パラレル伝導パス(図２３では、MIS(MOS)チャネル113)が変調されるようになる。したがって、本来の通電経路におけるシート電子濃度は低下する。ここで、パラレル伝導パス(MIS(MOS)界面チャネル)の電子移動度が比較的高い場合には、その分オン電流が増加し、オン抵抗が低減するというメリットが得られる可能性もある。パラレル伝導が生じると、本来の半導体ヘテロ界面チャネルの電流に対して、MIS(MOS)界面のチャネルの電流が付加されるためである。しかし、MIS(MOS)界面チャネルの電子移動度が半導体ヘテロ接合チャネルの電子移動度より極端に低い(例えば10分の1以下など)場合には、パラレル伝導が生じると、オン電流は低減し、オン抵抗が増加してしまう。さらに、素子全体のチャネル移動度が、電子移動度が低い(遅い)方のMIS(MOS)界面のチャネル移動度で決定されてしまう。学会、学術論文等により公表されている最新の研究結果によれば、図１９の構造を有するFETでは、MIS(MOS)界面の電子移動度は、界面散乱のため、最も高いものでも現状220[cm2/Vs]程度である。この数値は、同じFETにおける半導体ヘテロ接合(層104/103)界面の電子移動度より1桁低い。このため、このFETにおいてパラレル伝導が生じると、チャネル移動度低下、オン電流低減、およびオン抵抗増加という前記のデメリットが生じる。非特許文献1のFET(図１９)では、本来、半導体ヘテロ接合界面における2次元電子ガス103の高いチャネル電子移動度(1700〜2000[cm2/Vs])を活用した高速動作が期待される。しかし、実際には、前記パラレル伝導が、素子のチャネル移動度を低下させ、高速スイッチング動作およびスイッチング損失低減の妨げとなっている。
【００３５】
本発明者らは、このような課題を見出し、研究を重ねた結果、本発明に到達した。
【００３６】
［実施形態１］
以下、本発明の実施形態１のFETについて説明する。図１の断面図に、このFETの構造を模式的に示す。同図のFETは、前記本発明の第一の電界効果トランジスタの一例であるとともに、前記本発明の第二の電界効果トランジスタの一例でもある。なお、本実施形態の変形例および他の各実施形態の電界効果トランジスタ(FET)も、同様に、前記本発明の第一の電界効果トランジスタの一例であるとともに、前記本発明の第二の電界効果トランジスタの一例でもある。
【００３７】
図１に示すとおり、このFETは、基板601、バッファ層602、チャネル層603、障壁層605、キャップ層606、ゲート絶縁膜607、ゲート電極608、ソース電極609、およびドレイン電極610を含む。バッファ層602は、格子緩和されたAlxGa1-xN(0≦x<1)から形成されている。前記チャネル層603は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成されている。前記障壁層604は、バッファ層602よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成されている。キャップ層606は、障壁層604よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成されている。バッファ層602上面、チャネル層603上面、障壁層605上面、およびキャップ層606上面は、それぞれ、(0001)結晶軸に垂直なGa面またはAl面である。基板601上には、バッファ層602、チャネル層603、および障壁層605が、前記順序で積層されている。キャップ層606は、障壁層605上の一部の領域に形成されている。前記キャップ層606上には、前記ゲート絶縁膜607、および前記ゲート電極608が、前記順序で積層されている。ソース電極609およびドレイン電極610は、障壁層605上の、キャップ層606が形成されていない領域上に形成されている。同図のFETにおいては、ソース電極609およびドレイン電極610は、ゲート電極608を挟んで対向するように形成されている。チャネル層603において、障壁層605との界面には、2DEG604により、チャネル(通電経路)が形成されている。また、同図のFETは、さらに、絶縁体から形成された表面保護膜611を含む。表面保護膜611は、ゲート・ソース間およびゲート・ドレイン間の障壁層605上面と、それに隣接したキャップ層606側面、ゲート絶縁膜607側面、ゲート電極608側面、ソース電極609側面、およびドレイン電極610側面を覆うように形成されている。なお、本発明のFETにおいて、前記表面保護膜は、なくても良いが、例えば図１のように、表面保護膜を有することが好ましい。
【００３８】
また、図１のFETは、構成を有することにより、バッファ層602は、格子緩和されており、障壁層605は、引っ張り歪みを有する。さらに、チャネル層603およびキャップ層607がいずれも圧縮歪みを有するか、または、チャネル層603が格子緩和され、かつキャップ層606が引っ張り歪みを有する。バッファ層602上面、チャネル層603上面、障壁層605上面、およびキャップ層606上面は、それぞれ、(0001)結晶軸に垂直なIII族原子面である。
【００３９】
本発明の前記第一の電界効果トランジスタは、例えば、前記バッファ層におけるAl組成比xが、0<x<1を満たし、前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)またはInGaNから形成され、前記キャップ層のAl組成比zが、前記バッファ層のAl組成比xより小さい(0≦z<x)ことが好ましい。この場合において、前記バッファ層のAl組成比xは、閾値電圧Vthのさらなる適正化およびオン抵抗のさらなる改善の観点から、0.05以上、0.2以下であることが好ましい。前記障壁層のAl組成比yは、キャリア閉じ込めのさらなる改善およびオン抵抗の更なる改善の観点から、0.2以上、1以下であることが好ましい。前記チャネル層のAl組成比uは、電子移動度のさらなる向上の観点から、0.1以下であることが好ましい。前記キャップ層のAl組成比zも、電子移動度のさらなる向上の観点から、0.1以下であることが好ましい。前記チャネル層は、窒化ガリウム(GaN)から形成されていることが特に好ましい。前記キャップ層は、窒化ガリウム(GaN)から形成されていることが特に好ましい。前記キャップ層は、ノンドープ（アンドープ）であることが好ましいが、n-型不純物またはp-型不純物を含んでいても良い。
【００４０】
また、本発明の前記第一の電界効果トランジスタの別の一例として、前記チャネル層が、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、前記ゲート電極の下方に形成された半導体層のうち少なくとも1つは、p-型層であっても良い。この場合において、前記バッファ層および前記チャネル層の少なくとも一方が、前記p-型層であっても良い。この場合において、前記障壁層のAl組成比yは、キャリア閉じ込めのさらなる改善およびオン抵抗のさらなる改善の観点から、0.2以上、1以下であることが好ましい。前記バッファ層のAl組成比xは、電子移動度のさらなる向上の観点から、0.2以下であることが好ましい。前記キャップ層のAl組成比zも、電子移動度のさらなる向上の観点から、0.2以下であることが好ましい。前記バッファ層は、格子緩和されたGaNから形成されていることが特に好ましい。前記チャネル層は、GaNまたはInGaNから形成されていることがより好ましく、GaNから形成されていることが特に好ましい。前記キャップ層は、GaNから形成されていることが、特に好ましい。エッチング条件を適切に選択すれば、GaNは、Alを含む他のIII族窒化物半導体と比較して、ドライエッチング速度を速くできる傾向がある。このため、前記キャップ層がGaNから形成されていると、その一部をエッチングにより除去（選択性エッチング）しやすい。前記キャップ層は、ノンドープ（アンドープ）であることが好ましいが、n-型不純物またはp-型不純物を含んでいても良い。また、前記キャップ層がGaNから形成されている場合において、前記p-型層における、イオン化したp-型不純物の面密度(ξc/q[cm-2])と、前記障壁層のAl組成比yとが、下記数式(A)を満たしていると、ノーマリーOFF動作が可能となるため好ましい。
ξc/q<5.25×1013y (A)
【００４１】
本発明の前記第二の電界効果トランジスタにおいて、例えば、前記チャネル層および前記キャップ層がいずれも圧縮歪みを有することが好ましい。この場合において、前記バッファ層は、例えば、GaN、AlGaN、InGaN、InAlN、またはInAlGaNから形成されていても良い。前記チャネル層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さくても良い。例えば、前記チャネル層は、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きくても良い。例えば、前記障壁層は、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成されていても良い。前記キャップ層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さくても良い。例えば、前記キャップ層は、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。
【００４２】
また、本発明の前記第二の電界効果トランジスタの別の一例として、前記チャネル層が、格子緩和され、前記キャップ層が、引っ張り歪みを有し、前記ゲート電極の下方に形成された半導体層のうち少なくとも1つは、p-型層であっても良い。この場合において、前記バッファ層は、例えば、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。前記チャネル層は、例えば、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きくても良い。例えば、前記障壁層は、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成されていても良い。前記キャップ層の形成材料は、前記障壁層の形成材料よりもバンドギャップが小さくても良い。例えば、前記キャップ層は、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。
【００４３】
本発明の前記第一または第二の電界効果トランジスタにおいて、前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、n-型不純物含有領域が形成され、前記n-型不純物含有領域が、少なくとも前記障壁層の一部を含むことが好ましい。これにより、前記障壁層のつくる伝導帯障壁に起因した抵抗成分が低減され、コンタクト抵抗のさらなる低減の効果が得られる。なお、前記n-型不純物含有領域におけるn-型不純物濃度は、例えば1×1017（1E17）cm-3以上、好ましくは1×1018（1E18）cm-3以上、より好ましくは1×1019（1E19）cm-3以上である。前記n-型不純物含有領域におけるn-型不純物濃度の上限値は、特に制限されないが、例えば、1×1023（1E23）cm-3以下である。
【００４４】
本発明の前記第一または第二の電界効果トランジスタにおいて、前記障壁層の膜厚は、特に制限されないが、キャリア閉じこめをさらに改善し、前記障壁層の結晶品質を維持する観点から、1nm以上、10nm以下であることが好ましい。
【００４５】
このような本発明の第一または第二の電界効果トランジスタの製造方法は、特に制限されないが、本発明の前記第一または第二の製造方法により製造することが好ましい。前記本発明の第一または第二の製造方法において、各工程を行う順序は特に制限されず、また、同時でも逐次でも良い。各層の形成方法は特に制限されず、例えば、有機金属気相成長(Metal organic Chemical Vapor Deposition: MOCVDと略する)法、原子層堆積(ALD)法等を適宜用いることができる。各層の除去方法も特に制限されず、例えば、ウェットエッチング、ドライエッチング等を適宜用いることができる。
【００４６】
本発明の前記第一または第二の製造方法においては、例えば、まず、キャップ層までエピタキシャル成長したエピウエハを用意し、その後、オーミック電極形成領域およびゲート・オーミック電極間領域の前記キャップ層を除去(以下、「ゲート外リセス」ということがある)すれば良い。これ以外には、本発明の前記第一または第二の電界効果トランジスタは、例えば、障壁層までエピタキシャル成長で形成したあと、ゲート電極を形成する箇所のみにキャップ層を再成長で形成する方法を用いて製造しても良い。ただし、再成長を用いないほうが、製造条件を制御しやすいため、本発明の前記第一または第二の製造方法により製造することが好ましい。本発明の前記第一または第二の製造方法は、さらに具体的には、例えば、後述の実施例に記載の方法により行うことができる。
【００４７】
なお、非特許文献1のFETは、図１９の構造から明らかなように、ゲートリセス(ゲート電極およびゲート絶縁膜が埋め込まれる開口部)を形成して製造する必要がある。これに対し、本発明の前記第一または第二の電界効果トランジスタは、ゲートリセスを形成して製造しても良いが、ゲートリセスを形成せずに製造可能であるというメリットがある。ゲートリセスを形成せずに製造すれば、例えば、下記(a)〜(d)のような効果がある。
(a)閾値電圧(Vth)がリセスエッチング深さのばらつきによってばらつくことがない。
(b)リセスエッチングにより、ゲートリセス底面の半導体のラフネスが増加することがなく、ストイキオメトリーの乱れも生じない。
(c)前記(b)により、ゲート絶縁膜(図１では607)と障壁層(図１では605)界面に界面準位が形成されにくく、電子トラップや放出が発生しにくい。このため、FETのI-V特性のヒステリシスやゲート電圧のプラス・マイナス方向へのシフトの発生は抑制され、理想特性に極めて近いI-V、C-V特性が得られる。
(d)キャップ層を極めて薄く(例えば2nmに)することが可能である。これにより、MIS(MOS)チャネル電子蓄積を抑制できる。
【００４８】
ここで、本発明の前記第一または第二の電界効果トランジスタは、前記のとおり、パラレル伝導が抑制されている。以下、パラレル伝導抑制により得られる効果について、具体的に述べる。
【００４９】
本発明の前記第一または第二の電界効果トランジスタは、障壁層(図１では605)上において、ゲート・オーミック電極間(ゲート電極とオーミック電極の間の領域)およびオーミック電極下方には、キャップ層(図１では606)が存在しない。したがって、本発明の前記第一または第二の電界効果トランジスタは、ゲート電圧Vgを高くしてもパラレル伝導パスが形成されず、この副次的なチャネルが、非特許文献1のFET(図１９)のようにパラレル伝導を生じることがない。したがって、チャネルは、半導体ヘテロ接合界面(図１では層605と603の界面)の2次元電子ガス(図１では604)のみとなり、HEMT構造本来の高いチャネル電子移動度(例えば、1700〜2000[cm2/Vs])を犠牲にすることがない。このため、FETの高周波動作とチャネルのオン抵抗低減が可能となる。さらに、本発明の前記第一または第二の電界効果トランジスタは、例えば、真性チャネル(実際に2次元電子ガスが走行する部分)の上方以外にはゲート電極が存在しない構造とすることができる。この場合において、前記ゲート電極とは、フィールドプレート構造を適用した場合は、フィールドプレート部分以外のゲート電極部分である。このような構造によれば、ゲート電極と、ゲート絶縁膜と、半導体との積層構造からなる部分の寄生ゲート容量を極力除去でき、チャネルの充電遅延τcを極小化できる。これによれば、本発明の前記第一または第二の電界効果トランジスタにおけるスイッチング速度をいっそう増大させる。本発明の前記第一または第二の電界効果トランジスタは、スイッチング速度が速く、オン抵抗が低いことにより、これを電源装置等に用いれば、スイッチング損失低減や装置小型化を実現できる。
【００５０】
一般に、FETのスイッチング遅延(スイッチング速度の逆数)は、真性FETの遅延とFET寄生部分の遅延の和である。さらに、真性FETの遅延は、真性遅延τi、ドレイン遅延τd、および充電遅延τcに分けられ、FET寄生部分の遅延は、寄生抵抗遅延τRと寄生リアクタンスによる遅延τLCから成る。通常、FETの遅延の約6割は、真性FETの遅延であり、さらにその3分の2以上が真性遅延τiである。そして、この真性遅延τiは、チャネル電子移動度の逆数に比例する。FETのスイッチング速度は、チャネルの電子移動度のみで決まるものではないが、チャネル電子移動度を向上させれば、最も効果的にFETのスイッチング速度を向上させ、チャネルのオン抵抗をも低減することができる。
【００５１】
また、本発明の前記第一または第二の電界効果トランジスタにおいては、例えば、前記キャップ層(図１では606)が、チャネルへのキャリア蓄積と、オン抵抗のさらなる改善の観点から、なるべく薄いことが好ましい。前記キャップ層の厚さは、好ましくは、1nm以上、20nm以下であり、より好ましくは、1nm以上、5nm以下であり、さらに好ましくは、1nm以上、3nm以下であり、例えば2nmとすることができる。前記キャップ層をなるべく薄くすることで、FETオン時において、MIS(MOS)チャネルに蓄積するシート電荷(前記キャップ層における、前記ゲート絶縁膜との界面に蓄積する電子)の量を、極力抑制することができる。これにより、ゲート電圧Vgを正方向に増大させた場合において、前記MIS(MOS)チャネルへの電子蓄積により半導体ヘテロ接合界面チャネルが変調されなくなることを、極力防止することができる。さらに、万が一、ゲート電圧Vgをデバイス動作電圧以上に極端に正方向に印加したとしても、前記キャップ層の厚みが薄ければ、MIS(MOS)チャネルに蓄積するシート電荷量を極力抑制することが可能である。
【００５２】
本発明の前記第一または第二の電界効果トランジスタは、例えば、前記チャネル層と前記バッファ層とのヘテロ接合界面における負の分極電荷、または、前記チャネル層もしくは前記バッファ層に含まれるイオン化したp-型不純物(イオン化アクセプタ)の負の固定電荷を有する。これらの負電荷により、本発明の前記第一または第二の電界効果トランジスタは、例えば、ゲートリセスを掘らなくとも、Vth=5〜6VのノーマリーOFFの閾値電圧を実現できる。これは、Si-IGBTに代えて用いる(リプレースする)に足るだけのスペックである。ただし、この説明は、本発明を限定するものではない、例えば、本発明の前記第一または第二の電界効果トランジスタは、前記のとおり、ゲートリセスを掘って製造することもできる。また、Vth=5〜6Vは、好適な数値の一例であり、これには限定されない。
【００５３】
以下、本発明の前記第一または第二の電界効果トランジスタが、どのようなメカニズムで、高い閾値電圧の実現およびMIS(MOS)チャネル電子蓄積の効果的な抑制等ができるか、理論計算を用いて説明する。ただし、これらは例示であって、本発明を限定しない。また、前記のとおり、数式、グラフ、およびそれらの説明等は、理論に基づくものであり、これらは、本発明の前記第一または第二の電界効果トランジスタ等における実際の現象を、定性的にまたは近似的に示すものである。
【００５４】
まず、本発明の前記第一または第二の電界効果トランジスタは、前記のとおり、(0001)結晶軸に垂直なIII族原子面(前記第一の電界効果トランジスタにおいては、(0001)結晶軸に垂直なGa面またはAl面)を上面とするIII族窒化物半導体の多層構造を有する。本発明の前記第一または第二の電界効果トランジスタは、例えば、GaN(窒化ガリウム)とAlGaN(窒化アルミニウムガリウム)とを用いたGaN-FETとすることができる。より具体的には、例えば、前記障壁層としてAlGaNを、前記チャネル層としてGaNを用いたAlGaN/GaNヘテロ接合により、チャネル(通電経路)を形成することができる。前記AlGaN障壁層は、電子供給層として機能し、前記GaNチャネル層は、電子走行層として機能する。
【００５５】
本発明の前記第一または第二の電界効果トランジスタは、前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層されている。また、前記バッファ層、前記チャネル層、および前記障壁層以外に、他の半導体層を含んでいても良いし、含んでいなくても良い。以下、本発明の前記第一または第二の電界効果トランジスタについて説明する場合において、前記バッファ層、前記チャネル層、および前記障壁層を含む半導体層の積層構造の全体または一部を、単に「エピ層」ということがある。また、前記エピ層の一部または全体のいずれであるかを明確に示す場合は、「エピ層の一部」「エピ層全体」などということがある。前記エピ層には、例えば、前記AlGaN/GaNチャネルのヘテロ接合界面等において、正の分極電荷(自然分極とピエゾ分極)が生じる。このため、FETがノーマリーOFF特性(閾値電圧Vth>0V)を得やすくするには、以下で詳説するように、前記エピ層全体の分極電荷または固定電荷の総和が負になるようにすることが好ましい。
【００５６】
ここで、AlGaN系ヘテロ接合における分極効果に伴う分極電荷(界面電荷)の生成についての一般的な事実(物理法則)を述べる。
【００５７】
格子緩和した(0001)面AlxGa1-xN層上にAlxGa1-xNよりAl組成比の低いAlaGa1-aN層(a<x)を成長した場合、AlaGa1-aN層には圧縮歪が働いてピエゾ分極による分極電荷(界面電荷)が発生する。さらに、自発性分極の差分が分極電荷(界面電荷)として付加されるため、AlaGa1-aN層の基板側には面密度(-σa)の負電荷が発生し、表面側(基板と反対側)には面密度(+σa)の正電荷が発生する。ここで、分極電荷の絶対値σaは、組成比の差(x-a)にほぼ比例して増加する。すなわち、σaは、下記数式(B)のように近似的に表される。なお、下記数式(B)中、qは、素電荷であり、q=1.60219×10-19Cである。以下の各数式中においても、特に断らない限り、同じである。
【００５８】
σa/q[cm-2]=5.25×1013×(x-a) (B)
【００５９】
前記AlxGa1-xN層と前記AlaGa1-aN層の間に他の半導体層が挿入された場合でも、その半導体層が格子緩和していない限り、同様な分極電荷(界面電荷)が発生する。
【００６０】
一方、格子緩和した(0001)面AlxGa1-xN層上にAlxGa1-xNよりAl組成比の高いAlbGa1-bN層(x<b)を成長した場合、AlbGa1-bN層には引張り歪が働いてピエゾ分極による分極電荷(界面電荷)が発生する。さらに、自発性分極の差分が分極電荷(界面電荷)として付加されるため、AlbGa1-bN層の基板側には面密度(+σb)の正電荷が発生し、表面側(基板と反対側)には面密度(-σb)の負電荷が発生する。ここで、分極電荷の絶対値σbは、組成比の差(b-x)にほぼ比例して増加する。すなわち、σbは、下記数式(C)のように近似的に表される。
【００６１】
σb/q[cm-2]=5.25×1013×(b-x) (C)
【００６２】
前記AlxGa1-xN層と前記AlbGa1-bN層の間に他の半導体層が挿入された場合でも、その半導体層が格子緩和していない限り、同様な分極電荷(界面電荷)が発生する。
【００６３】
前記エピ層全体の分極電荷または固定電荷の総和が負になるようにするためには、例えば、第一に、チャネル層とバッファ層とのヘテロ界面に負の分極電荷を生成させて利用する方法(下記ケースA)、第二に、チャネル層またはバッファ層にp-型不純物をドーピングする方法(下記ケースB)、そして、第三に、InGaNキャップ層を採用する方法(下記ケースC)などが考えられる。以下、これらについて、前記順序で説明する。
【００６４】
[ケースA. AlGaNバッファ層を用いるタイプ]
前記バッファ層にAlGaNを用い、GaNチャネル層/AlGaNバッファ層のヘテロ界面での負の分極電荷を利用するタイプのFETについて、ゲート直下(ゲート電極の下方)で表1のようなエピ構造を想定してFETの閾値電圧Vthを考察する。以下の理論計算において、半導体表面の分極電荷は、電極や表面保護膜等に誘起された電荷によって補償されてゼロになっていると仮定している。また、実験結果により検証した傾向に基づき、バッファ層裏面やバッファ層中の分極電荷は、バッファ層が緩和してゆく過程で補償されていると仮定している。
【００６５】
【表１】
【００６６】
ここで、前記表1において、ゲート絶縁膜の厚さをTf、比誘電率をεf、キャップ層の厚さをTs、比誘電率をεs、障壁層の厚さをTh、比誘電率をεh、チャネル層の厚さをTc、比誘電率をεc、バッファ層の厚さは、格子緩和に十分な厚さであり、比誘電率はεbであるとした。また、界面分極密度は、ゲート絶縁膜とキャップ層間ではゼロと仮定し、キャップ層と障壁層間では-σs、障壁層とチャネル層間ではσh、チャネル層とバッファ層間では-σcとした。さらに、伝導帯下端ポテンシャルの不連続量は、ゲート絶縁膜とキャップ層間ではΔEc3、キャップ層と障壁層間ではΔEc2、障壁層とチャネル層間ではΔEc1、チャネル層とバッファ層間ではΔEc0と表した。なお、AlGaNバッファ構造を用いることによって、GaN-FETでノーマリーOFF特性を得やすくなることは、T. Inoue et al., ”Polarization Engineering on Buffer Layer in GaN-Based Heterojunction FETs,” IEEE Trans. Electron Devices, Vol.55, No.2, pp.483-488, Feb.2008.に記載されている。
【００６７】
このバッファ層のAlGaNは、Al組成比をx(0<x<1)としてAlxGa1-xNとする。障壁層のAlGaNは、Al組成比をyとしてAlyGa1-yNとする。AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面がチャネルとして有効に機能するために、Al組成比yはxより大きくx<y≦1とする。したがって、ゲート・オーミック電極間およびオーミック電極(ソースおよびドレイン電極)直下では、0<σh-σcすなわち前記エピ層全体の分極電荷総和が正となる。これにより、ゲート・オーミック電極間およびオーミック電極直下（オーミック電極の下方）では、AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面チャネルは、Vg=0VでON、すなわちノーマリーON状態となる。ここで、キャップ層のAlGaNは、Al組成比をzとしてAlzGa1-zNとする。
【００６８】
最もシンプルな構造の一例として、前記エピ層中の全てのエピタキシャル層がノンドープである場合を考察する。ゲート下(ゲート電極下方)の伝導帯ポテンシャルは、Vg=Vthのとき、図２の概観図に示したようになる。同図において、左側から順に、ゲート絶縁膜(Al2O3)、キャップ層(AlzGa1-zN)、障壁層(AlyGa1-yN)、チャネル層(GaN)およびバッファ層(AlxGa1-xN)の状態を示す。同図において、他の記号等は、例えば、前記表1およびその説明において示したとおりである。ここで、Fを電界強度、qΦB(q:電気素量)をゲート電極とゲート絶縁体の間のポテンシャル障壁として閾値電圧Vthを表すと、Vthは距離Tcに依らず、下記数式(1)のとおりとなる。
【００６９】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB―FfTf-FsTs-FhTh[eV] (1)
【００７０】
系が平衡状態にある場合には、ゲート電極に誘起された電荷とエピ中の分極電荷の総和(±を考慮した算術和)は、電荷中性の条件からゼロになる。このことを利用すると、分極電荷間にガウスの定理を適用することによって、各電界Fを、例えば下記数式(2)〜(5)のように、簡単に書き下すことが出来る。なお、以下の各数式において、εoは、真空の誘電率である。
【００７１】
Ff=-q(σs+σc-σh)/εoεf (2)
Fs=-q(σs+σc-σh)/εoεs (3)
Fh=q(σh-σc)/εoεh (4)
Fc=-qσc/εoεc (5)
【００７２】
前記数式(1)〜(5)に基づき、Vthは、下記数式(6)のように表される。
【００７３】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)(σs+σc-σh)(Tf/εf+Ts/εs)+(q/εo)(σc-σh)Th/εh (6)
=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)σs(Tf/εf+Ts/εs)+(q/εo)(σc-σh)(Tf/εf+Ts/εs+Th/εh) (7)
【００７４】
ここで、実効的距離T1およびT2を、下記数式(8)および(9)のとおり定義する。
【００７５】
T1≡Tf/εf+Ts/εs (8)
T2≡Tf/εf+Ts/εs+Th/εh (9)
【００７６】
これによると、Vthは、下記数式(10)のように、より明確に表現できる。
【００７７】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)σsT1+(q/εo)(σc-σh)T2 (10)
【００７８】
次に、諸々の物理パラメータのVthへの寄与を、分極電荷の総和(σh-σs-σc)によって分類し、AlzGa1-zNキャップ層のAl組成比zの範囲に対して、FETがノーマリーOFF特性を示すために、またはさらに高い閾値電圧Vthを示すために好適な条件について検証する。
【００７９】
［A-(1). 分極電荷の総和(σh-σs-σc)>0となる場合]
AlzGa1-zNキャップ層のAl組成比zがAlxGa1-xNバッファ層のAl組成比xより大きく、x<z≦1であるとき、エピ中の分極電荷の総和(σh-σs-σc)が正になる。エピ中の分極電荷の総和(σh-σs-σc)が正であれば、ゲート絶縁膜には裏から表にかけて電界がかかるので、前記数式(6)から、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは負方向にシフトする。逆にゲート絶縁膜やキャップ層の厚みTf、Tsを薄くすればするほどVthは正方向にシフトする。ただし、ゲート耐圧の劣化を招かないために、ゲート絶縁膜の厚みは、薄くしすぎないことが好ましい。また、キャップ層の薄層化には、限度がある。
【００８０】
［A-(2). 分極電荷の総和(σh-σs-σc)<0となる場合］
AlzGa1-zNキャップ層のAl組成比zがAlxGa1-xNバッファ層のAl組成比xより小さく、0≦z<xであるとき、エピ中の分極電荷の総和(σh-σs-σc)が負になる。デバイスが実際にノーマリーOFF特性になるためには、Vth>0Vでなければならない。また、閾値電圧Vthは、ΔEcやΦBをも考慮して算出する必要がある。エピ全体の分極電荷の総和(σh-σs-σc)が負であれば、ゲート絶縁膜には表から裏にかけて電界がかかるので、前記数式(6)から、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは正方向にシフトする。このことを用いてFETの閾値Vthを、例えばVth=+5〜+6V、またはそれ以上に高くすることが可能である。
【００８１】
従って、本発明の前記第一または第二の電界効果トランジスタがノーマリーOFF特性(エンハンスメント・モード)を有するためには、分極電荷の総和(σh-σs-σc)<0となることが好ましい。ただし、真性ゲート容量減少による相互コンダクタンス(gm)低下を防止する観点から、ゲート絶縁膜厚を大きくしすぎないことが好ましい。したがって、順方向耐圧維持およびgm維持の両立の観点から、ゲート絶縁膜の膜厚は、30nm以上、70nm以下であることが好ましい。
【００８２】
キャップ層（AlzGa1-zN）としてGaNを採用した場合(z=0)には、ゲート外(ゲート・オーミック間およびオーミック電極直下)のデバイス構造をリセスエッチングなどで形成する場合に、GaNキャップ層のAlyGa1-yN障壁層に対する選択性エッチングを適用出来る。このことは、実際のデバイス作製上において大きなメリットである。キャップ層AlzGa1-zNがi-GaNである場合には、ΔEc2=ΔEc1、σs=σhであるから、閾値電圧Vthは、下記数式(11)のように単純化して表すことができる。
【００８３】
qVth=-ΔEc3+qΦB+(q/εo)σhT1+(q/εo)(σc-σh)T2
=-ΔEc3+qΦB-(q/εo)σhTh/εh+(q/εo)σcT2 (11)
【００８４】
前記数式(11)で、(q/εo)σhTh/εhの項は、障壁層厚とチャネル分極電荷のVthへの寄与を示し、(q/εo)σcT2の項はバッファ層分極電荷のVthへの寄与を示している。前記数式(11)に基づけば、Vthがより正方向にシフトするには、(q/εo)σhTh/εhの項から、障壁層厚はより薄い方が好ましく、またチャネル分極σhはより小さいこと、すなわち障壁層のAl組成比はより低いことが好ましい。また、(q/εo)σcT2の項から、バッファ層分極電荷σcはより大きいこと、すなわちバッファ層のAl組成比はより高いことが好ましい。
【００８５】
ただし、障壁層厚Thは、薄くしすぎないことが好ましい。障壁層厚Thが適度な厚さを有することにより、ゲート・オーミック間において、チャネルが、エピの最表面(上面)に近接し過ぎ、チャネル電子がエピの最表面(上面)からの影響を受けて電流コラプスを生じることを防止しやすいためである。また、AlyGa1-yN障壁層のAl組成比yは、低くしすぎないことが好ましい。yを低くしすぎなければ、AlyGa1-yN障壁層/GaNチャネル層のヘテロ界面チャネルに誘起される正の分極電荷の減少により、チャネル電子濃度が減少しすぎる(すなわち、オフ耐圧は増加するが、オン電流が減少しオン抵抗が増加する)ことを防止できる。また、バッファ層のAl組成比xを高くすると、AlyGa1-yN障壁層/GaNチャネル層のヘテロ界面チャネルに誘起される正の分極電荷を確保するためのAlyGa1-yN障壁層のAl組成比yをその分高くする必要が生じる。Al組成比yは30%(0.3)以下であることが、エピ成長の観点からは好ましい。Al組成比yの範囲が、y≦0.3であれば、エピ成長にMOCVDを用いてFETを量産する場合も、3元系のAlyGa1-yN(1<y<1で、AlNを除く)を安定に成長させやすい。また、y≦0.3であれば、格子欠陥や転位を生じずに成長できる膜厚(いわゆる臨界膜厚)が小さすぎず、膜厚の許容度の観点から好ましい。
【００８６】
一方、障壁層に2元系のAlNを用いると、チャネル電子に与える合金散乱が低減する、AlN/GaNチャネルのシート・チャネル電子濃度が最大になり、オン電流密度の最大化、オン抵抗の最小化といったメリットがある等の観点から好ましい。なお、AlNの臨界膜厚は、種々の条件により異なるが、例えば、GaN上で2nm程度である。ただし、この数値は例示であって、本発明を何ら限定しない。
【００８７】
[A-(3). 分極電荷の総和(σh-σs-σc)=0となる場合]
キャップ層AlzGa1-zNがバッファ層AlxGa1-xNと同一組成、すなわちx=zであるケースでは、σs=σh-σcであるため、エピ中の分極電荷の総和(σh-σs-σc)は、σh-σs-σc=0とゼロになる。この場合、前記数式(6)から、Vthは、下記数式(12)のとおり表される。
【００８８】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)(σc-σh)Th/εh (12)
【００８９】
前記数式(12)によれば、Vthはゲート絶縁膜やキャップ層の厚さに依存しない。この場合のポテンシャルの特徴として、エピ全体の分極電荷の総和がゼロなので、ゲート電圧がゼロ(Vg=0V)のときにはゲート絶縁膜とキャップ層には電界がかからず、ゲート絶縁膜とキャップ層の伝導帯ポテンシャルが水平(フラットバンド)になる。これにより、製造プロセスによってキャップ層厚やゲート絶縁膜厚が変化したとしても、Vthが変化しない。すなわち、FETのキャップ層厚やゲート絶縁膜厚をさほど厳密に制御しなくてもVthが安定し、製造工程の制御が容易である。ただし、この場合は、AlzGa1-zNキャップ層のAl組成比zがAlxGa1-xNバッファ層のAl組成比xより小さく0≦z<xである場合のように、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほどVthが正方向にシフトするということはない。この観点からは、このケースでは、FETの閾値電圧Vthの上昇に限界がある。
【００９０】
［ケースB. p-GaNチャネル層あるいはp-GaNバッファ層を用いるタイプ］
上記ケースAでは、主にGaN-FETにノーマリーOFF特性を与える目的で、バッファ層にAlGaNを用い、GaNチャネル層とAlGaNバッファ層とのヘテロ界面での負の分極電荷を利用する場合について説明した。本ケースでは、バッファ層にGaNを用い、チャネル層またはバッファ層にp-型不純物をドーピングすることによって、GaN-FETにノーマリーOFF特性を与えるデバイス構造について説明する。バッファ層にGaNを用いたエピウエハは、エピタキシャル多層膜の成長条件によっては、バッファ層にAlGaNを用いたウエハより反り（歪み）を生じにくい場合がある。しかしながら、歪みによる分極電荷に代えて、前記p-型不純物ドーピングを用いることで、例えば、ノーマリーOFF動作が可能となる。
【００９１】
以下では、下記表2のエピ構造を想定する。AlyGa1-yN障壁層が障壁層として有効に機能するように、AlzGa1-zNキャップ層のAl組成比zは、AlyGa1-yN障壁層のAl組成比yよりも小さく、0≦z<yとする。
【００９２】
【表２】
【００９３】
GaNからなるチャネル層またはバッファ層に、p-型不純物によるアクセプタをエピ成長の段階でドーピングした場合を想定する。この場合において、アクセプタは、エピの層厚t方向において、t1からt2にわたり分布し、イオン化したアクセプタの体積濃度が厚み方向距離tの関数としてNa(t)[1/cm3]で与えられるものとする。このとき、イオン化したアクセプタによる負電荷のシート電荷量は、下記数式(13)で表すことができる。
【００９４】
【００９５】
この場合のFETの閾値Vthは前記数式(6)において、σcに前記数式(13)のξcを代入したもので表される。すなわち、下記数式(14)〜(16)が成立する。
【００９６】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)(σs+ξc-σh)(Tf/εf+Ts/εs)+(q/εo)(ξc-σh)Th/εh (14)
=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)σs(Tf/εf+Ts/εs)+(q/εo)(ξc-σh)(Tf/εf+Ts/εs+Th/εh) (15)
=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)σsT1+(q/εo)(ξc-σh)T2 (16)
【００９７】
以下、ケースAの場合と同様に、諸物理パラメータのVthへの寄与を、固定電荷の総和(σh-σs-ξc)によって分類し、FETがノーマリーOFF特性を示すための好適な条件について検証する。
【００９８】
[B-(1). 固定電荷の総和(σh-σs-ξc)>0となる場合]
エピ中の固定電荷の総和(σh-σs-ξc)が正であれば、ゲート絶縁膜には裏から表にかけて電界がかかる。したがって、前記数式(14)から、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは負方向にシフトする。逆にゲート絶縁膜やキャップ層の厚みTf、Tsを薄くすればするほどVthは正方向にシフトする。ただし、ゲート耐圧の劣化を招かないために、ゲート絶縁膜の厚みは、薄くしすぎないことが好ましい。また、キャップ層の薄層化には、限度がある。
【００９９】
[B-(2). 固定電荷の総和(σh-σs-ξc)<0となる場合]
デバイスが実際にノーマリーOFF特性になるためには、Vth>0Vでなければならない。また、閾値電圧Vthは、ΔEcやΦBまで考慮して算出する必要がある。エピ中の固定電荷の総和(σh-σs-ξc)が負であれば、ゲート絶縁膜には表から裏にかけて電界がかかるので、前記数式(14)からゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは正方向にシフトする。このことを用いて、FETの閾値電圧Vthを、Vth=+5〜+6Vまたはそれ以上に高くすることが可能である。したがって、本発明の前記第一または第二の電界効果トランジスタがノーマリーOFF特性(エンハンスメント・モード)を有するためには、固定電荷の総和(σh-σs-ξc)<0となることが好ましい。ただし、真性ゲート容量減少による相互コンダクタンス(gm)低下を防止する観点から、ゲート絶縁膜厚を大きくしすぎないことが好ましい。したがって、順方向耐圧維持およびgm維持の両立の観点から、ゲート絶縁膜の膜厚は、30nm以上、70nm以下であることが好ましい。
【０１００】
ゲート・オーミック電極間およびオーミック電極直下において、AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面チャネルがVg=0VでON、すなわちノーマリーON状態となるためには、ξc<σhである必要がある。したがって、ξcの範囲は、下記数式(17)で表される。
【０１０１】
σh-σs<ξc<σh (17)
【０１０２】
キャップ層AlzGa1-zNにGaNを採用した場合(z=0)には、ゲート外(ゲート・オーミック間およびオーミック電極直下)のデバイス構造をリセスエッチングなどで形成する場合に、GaNキャップ層のAlyGa1-yN障壁層に対する選択性エッチングを適用出来る。このことは、実際のデバイス作製上における大きなメリットである。この場合、σh=σsとなるので、前記数式(17)から、ξcの範囲は、0<ξc<σhであればよい。GaNバッファ構造においては、AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面における分極電荷の面密度σh/qは、AlyGa1-yN障壁層のAl組成比yに依存してσh/q=5.25×1013×y[cm-2]の関係がある。したがって、p-型不純物となるイオン化したアクセプタの面密度ξc/qに求められる具体的な範囲は、AlyGa1-yN障壁層のAl組成比yに依存して、下記数式(18)のとおりとなる。
【０１０３】
O<ξc/q<5.25×1013y [cm-2] (18)
【０１０４】
キャップ層AlzGa1-zNがi-GaNである場合には、ΔEc2=ΔEc1、σs=σhであるから、閾値Vthは、下記数式(19)のように単純化して表すことができる。
【０１０５】
qVth=-ΔEc3+qΦB+(q/εo)σhT1+(q/εo)(ξc-σh)T2
=-ΔEc3+qΦB-(q/εo)σhTh/εh+(q/εo)ξcT2 (19)
【０１０６】
前記数式(19)で、(q/εo)σhTh/εhの項は、障壁層厚とチャネル分極電荷のVthへの寄与を示し、(q/εo)ξcT2の項はイオン化したアクセプタによる負電荷のVthへの寄与を示している。
【０１０７】
[B-(3). 固定電荷の総和(σh-σs-ξc)=0となる場合]
この場合、前記数式(14)に基づき、Vthは、下記数式(20)で表される。
【０１０８】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)(ξc-σh)Th/εh (20)
【０１０９】
すなわち、Vthは、ゲート絶縁膜やキャップ層の厚さに依存しなくなる。この場合のポテンシャルの特徴として、エピ中の分極電荷の総和がゼロなので、ゲート電圧がゼロ(Vg=0V)のときにはゲート絶縁膜とキャップ層には電界がかからず、ゲート絶縁膜とキャップ層の伝導帯ポテンシャルが水平(フラットバンド)になる。これにより、製造プロセスによってキャップ層厚やゲート絶縁膜厚が変化したとしても、Vthが変化しない。すなわち、FETのキャップ層厚やゲート絶縁膜厚をさほど厳密に制御しなくてもVthが安定し、製造工程の制御が容易である。ただし、この場合は、固定電荷の総和(σh-σs-ξc)<0となる場合のように、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほどVthが正方向にシフトするということはない。この観点からは、このケースでは、FETの閾値電圧Vthの上昇に限界がある。
【０１１０】
［ケースC. InGaNキャップを用いるタイプ]
ケースAおよびBでは、バッファ層に工夫して、FETとしてノーマリーOFF特性を実現する方法について説明した。本ケースでは、バッファ層にGaN、チャネル層にGaN、障壁層にAlyGa1-yN(0<y≦1)、そしてキャップ層にInzGa1-zN(0<z≦1)を用いる。このように、InGaNキャップを用いるタイプ(T.Mizutani,“AlGaN/GaN HEMTs With Thin InGaN Cap Layer for Normally Off Operation,”IEEE Electron Device Letters, Vol.28, No.7, pp.549-551, July 2007.)のFETも、多層エピタキシャル膜中の分極電荷の総和(σh-σs)がこの場合、常に(σh-σs)<0と負になるので(σcはこの場合σc=0である)、ゲート絶縁膜厚さを厚くすればするほどFETの閾値Vthが正方向にシフトすることにより、高い閾値のノーマリーOFF特性を得ることが出来る。なお、「ゲート外リセス構造」を適用した場合には、ゲート・オーミック電極間およびオーミック電極(ソースおよびドレイン電極)直下では、エピ全体の分極電荷総和はσhであり、0<σhと正である。したがって、ゲート・オーミック電極間およびオーミック電極直下において、AlyGa1-yN障壁層/GaNチャネル層のヘテロ界面チャネルはVg=0VでON、すなわちノーマリーON状態となる。
【０１１１】
以上、ケースA、B、Cに分類して、GaN-MISFETにおいてノーマリーOFF特性を得るための好ましい構造について説明した。
【０１１２】
ケースBでは、バッファ層にGaNを用い、チャネル層またはバッファ層にp-型不純物をドーピングしたことによって、GaN-FETにノーマリーOFF特性を与えた。バッファ層にp-型ドープしたp-GaNを用いる場合には、バッファ層がアクセプタによって導電性を帯びる。この場合、FETのバッファ層耐圧を劣化させない観点から、前記バッファ層のp-型不純物濃度が高すぎないことが好ましい。また、チャネル層にp-型ドープしたp-GaNを用いる場合には、AlyGa1-yN障壁層とp-GaNチャネル層とのヘテロ界面のチャネル電子が、p-型不純物による不純物散乱を受けて低下しないという観点から、前記p-型不純物濃度が高すぎないことが好ましい。
【０１１３】
ケースCでは、InGaNキャップ構造を用いて、GaN-FETにノーマリーOFF特性を与えるデバイス構造について説明した。この構造の場合の注意点は、前記各層（バッファ層にGaN、チャネル層にGaN、障壁層にAlyGa1-yN(0<y≦1)）との組み合わせでは、InGaNキャップ層の価電子帯にホールが生成しやすいことである。特に、ゲート電圧VgがVg≦0Vのオフ状態では、InGaNキャップ層にホールが生成しやすい。InzGa1-zNキャップ層におけるホールの生成を防止するには、InzGa1-zNキャップ層のIn組成比zは、3%以下(z≦0.03)が好ましく、1%以下(z≦0.01)がより好ましい。ただし、In組成比zを小さくすると、エピ中の負の分極電荷の絶対量が低減するので、同じ閾値電圧を得るために、より厚いゲート絶縁膜が必要になる。または、前記各層（バッファ層、チャネル層、障壁層）の組成を適宜変更することで、InGaNキャップ層におけるホールの発生を防止しても良い。また、InGaNのようにInを含む層は、エピ成長上、GaNやAlGaNより形成が難しい点、および、InGaNの表面は、製造工程中において、GaNやAlGaNの表面よりダメージを受けやすい点に注意して製造する。
【０１１４】
以上のケースA〜Cにおいて、FETにノーマリーOFF特性を与える実際のデバイス構造としては、ケースA（AlGaNバッファ構造に基づく構造）が特に好ましい。その場合のエピ構造の基本的プロファイル(各層の組成)は、A-(2)で述べた通り、バッファ層が、Al組成比xのAlxGa1-xN(0<x<1)であり、障壁層が、Al組成比yがxより大きいAlyGa1-yN(x<y≦1)であり、キャップ層は、Al組成比zがxより小さいAlzGa1-zN(0≦z<x)である。ただし、前記のとおり、これらは例示であって、本発明は、これらのみに限定されない。例えば、前記ケースA〜Cは、バッファ層がAlGaNまたはGaN、チャネル層がGaN、障壁層がAlGaNである組み合わせについて述べたが、前記各層は、前述のとおり、他のIII族窒化物半導体から形成されていても良い。
【０１１５】
次に、本来の半導体ヘテロ接合界面チャネル（図１においては、2DEG604）がオン状態のデバイス動作時において、MIS(MOS)チャネルへの電子蓄積を抑制する条件について述べる。MIS(MOS)チャネルに電子蓄積が生じなければ、ゲート電圧Vgを正方向に増大させても半導体ヘテロ接合界面チャネルが変調されなくなるという現象を防止することができる。以下では、前記ケースAのAlGaNバッファ構造の場合について述べる。
【０１１６】
まず、デバイスがオン状態を開始するゲート電圧(すなわち閾値電圧)Vg=Vthにおいて、MIS(MOS)チャネルに電子蓄積が生じないためには、MISチャネル界面の伝導帯ポテンシャルqVmisが正である必要がある。すなわち、図２に示すqVmisについて、下記数式(21)を満たす必要がある。
【０１１７】
qVmis=ΔEc1-ΔEc2+(q/εo)(σh-σc)Th/εh-(q/εo)(σs+σc-σh)Ts/εs>0 (21)
【０１１８】
バッファ層がAlxGa1-xN、チャネル層がGaN、障壁層がAlyGa1-yN、キャップ層がGaNである場合には、σh=σc、ΔEc1=ΔEc2であるから、前記数式(21)は、簡略化して、下記数式(22)のように表される。
【０１１９】
qVmis=(q/εo)(σh-σc)Th/εh-(q/εo)σcTs/εs>0 (22)
【０１２０】
さらに、Vgを正に印加して、半導体ヘテロ接合チャネルをオンにし、チャネルに蓄積された電子が飽和状態になった場合に、MIS(MOS)チャネルに電子蓄積が生じないための条件は、近似的に、下記数式(23)で表すことができる。
【０１２１】
qVmis=(q/εo)(σh-σc)Th/εh-(q/εo)σcTs/εs≧ΔEc1 (23)
【０１２２】
ここで、各分極電荷密度は、その層のAl組成比に依存して、σc/q=5.25×1017x[m-2]、σh/q=5.25×1017(y-x)[m-2]、およびσs/q=5.25×1017(y-x)[m-2]と見積もることができる。さらに、各半導体層の比誘電率はほぼ等しいので、各半導体層の比誘電率を全てεrとおくと、下記数式(24)が得られる。
【０１２３】
5.25×1017(q2/εoεr)[(y-2x)Th-xTs]≧ΔEc1 (24)
【０１２４】
前記数式(24)の左辺は出来るだけ大きいほうが、MIS(MOS)チャネル電子蓄積を抑制するために効果的である。前記数式(24)の左辺を出来るだけ大きくするには、バッファ層のAl組成比xをあまり上げないこと、キャップ層厚Tsを出来るだけ薄くすること、障壁層のAl組成比yはバッファ層のAl組成比xの2倍より多くし、障壁層厚Thを厚くすることが有効であることが分かる。バッファ層のAl組成比xは、エピの反りの抑制等の結晶成長上の理由により、例えば、10%程度(x≒0.1)とする。この場合、障壁層のAl組成比yは、20%より多いこと(y>0.2)であることが好ましく、さらに、障壁層厚さThを厚めにすることが好ましい。
【０１２５】
さらに、本発明の前記第一または第二のFETは、前記のとおり、ゲートリセスを形成せずに製造することができる。これによれば、キャップ層厚Tsは、リセス深さによらずにエピ成長で定義されるため、きわめて薄くすることが可能であり、例えばTs=2nmとすることも出来る。これにより、FETのオン時においてMIS(MOS)チャネルへの電子蓄積を有効に抑制することが出来る。さらに、万が一、ゲート電圧Vgをデバイス動作電圧を大きく越えて正方向に印加したとしても、キャップ層厚が薄いために、MIS(MOS)チャネルに蓄積するシート電荷量を極力抑制することが可能である。ただし、MIS(MOS)チャネル電子蓄積を抑制するための好適条件のみならず、閾値電圧Vthをより大きくするための好適条件等も考慮して、前記各構成要素の組成、厚み等（例えば、障壁層厚、障壁層のAl組成比、バッファ層のAl組成比など）を適宜選択することが好ましい。
【０１２６】
なお、上記の理論計算に基づく前記各構成要素の組成、厚み等の好適条件について、以下、図１１〜１８のグラフに基づき説明する。
【０１２７】
前記ケースAのFETにおいて、チャネル層603内に形成されるキャリア濃度のゲート電圧依存性の計算結果の一例を、図１１に示す。同図において、横軸は、ゲート電圧(V)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここでは、一例として、バッファ層602のAｌ組成比をx=0.1、チャネル層603のAｌ組成比をu=0.0、障壁層605のAｌ組成比をy=1.0、キャップ層606のAｌ組成比をz=0.0とし、ゲート絶縁膜607の材質をAl2O3とした場合の結果を示した。各層の膜厚は、AlGaNバッファ層602が1μｍ、GaNチャネル層603が25nm、AlN障壁層605が2nm、GaNキャップ層606が5nmとして計算した。Al2O3ゲート絶縁膜607の膜厚は、30nmから70nmの範囲で変化させた。
【０１２８】
図１１に示すとおり、ゲート絶縁膜607に発生する内部電界に起因して、ゲート絶縁膜厚の増加に伴ってVthは正側に移動し、30nm以上のゲート絶縁膜厚において+2V以上のVthが得られることが分かる。一方、ゲート絶縁膜厚の増加に伴って、真性ゲート容量が減少して相互コンダクタンス(gm)が低下する。このように、順方向耐圧維持およびgm維持の観点から、ゲート絶縁膜607の膜厚は、5nm以上、200nm以下であることが望ましい。前記ゲート絶縁膜の膜厚は、さらに好ましくは、30nm以上、70nm以下である。これにより、Vthをさらに適正化することが可能である。
【０１２９】
前記ケースAのＦＥＴにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、GaNキャップ層606膜厚に対する依存性の計算結果の一例を、図１２に示す。同図において、横軸は、GaNキャップ層606厚(nm)である。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。Al2O3ゲート絶縁膜607の膜厚を30nmで固定したこと、およびGaNスペーサ層厚以外のパラメータは、図１１の計算に用いた値と同じにしてある。
【０１３０】
図１２に示すとおり、キャップ層606の膜厚が小さいほど、チャネル層内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。このように、一定のキャリアをチャネル内に蓄積する観点から、前記ゲート電極下方（ゲート下）のキャップ層厚は0.5nm以上、20nm以下であることが好ましい。前記ゲート電極下方（ゲート下）のスペーサ層の厚さは、さらに好ましくは、0.5nm以上、10nm以下である。例えば、図１２において、キャップ層606の膜厚が0.5nm以上、10nm以下であれば、全体の約50%以上のキャリアがチャネル内に蓄積され、オン抵抗がさらに改善される。
【０１３１】
前記ケースAのFETにおいて、チャネル層内およびキャップ層内に蓄積されるキャリア濃度の、AlGaN障壁層605のAl組成比(y)に対する依存性の計算結果の一例を、図１３に示す。同図において、横軸は、障壁層605のAl組成比を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層605のAl組成比以外のパラメータは、図１１の計算に用いた値と同じにしてある。
【０１３２】
図１３に示すとおり、障壁層605のAl組成比yの増加と共に、チャネル層603内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。これは、障壁層のAl組成比増加により、障壁層との界面の伝導帯オフセットが増加すると共に、障壁層に生じる分極電界が増加して、チャネル層内へのキャリア閉じ込めが向上するためである。図１３において、障壁層605のAl組成比が40％(0.4)以上であれば、キャリア閉じ込めおよびオン抵抗がさらに改善されることが分かる。
【０１３３】
前記ケースAのFETにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、AlN障壁層605の膜厚に対する依存性の計算結果の一例を、図１４に示す。同図において、横軸は、AlN障壁層605の厚み(nm)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層厚以外のパラメータは、図１１の計算に用いた値と同じにしてある。
【０１３４】
図１４に示すとおり、障壁層厚の増加と共に、チャネル層内へのキャリア閉じ込めが向上して、チャネル層内に蓄積するキャリア濃度が増加し、スペーサ層内に蓄積するキャリア濃度が減少することが分かる。一方、AlN障壁層の層厚が10nm以下であれば、格子歪みが比較的小さく、転位が発生しにくいと考えられる。すなわち、図１４において、AlN障壁層厚が、1nm以上、10nm以下であれば、キャリア閉じ込めがさらに改善され、かつ、障壁層の結晶品質を維持しやすいことが分かる。
【０１３５】
前記ケースBのFETにおいて、チャネル層603内に形成されるキャリア濃度のゲート電圧依存性の計算結果の一例を、図１５に示す。同図において、横軸は、ゲート電圧(V)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここでは、一例として、バッファ層602およびチャネル層603のAl組成比をx=0.0、障壁層605のAl組成比をy=1.0、キャップ層606のAl組成比をz=0.0とし、ゲート絶縁膜607の材質をAl2O3とした場合の結果を示した。各層の膜厚は、GaNバッファ層602が1μｍ、GaNチャネル層603が160nm、AlN障壁層605が2nm、GaNキャップ層606が5nmとして計算した。Al2O3ゲート絶縁膜607の膜厚は、30nmから70nmの範囲で変化させた。
【０１３６】
図１５に示すとおり、ゲート絶縁膜607に発生する内部電界に起因して、ゲート絶縁膜厚の増加に伴ってVthは正側に移動し、30nm以上のゲート絶縁膜厚において+4V以上のVthが得られることが分かる。一方、ゲート絶縁膜厚の増加に伴って、真性ゲート容量が減少して相互コンダクタンス(gm)が低下する。このように、順方向耐圧維持およびgm維持の観点から、ゲート絶縁膜607の膜厚は、5nm以上、200nm以下であることが望ましい。前記ゲート絶縁膜の膜厚は、さらに好ましくは、30nm以上、70nm以下である。これにより、Vthをさらに適正化することが可能である。
【０１３７】
前記ケースBのＦＥＴにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、GaNキャップ層606膜厚に対する依存性の計算結果の一例を、図１６に示す。同図において、横軸は、GaNキャップ層606厚(nm)である。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。Al2O3ゲート絶縁膜607の膜厚を30nmで固定したこと、およびGaNスペーサ層厚以外のパラメータ以外は、図１５の計算に用いた値と同じにしてある。
【０１３８】
図１６に示すとおり、キャップ層606の膜厚が小さいほど、チャネル層内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。このように、一定のキャリアをチャネル内に蓄積する観点から、前記ゲート電極下方（ゲート下）のキャップ層厚は0.5nm以上、20nm以下であることが好ましい。前記ゲート電極下方（ゲート下）のスペーサ層の厚さは、さらに好ましくは、0.5nm以上、7nm以下である。例えば、図１６において、キャップ層606の膜厚が0.5nm以上、7nm以下であれば、全体の約50%以上のキャリアがチャネル内に蓄積され、オン抵抗がさらに改善される。
【０１３９】
前記ケースBのFETにおいて、チャネル層内およびキャップ層内に蓄積されるキャリア濃度の、AlGaN障壁層605のAl組成比(y)に対する依存性の計算結果の一例を、図１７に示す。同図において、横軸は、障壁層605のAl組成比を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層605のAl組成比以外のパラメータは、図１５の計算に用いた値と同じにしてある。
【０１４０】
図１７に示すとおり、障壁層605のAl組成比yの増加と共に、チャネル層603内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。これは、障壁層のAl組成比増加により、障壁層との界面の伝導帯オフセットが増加すると共に、障壁層に生じる分極電界が増加して、チャネル層内へのキャリア閉じ込めが向上するためである。図１７において、障壁層605のAl組成比が40％(0.4)以上であれば、キャリア閉じ込めおよびオン抵抗がさらに改善されることが分かる。
【０１４１】
前記ケースBのFETにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、AlN障壁層605の膜厚に対する依存性の計算結果の一例を、図１８に示す。同図において、横軸は、AlN障壁層605の厚み(nm)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層厚以外のパラメータは、図１５の計算に用いた値と同じにしてある。
【０１４２】
図１８に示すとおり、障壁層厚の増加と共に、チャネル層内へのキャリア閉じ込めが向上して、チャネル層内に蓄積するキャリア濃度が増加し、スペーサ層内に蓄積するキャリア濃度が減少することが分かる。一方、AlN障壁層の層厚が10nm以下であれば、格子歪みが比較的小さく、転位が発生しにくいと考えられる。すなわち、図１８において、AlN障壁層厚が、1nm以上、10nm以下であれば、キャリア閉じ込めがさらに改善され、かつ、障壁層の結晶品質を維持しやすいことが分かる。
【０１４３】
［実施形態２］
図６の断面図に、本発明のFETの別の一実施形態の構造を、模式的に示す。同図のFETは、障壁層が、ノンドープのスペーサ層623およびn-ドープした電子供給層624の二層構造から形成されている。スペーサ層623および電子供給層624は、チャネル層上に前記順序で積層され、オーミック電極（ソース電極609およびドレイン電極610）は、電子供給層624上面に接触するように配置されている。スペーサ層623および電子供給層624の形成材料および組成は特に制限されず、例えば、AlGaNでも良いし、前述した他のIII族窒化物半導体でも良い。これら以外は、図６のFETの構造は、図１のFETと同じである。なお、図６において、バッファ層は、符号621で表しており、チャネル層は、符号622で表しており、キャップ層は、符号626で表しており、ゲート絶縁膜は、符号627で表しており、ゲート電極は、符号628で表しており、表面保護膜は、符号629で表している。
【０１４４】
図６において、オーミック電極(609、610)は、n-ドープした電子供給層624に直接接触しているため、別途、n-型不純物のイオン注入を行わずとも、良好なオーミック接触を得ることができる。特に、電子供給層624の表面が、電子状態が十分に縮退するまでにn-型不純物を大量に含んでいれば、オーミック接触は、ノンアロイで形成することも可能である。前記n-型不純物濃度は、特に制限されないが、例えば、1×1017（1E17）cm-3以上、好ましくは1×1018（1E18）cm-3以上、より好ましくは1×1019（1E19）cm-3以上である。前記n-型不純物濃度の上限値は、特に制限されないが、例えば、1×1023（1E23）cm-3以下である。ノンドープのスペーサ層623は、チャネル層622内で走行する電子(厳密には、電子の波動関数であり、上下方向にもある程度の広がりを持っている)が、n-型電子供給層624内の不純物によって不純物散乱されることを防ぎ、チャネル電子の電子移動度低下を防ぐ働きをする。
【０１４５】
本実施形態のFETの構造は、本発明の前記第一および第二のFETのいずれにも適用できる。本実施形態のFETの製造方法も特に制限されず、図１のFETと同様にして製造できる。
【０１４６】
［実施形態３］
図７の断面図に、本発明のFETのさらに別の一実施形態の構造を、模式的に示す。図７のFETは、障壁層が、スペーサ層623、電子供給層624およびストッパ層625の三層構造から形成されている。スペーサ層623および電子供給層624は、チャネル層622上に前記順序で積層されている。実施形態２と同様、スペーサ層623はノンドープであり、電子供給層624はn-ドーピングされている。スペーサ層623および電子供給層624の形成材料および組成は、実施形態２と同様である。オーミック電極（ソース電極609およびドレイン電極610）は、電子供給層624上面に接触するように配置されている。ストッパ層625は、特に制限されないが、例えば、ごく薄い(1nm程度の)AlNから形成されている。ストッパ層625は、電子供給層624上において、ソース電極609とドレイン電極610との間の領域に配置され、電子供給層624と、キャップ層626および表面保護膜640との間に挟まれている。これら以外は、図７のFETの構造は、図６（実施形態２）のFETと同様である。なお、図７において、ゲート絶縁膜は、符号630で表しており、表面保護膜は、符号640で表している。ゲート絶縁膜630は、例えば、シリコン酸化膜により形成しても良く、表面保護膜640は、例えば、アルミナにより形成しても良いが、これらには限定されない。表面保護膜640がアルミナにより形成されていると、例えば、障壁層上面(すなわちAlNストッパ層625上面)に発生する負の分極電荷を補償できるため好ましい。
【０１４７】
図７のFETにおけるストッパ層625は、製造工程において、キャップ層626に対するエッチング選択性を高める働きをする。図７のFETの製造方法自体は、特に制限されない。例えば、障壁層を前記の三層構造により形成することと、オーミック電極（ソース電極609、ドレイン電極610）形成に先立ち、オーミック電極形成領域のストッパ層625を選択的に除去すること以外は、実施形態１および２のFETと同様に製造できる。より具体的には、例えば、後述の実施例３の製造方法により製造しても良い。また、本実施形態のFETの構造は、本発明の前記第一および第二のFETのいずれにも適用できる。
【実施例】
【０１４８】
（実施例１）
図１に示す構造のFETを製造し、その性能について検証した。本実施例のFETにおける各半導体層（多層エピタキシャル膜）およびゲート絶縁膜は、下記表３に示す組成および厚み（厚さ）を有していた。なお、1Åは、10-10mすなわち0.1nmに等しい。
【０１４９】
【表３】
【０１５０】
本実施例のFETは、以下のようにして製造した。すなわち、まず、(111)面珪素(Si)基板601上に、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(200nm、図示せず)、アンドープAl0.08Ga0.92Nからなるバッファ層602(1μm)、アンドープGaNからなるチャネル層603、アンドープAl0.28Ga0.72Nからなる障壁層605、およびアンドープGaNキャップ層606を、前記順序で成長させた（半導体層積層工程）。この工程は、本実施例では、有機金属気相成長(Metalorganic Chemical Vapor Deposition: MOCVDと略する)法により行ったが、他の方法でも良い。また、結晶成長は、(0001)結晶軸に垂直なGa面(Al面)成長とした。
【０１５１】
なお、本実施例では行わなかったが、オーミック接触をさらに良好にする場合は、前記半導体層積層工程後、オーミック電極を形成する領域に、Siなどのn-型不純物を選択的にイオン注入し、例えば、約1200度で5分程度の活性化アニールを施しても良い。
【０１５２】
次に、原子層堆積(ALD)法を用いて、ゲート絶縁膜607となるAl2O3を堆積させた(ゲート絶縁膜材料形成工程)。次に、ゲート電極608用途として、ポリシリコンを堆積させた(ゲート電極材料形成工程)。
【０１５３】
さらに、ゲート電極形成領域以外の部分において、前記ポリシリコンの層、前記Al2O3の層、およびアンドープGaNキャップ層606を、リセスエッチングにより除去した。より具体的には、以下のとおりである。
【０１５４】
すなわち、まず、ゲート電極608を形成するために、レジストで、前記ポリシリコンの層のゲート部（ゲート電極となる部分）上面をカバーし、前記ゲート部以外が開口になるようにパターニングした。その後、マグネトロンRIE装置を用い、塩素系ガスにより、前記ポリシリコンの層における前記ゲート部以外の部分を選択的にエッチング除去し、ゲート電極608を形成した（ゲート電極形成工程）。さらに、フッ酸を用いたウェットエッチングで、前記アルミナ(Al2O3)の層における前記ゲート部以外の部分を選択的に除去し、ゲート絶縁膜607を形成した（ゲート絶縁膜形成工程）。さらに、BCl3とSF6の混合ガスを用いたICPドライエッチングで、AlGaN障壁層605に対するアンドープGaNキャップ層606の選択性エッチングを行い、アンドープGaNキャップ層606における前記ゲート部以外の部分を選択的に除去した（キャップ層一部除去工程）。この選択性エッチングにおいては、Al組成比28%のAl0.28Ga0.72N（障壁層605）とGaN（キャップ層606）とで、1:35のエッチングレート選択比をとることが出来た。
【０１５５】
さらに、AlGaN障壁層605上に、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)を蒸着し、アロイ処理することにより、ソース電極609、ドレイン電極610をそれぞれ形成し、チャネル層603とのオーム性接触をとった（ソース電極およびドレイン電極形成工程）。
【０１５６】
そして、プラズマ励起気相成長(Plasma-Enhanced Chemical Vapor Deposition:PECVDと略する)法を用いて、窒化珪素(Si3N4)からなる表面保護膜611を50nm堆積させた。この工程は、本実施例では、プラズマ励起気相成長(Plasma-Enhanced Chemical Vapor Deposition:PECVDと略する)法により行ったが、他の方法により行っても良い。また、表面保護膜の材質も特に制限されず、例えば他の絶縁体でも良いし、厚みも、前記の厚みに限定されず、適宜設定可能である。さらに、電極部（ゲート電極608、ソース電極609およびドレイン電極610の上面）における表面保護膜を、六弗化硫黄(SF6)を用いて表面保護膜をエッチング除去し、開口部を形成した。なお、本実施例では、六弗化硫黄(SF6)を用いたが、他の反応性ガスを用いても良い。以上のようにして、本実施例のFETを製造した。
【０１５７】
以上のとおり、本実施例のFETは、選択性エッチングを駆使することが可能であり、Si-MOSFET量産プロセスと親和性の高い「ゲート先行型プロセス」(オーミック電極形成よりもゲート電極形成が先に行われるプロセス)により製造することができた。なお、この製造方法は、本発明の前記第一または第二の製造方法の一例である。
【０１５８】
図３に、本実施例のFETにおけるゲート電極608下方の、基板主面に垂直な方向の伝導帯エネルギー、および価電子帯エネルギーの計算結果を示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、エネルギーレベルEc[eV]を示す。アルミナを用いたゲート絶縁膜607の厚さは、ここでは、前記表３に記載のとおり、300Å(30nm)とした。図示のとおり、本実施例のFETにおいては、約3Vの閾値電圧(Vth)が得られた。この閾値電圧については、実験により検証した。
【０１５９】
また、図４に、ゲート電圧Vg=0Vにおける、ゲート・オーミック間およびオーミック電極直下（オーミック電極の下方）の伝導帯エネルギーとキャリア電子濃度の計算結果のプロットを示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図示のとおり、本実施例のFETによれば、半導体ヘテロ接合界面に、高濃度のキャリア電子の生成が見られ、オン抵抗低減が実現される。オン時のシートチャネル電子濃度は、7×1012[cm-2]が得られ、最大ドレイン電流密度は900mA/mm、オン電流密度は720mA/mm以上を得ることが出来た。なお、これらの数値は、全て、実験により検証した。さらに、チャネル電子移動度は、1800[cm2/Vs]という高い数値を、実験により確認した。
【０１６０】
このように、本実施例の電界効果トランジスタ(FET)は、ゲートリセスを形成することなく製造することができた。そのため、閾値電圧(Vth)が、リセスエッチング深さのばらつきによってばらつくことがなかった。さらに、ゲートリセスを形成しないので、リセス底面の半導体のラフネスが増加することはなく、ストイキオメトリーの乱れも生じなかった。このことによって、ゲート絶縁膜607と半導体界面606に界面準位が形成されにくく、電子トラップや放出が発生しにくかった。したがって、FETのI-V特性のヒステリシスやゲート電圧のプラス・マイナス方向へのシフトの発生は抑制され、理想特性に極めて近いI-V、C-V特性が得られた。
【０１６１】
さらに、本実施例のFETにおいては、ゲート電極部以外ではキャップ層606が存在しないために、ゲート電圧Vgを高くしてもパラレル伝導パスが形成されず、この副次的なチャネルがパラレル伝導を生じることがなかった。さらに、本実施例のFET構造では、ゲートリセスを形成する必要がないため、エピ成長時の膜厚制御によって、キャップ層606の厚さを、前記のとおりきわめて薄く(2nm)することができた。このことにより、FETのオン時において、MIS(MOS)チャネルへの電子蓄積を抑制することが出来た。したがって、本実施例のFETでは、チャネルは、半導体ヘテロ接合界面(605/603)の2次元電子ガス604のみとなり、HEMT構造本来の高いチャネル電子移動度1800[cm2/Vs]を実現した。このことは、例えば、本実施例のFET（HEMT）電源装置に用いてスイッチング損失低減や装置小型化を実現するのに好適である。さらに、本実施例のFETは、万が一、ゲート電圧Vgをデバイス動作電圧を大きく越えて正方向に印加したとしても、キャップ層厚が薄いために、MIS(MOS)チャネルに蓄積するシート電荷量を極限にまで抑制することが可能である。
【０１６２】
さらに、図５に、ゲート絶縁膜607(アルミナ)の厚さを、200Åから700Åまで変えた場合における、閾値電圧Vthの実験値の変化をプロットした。図示のとおり、本実施例のFET(前記表３の構造)の場合、ゲート絶縁膜607（アルミナ）の厚さ700Åで、約7Vという高いVthが実現できた。この値は、Si-IGBTをリプレースするに足る値である。
【０１６３】
なお、本実施例では、AlGaNバッファ構造(前記実施形態１のケースA)に基づくエピ構造を有するFETの製造方法（製作プロセス）を説明した。GaNバッファ構造(前記実施形態１のケースB)に基づくエピ構造を有するFETも、本実施例と同様に、ゲート外リセスを用いた製造方法により製造することが出来る。
【０１６４】
(実施例２)
図６に示す構造のFETを製造した。本実施例のFETにおける各半導体層およびゲート絶縁膜は、下記表４に示す組成および厚み（厚さ）を有していた。なお、1Åは、10-10mすなわち0.1nmに等しい。本実施例のFETは、障壁層を、n-ドープしたn-Al0.28Ga0.72N電子供給層624とノンドープのAl0.28Ga0.72Nスペーサ層623の2層構造(n-Al0.28Ga0.72N/i-Al0.28Ga0.72N)から形成しているため、オーミック電極に対するオーミック接触がとりやすい。
【０１６５】
【表４】
【０１６６】
本実施例のFETは、障壁層を、図６および表４に記載の二層構造で形成すること以外は、実施例１のFETと同様にして製造することができた。
【０１６７】
本実施例のFETは、オーミック電極(609、610)を、n-ドープしたn-Al0.28Ga0.72N電子供給層624に直接接触するように形成したため、別途、n-型不純物のイオン注入を行わずとも、良好なオーミック接触を得ることができた。
【０１６８】
本実施例では、n-Al0.28Ga0.72N電子供給層624に、n-型不純物として28Siを5×1019（5E19）cm-3という高濃度でドーピングした。そのため、n-Al0.28Ga0.72N電子供給層624の表面の電子状態が十分に縮退し、オーミック接触をノンアロイで形成することができた。また、n-Al0.28Ga0.72N電子供給層624とGaNチャネル層622の間には、i-Al0.28Ga0.72Nスペーサ層623が挿入された構造になっている。このスペーサ層623は、チャネル層622で走行する電子(詳しくは電子の波動関数であり、上下方向にもある程度の広がりを持っている)が、n-Al0.28Ga0.72N電子供給層624の不純物によって不純物散乱されることを防ぎ、チャネル電子の電子移動度低下を防ぐ働きをする。
【０１６９】
本実施例のFETは、ゲート絶縁膜627(アルミナ)厚が600Åにおいて、閾値電圧Vthは、約6Vという高い値を達成したこと。前記値は、実験による実証値である。
【０１７０】
(実施例３)
図７に示した構造のFETを製造した。本実施例のFETにおける各半導体層およびゲート絶縁膜は、下記表５に示す組成および厚み(厚さ)を有していた。下記表５のとおり、障壁層は、ごく薄い(1nm程度の)AlNストッパ層625と、n-Al0.28Ga0.72N電子供給層624とi-Al0.28Ga0.72Nスペーサ層623との三層構造から形成されている。
【０１７１】
【表５】
【０１７２】
本実施例のFETは、以下のようにして製造した。すなわち、まず、(111)面珪素(Si)基板601上に、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(200nm、図示せず)、バッファ層621、チャネル層622、スペーサ層623、電子供給層624、ストッパ層625、およびキャップ層626を、前記順序で成長させた（半導体層積層工程）。この半導体層積層工程は、各半導体層の構造、組成および厚さを上記表５のとおりとする以外は、実施例１と同様の有機金属気相成長(Metalorganic Chemical Vapor Deposition: MOCVDと略する)法により行った。また、結晶成長は、(0001)結晶軸に垂直なGa面(Al面)成長とした。このようにして作製したエピウエハに、原子層堆積(ALD)法を用いて、ゲート絶縁膜630となる厚さ40nmのSiO2を堆積させた(ゲート絶縁膜材料形成工程)。
【０１７３】
さらに、前記SiO2上に、ゲート電極608用途としてポリシリコンを堆積させた(ゲート電極材料形成工程)。さらに、ゲート電極608を形成するために、レジストでゲート部(ゲート電極形成領域)の上面をカバーし、ゲート部以外が開口になるようにパターニングした。その後、マグネトロンRIE装置を用い、塩素系ガスにより、前記ゲート部以外のポリシリコンを、SiO2に対して選択的にエッチング除去した(ゲート電極形成工程)。さらに、フッ素系ガスを用いたドライエッチングにより、前記ゲート部以外のSiO2を選択的に除去した(ゲート絶縁膜形成工程)。さらに、AlNストッパ層625に対するGaNキャップ層626の選択性エッチングを、BCl3とSF6の混合ガスを用いたICPドライエッチングで行い、前記ゲート部以外のGaNキャップ層626を選択的に除去した（キャップ層一部除去工程）。この、AlNストッパ層625に対するGaNキャップ層626の選択性エッチングでは、1:115と二桁を超えるエッチングレート選択比をとることが出来た。
【０１７４】
AlNストッパ層625の上に直接オーミック電極(609、610)を形成すると、オーミック接触抵抗が高くなる。このため、オーミック電極形成領域上面が開口となるようにレジストでパターニングし、前記オーミック電極形成領域のAlNストッパ層625を、水酸化カリウム(KOH)水溶液でウェットエッチ除去してn-Al0.28Ga0.72N電子供給層624上面を露出させた。さらに、そのn-Al0.28Ga0.72N電子供給層624上面に、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)を蒸着し、アロイ処理することにより、ソース電極609、ドレイン電極610をそれぞれ形成し、チャネル層622とのオーム性接触をとった（ソース電極およびドレイン電極形成工程）。さらに、ALD法を用いて、アルミナからなる表面保護膜640を15nm堆積させた。その後、電極部(ゲート電極608、ソース電極609およびドレイン電極610上面)の表面保護膜(アルミナ)を、フッ酸を用いたウェットエッチングにより除去して開口部を形成した。以上のようにして、本実施例のFETを製造することができた。
【０１７５】
図８Ａに、本実施例のFETにおけるゲート電極下方の、基板主面に垂直な方向の伝導帯エネルギーおよび価電子帯エネルギーの計算値を示した。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、電子エネルギーEc[eV]を示す。また、図８Ｂに、図８Ａにおけるチャネル部（ゲート電極最下端からの距離300〜600Å）を拡大して示す。図示のように、本実施例のFETによれば、閾値電圧として7.5Vという高い値を得ることができた。なお、この値は、実験により検証した。
【０１７６】
図９に、本実施例のFETの、ゲート・オーミック間における伝導帯エネルギーとキャリア電子濃度を示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図示のとおり、Vg=0Vにおいて、GaNチャネル層には高濃度のキャリア電子が生成している。また、図１０に、本実施例のFETの、オーミック電極直下における伝導帯エネルギーとキャリア電子濃度を示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図示のとおり、オーミック電極直下においても、GaNチャネル層には高濃度のキャリア電子が生成していることがわかる。なお、図９に示したように、ゲート・オーミック間では、表面にAlNストッパ層625があるために、表面の伝導帯ポテンシャルが著しく切り立っており、このままでは良好なオーミック接触の形成に支障を来す恐れがある。しかし、図１０に示したように、オーミック電極形成部ではAlNストッパ層625を除去しているために、表面での伝導帯ポテンシャルはフェルミレベルに近く、良好なオーミック接触の形成が可能であることがわかる。このため、本構造のFETは、十分に低いオン抵抗を得ることができ、チャネル・シート電子濃度もVg=12Vで7×1012[cm-2]が得られ、最大ドレイン電流密度は900mA/mm、オン電流密度は720mA/mm以上を得ることが出来た。なお、これらチャネル・シート電子濃度、最大ドレイン電流密度、およびオン電流密度の数値は、全て、実験により検証した。
【０１７７】
本実施例の電界効果トランジスタ(FET)は、ゲートリセスを形成することなく製造することができた。そのため、閾値電圧(Vth)が、リセスエッチング深さのばらつきによってばらつくことがなかった。さらに、ゲートリセスを形成しないので、リセス底面の半導体のラフネスが増加することはなく、ストイキオメトリーの乱れも生じなかった。このことによって、ゲート絶縁膜607と半導体界面606に界面準位が形成されにくく、電子トラップや放出が発生しにくかった。したがって、FETのI-V特性のヒステリシスやゲート電圧のプラス・マイナス方向へのシフトの発生は抑制され、理想特性に極めて近いI-V、C-V特性が得られた。
【０１７８】
さらに、本実施例のFETにおいては、ゲート電極部以外ではキャップ層626が存在しないために、ゲート電圧Vgを高くしてもパラレル伝導パスが形成されず、この副次的なチャネルがパラレル伝導を生じることがなかった。さらに、本実施例のFET構造では、ゲートリセスを形成する必要がないため、エピ成長時の膜厚制御によって、キャップ層626の厚さを、前記のとおりきわめて薄く(2nm)することができた。このことにより、FETのオン時において、MIS(MOS)チャネルへの電子蓄積を抑制することが出来た。したがって、本実施例のFETでは、チャネルは、半導体ヘテロ接合界面(623/622)の2次元電子ガス604のみとなり、HEMT構造本来の高いチャネル電子移動度1800[cm2/Vs]を実現した。このことは、例えば、本実施例のFET（HEMT）電源装置に用いてスイッチング損失低減や装置小型化を実現するのに好適である。さらに、本実施例のFETは、万が一、ゲート電圧Vgをデバイス動作電圧を大きく越えて正方向に印加したとしても、キャップ層厚が薄いために、MIS(MOS)チャネルに蓄積するシート電荷量を極限にまで抑制することが可能である。
【０１７９】
以上、本発明を、前記各実施形態および前記各実施例に基づき説明したが、本発明は、これらに限定されず、種々変更が可能である。例えば、前記各実施形態および前記各実施例において、各半導体層は、主にアンドープ層として説明したが、例えば、不純物濃度1×1017cm-3程度以下のp-形若しくはn-形であっても良い。ただし、前記チャネル層は、チャネル電子が不純物散乱を受けて電子移動度を低下させることを防ぐ観点から、ノンドープ(アンドープ)であることが好ましい。
【０１８０】
本発明において、n-型不純物としては、Si等を用いることができ、p-型不純物としては、マグネシウム(Mg)等を用いることができるが、これらに限定されない。
【０１８１】
前記各実施形態および前記各実施例においては、基板としてSiを用いたが、炭化珪素(SiC)、サファイア(Al2O3)、GaN、ダイヤモンド(C)など、他の基板であっても良い。
【０１８２】
前記各実施形態および前記各実施例において、核生成層としては、AlNとGaNの超格子を用いたが、AlN、AlGaN、GaNなどの単層を用いても良い。
【０１８３】
前記各実施形態および前記各実施例において、バッファ層材料としては、主にGaNまたはAlGaNを用いたが、窒化インジウム・ガリウム(InGaN)、窒化インジウムアルミニウム(InAlN)、InAlGaNなど他のIII族窒化物半導体を用いても良い。
【０１８４】
前記各実施形態および前記各実施例において、チャネル層およびキャップ層の材料としては、主にGaNまたはAlGaNを用いたが、バッファ層よりバンドギャップの小さい他のIII族窒化物半導体を用いても良い。具体的には、例えば、InGaN、InAlN、InAlGaN、InNなどを用いても良い。前記チャネル層および前記キャップ層のAl組成比は、特に制限されないが、合金散乱(アロイ散乱)を防ぐ観点からは、10%以下であることが好ましい。
【０１８５】
前記各実施形態および前記各実施例において、障壁層材料としてはAlGaNを用いたが、バッファ層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記障壁層材料は、例えば、InGaN、InAlN、InAlGaN、GaN、AlNなどであっても良い。GaN、AlNなどの2元系材料を用いた場合には、チャネル電子の受ける合金散乱(アロイ散乱)を抑制することが可能であり、散乱によるチャネル電子移動度低減を抑制できる。
【０１８６】
前記各実施形態および前記各実施例において、ゲート絶縁膜としては、Al2O3または酸化珪素(SiO2)を用いたが、窒化珪素(Si3N4)、酸化ハフニウム(HfO2)など他の絶縁体を用いても良い。また、前記ゲート絶縁膜として、ジルコン酸チタン酸鉛、Pb(Zr,Ti)O3などの強誘電体薄膜や、チタン酸バリウム・ストロンチウム、(BaxSr1-x)TiO3などの高誘電率薄膜を用いてもよい。強誘電体薄膜や高誘電率薄膜をゲート絶縁膜に用いた場合には、その薄膜中の誘電分極ベクトルがデバイス表面から裏面にかけて配向している場合には、素子の閾値Vthをより正方向にシフトさせる効果がある。なお、本発明のFETにおいて、「デバイス表面」とは、基板と反対側（基板上に、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層が積層されている側）の面をいい、「裏面(デバイス裏面)」とは、基板側の面(デバイス表面と反対側の面)をいう。さらに強誘電体薄膜や高誘電率薄膜をゲート絶縁膜に用いた場合には、その高い誘電率のために真性ゲート容量Cgが増大する。相互コンダクタンス(トランスコンダクタンス)gmは、チャネル電子のピーク速度をνpeakとしたとき、gm〜Cgνpeakの関係があるので、前記真性ゲート容量Cgの増大により、相互コンダクタンスgmが増大するメリットがある。このことは、本発明のFET(前記第一または第二のFET)を情報通信用途に用いた場合に、特に好都合である。
【０１８７】
前記各実施形態および前記各実施例においては、表面保護膜(パッシベーション膜)としてSi3N4またはAl2O3を用いたが、SiO2など他の絶縁体を用いても良い。
【０１８８】
前記各実施形態および前記各実施例においては、ソース電極、ドレイン電極の材料としてTi/Al/Nb/Auを用いたが、Ti/Al、Ti/Al/モリブデン(Mo)/Au、Ti/Al/ニオビウム(Nb)/Auなど他の材料を用いても良い。
【０１８９】
前記各実施形態および前記各実施例においては、ゲート電極の材料として、ポリシリコンを用いたが、Ni/Au、Ni/パラディウム(Pd)/Au、Ni/白金(Pt)/Au、Ti/Au、Ti/Pd/Au、Ti/Pt/Auなどの金属など他の材料を用いても良い。
【０１９０】
以上、説明したとおり、本発明によれば、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することができる。本発明の電界効果トランジスタのその他の効果および用途については、例えば以下のとおりである。ただし、以下は例示であって、本発明の電界効果トランジスタは、以下の効果を奏するもの、または以下の用途に用いるもののみに限定されない。
【０１９１】
本発明の電界効果トランジスタ（FET）は、III族窒化物半導体というワイドバンドギャップ材料を用いた素子であるために、高耐圧特性を実現でき、良好な信頼性を有する。このため、本発明の電界効果トランジスタ（FET）は、例えば、スイッチング電源、インバータ回路などの電力制御用のパワー半導体素子として用いることができる。本発明によれば、例えば、自動車のエンジンルームなどにおける200℃前後の過酷な高温化でも安定に動作可能なFETを得ることも可能である。
【０１９２】
さらに、本発明のFETは、HEMT構造による高いチャネル移動度を有することで、スイッチング速度すなわち情報を演算する速度を高速にすることができる。本発明のFETは、例えば、通信、演算などの情報通信用途のFETとしても有効に用いることができる。すなわち、情報通信用の用途にも適している。本発明のFETは、例えば、マイクロ波、ミリ波等の高い周波数領域において、高い出力電力を得ることも可能である。そのような特性は、上記の高耐圧特性とともに、情報通信用に用いる場合の利点である。
【０１９３】
また、本発明のFETは、例えば、ノーマリーOFF(エンハンスメント)特性を有することにより、負電源が不要で、電子装置の電源系を単純化、小型化、低コスト化することが出来る。さらに、本発明のFETは、加えて、ゲート電極にゲート絶縁膜を適用したMIS(MOS)構造で構成されているので、ゲートリーク電流を極めて低いレベルに抑制できる。したがって、本発明によれば、雑音指数(Noise Figure、NF)が大幅に低減されたFETを得ることも可能である。本発明のFETは、例えば、前記雑音指数が大幅に低減されることにより、通信機端末などへの応用に好適である。また、本発明のFETは、GaAs系素子と異なり、砒素(As)などの有害物質を必須としない。このため、本発明のFETは、例えば、通信機端末等に用いても環境への負荷が小さい。
【０１９４】
本発明のFETは、III族窒化物電界効果トランジスタであることに加え、前記のとおり、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できるという効果を奏する。このため、本発明のFETは、省エネルギー化の目的にも適している。
【産業上の利用可能性】
【０１９５】
本発明の電界効果トランジスタ（FET）は、前記のとおり、様々な電子装置（電子機器）に広範に用いることができる。本発明の電子装置は、前記の通り、本発明の電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明のFETを演算素子として含む）等に広く用いることができる。
【符号の説明】
【０１９６】
101 半絶縁性炭化ケイ素(SiC)基板
102 窒化ガリウム(GaN)バッファ
103 2次元電子ガス
104 n-型窒化アルミニウムガリウム(AlGaN)
105 3層キャップ
106 n-型窒化ガリウム(GaN)
107 窒化アルミニウム(AlN)
108 n-型窒化ガリウム(GaN)
109 酸化アルミニウム(Al2O3)
110 ゲート電極
111 ソース電極
112 ドレイン電極
113 パラレル伝導パス
601 基板(Siなど)
602 バッファ層(AlxGa1-xNなど)
603 チャネル層(GaNなど)
604 2次元電子ガス
605 障壁層(AlyGa1-yN[x<y≦1]など)
606 キャップ層(GaNなど)
607 ゲート絶縁膜(アルミナなど)
608 ゲート電極(ポリシリコンなど)
609 ソース電極
610 ドレイン電極
611 表面保護膜(シリコン窒化膜SiNなど)
621 バッファ層(Al0.08Ga0.92N)
622 チャネル層(GaN)
623 スペーサ層(i-Al0.28Ga0.72N)
624 電子供給層(n-Al0.28Ga0.72N)
625 ストッパ層(AlN)
626 キャップ層(GaN)
627 ゲート絶縁膜(アルミナ)
628 ゲート電極(ポリシリコン)
629 表面保護膜(シリコン窒化膜)
630 ゲート絶縁膜(シリコン酸化膜)
640 表面保護膜(アルミナ)
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置に関する。
【背景技術】
【０００２】
昨今は、地球温暖化防止対策等の、地球規模の環境保全を考慮して、省エネルギー化に向けた技術開発が社会的に強く求められている。技術開発の中でも、IT機器、家電、製品、自動車に搭載される車載電子機器の消費電力削減等は、温室効果ガスである二酸化炭素(CO2)削減等に直結するため重要である。
【０００３】
電源装置には、直流電力から交流電力を生成するインバータや、交流電力から直流電力を生成するコンバータなどがある。電源装置には、シリコン(Si)のトランジスタが多く利用されてきた。しかしながら、シリコンのトランジスタでは、通電状態における電力損失(オン損失)と、通電状態と遮断状態を切り替える時の電力損失(スイッチング損失)がともに比較的大きいために、エネルギーのロスが大きい。そのため、シリコン(Si)のトランジスタと比較して、高耐圧、オン抵抗が低い等の優れた性質を有する電界効果トランジスタ(Field Effect Transistor: 以下、FETと略することがある)について、近年、活発に研究開発が行われている。このような電界効果トランジスタとして、シリコンカーバイド(SiC)から形成された電界効果トランジスタ、および、窒化ガリウム(GaN)、窒化アルミニウムガリウム(AlGaN)等のIII族窒化物半導体から形成された電界効果トランジスタがある。
【０００４】
SiCまたはIII族窒化物半導体は、ワイドバンドギャップ半導体であり、かつ高耐圧材料である。この様な高耐圧材料から構成されたトランジスタでは、電極間距離を短縮できるために、チャネル距離を短縮でき、ひいては通電時のオン抵抗を低減、すなわちオン損失を低減できる。また、例えば、III族窒化物のヘテロ接合電界効果トランジスタ(HEMT)を用いた場合には、半導体ヘテロ接合界面をチャネルとして利用できるため、高いチャネル電子移動度を活用することができ、高速動作特性に優れ、スイッチング損失を低くし得る。高速動作（高周波動作）が可能となると、誘導素子の小型化が出来るため、電源装置の小型化も実現できる。
【０００５】
III族窒化物半導体から形成された電界効果トランジスタ(FET)としては、例えば、非特許文献1に記載のFETがある。図１９に、このFETの構造を示す。図示のとおり、このFETは、SiC基板101上に、GaNバッファ層102およびn-AlGaN電子供給層104が前記順序で積層されたヘテロ接合電界トランジスタ(通称、HEMT:High Electron Mobility Transistor、高電子移動度トランジスタともいう)構造を有する。n-AlGaN電子供給層104上の一部には、n-GaN層106、AlN層107、およびn-GaN層108が前記順序で積層された3層キャップ層105が形成されている。3層キャップ層105の中央部付近には、開口部(リセス)が形成され、3層キャップ層105を貫通してn-AlGaN電子供給層104の上部まで達している。ゲート絶縁膜109は、前記3層キャップ層105上面および前記開口部(リセス)内部を覆うように形成されている。ゲート電極110は、ゲート絶縁膜109を介して前記開口部(リセス)を埋め込むように形成されている。ソース電極111およびドレイン電極112は、それぞれ、n-AlGaN電子供給層104上面における3層キャップ層105が形成されていない部分に形成されている。ソース電極111およびドレイン電極112は、3層キャップ層105およびゲート電極110を挟んで対向するように配置され、それぞれ、3層キャップ層105の両側面に接触している。GaNバッファ層102において、n-AlGaN電子供給層104との界面には、2次元電子ガス(2DEG)103によるチャネル(通電経路)が発生している。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】M. Kanamura,T. Ohki, T. Kikkwa, T. Imada, A. Yamada, and N. Hara, “Enhancement-Mode GaN MIS-HEMTs With n-GaN/i-AlN/n-GaN Triple Cap Layer and High-k Gate Dielectrics,” IEEE Electron Device Letters, Vol. 31, No. 3, pp. 189-191, March 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一方、電界効果トランジスタ(FET)を用いた電子装置(電子機器)の高電力化および低損失化(省エネルギー化)のためには、高い閾値電圧と、低いオン抵抗との両立が求められる。しかしながら、非特許文献１に記載の電界効果トランジスタ(FET)では、高い閾値電圧と、低いオン抵抗とを両立できない。さらに、非特許文献１の電界効果トランジスタ(FET)では、意図しない通電経路が形成されてしまうパラレル伝導により、動作に問題が起こるおそれがある。すなわち、図１９のデバイス構造の場合には、MIS(MOS)チャネルがオンになることにより、図２３の113に示した通電経路が形成される。これがパラレル伝導である。このパラレル伝導は、電子移動度の比較的低いMIS(MOS)チャネルを介するので、オン電流の低減、オン抵抗の増大、そしてスイッチング速度の低減を招く。
【０００８】
そこで、本発明は、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の第一の電界効果トランジスタは、
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層は、格子緩和されたAlxGa1-xN(0≦x<1)から形成され、
前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、
前記障壁層は、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成され、
前記キャップ層は、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なGa面またはAl面であり、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする。
【００１０】
また、本発明の第二の電界効果トランジスタは、
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層は、それぞれ、III族窒化物半導体により形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なIII族原子面であり、
前記バッファ層は、格子緩和されており、
前記障壁層は、引っ張り歪みを有し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有し、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする。
【００１１】
本発明の第一の電界効果トランジスタの製造方法は、
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されたAlxGa1-xN(0≦x<1)から形成し、
前記チャネル層を、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成し、
前記障壁層を、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成し、
前記キャップ層を、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成することを特徴とする。
【００１２】
本発明の第二の電界効果トランジスタの製造方法は、
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されるように形成し、
前記障壁層を、引っ張り歪みを有するように形成し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有するように、前記チャネル層および前記キャップ層を形成することを特徴とする。
【００１３】
本発明の電子装置は、前記本発明の第一もしくは第二の電界効果トランジスタ、または前記本発明の第一もしくは第二の製造方法により製造される電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１におけるFETの構造を示す断面図である。
【図２】図１における多層エピタキシャル層の構造の一例(AlGaNバッファ・タイプ)における伝導帯ポテンシャルの概念図(ゲート電圧Vg=閾値電圧Vthの場合)である。
【図３】本発明の実施形態１におけるGaN-FETのゲート直下の伝導帯および価電子帯のエネルギー分布を例示するポテンシャル図である。
【図４】本発明の実施形態１におけるGaN-FETのゲート以外の領域での伝導帯および価電子帯のエネルギーを例示するポテンシャル図である。
【図５】本発明の実施例１におけるGaN-FETにおける、閾値Vthの、ゲート絶縁膜(アルミナ)厚依存性を示すグラフである。
【図６】本発明の実施形態２におけるFETの構造を示す断面図である。
【図７】本発明の実施形態３におけるFETの構造を示す断面図である。
【図８Ａ】本発明の実施形態３におけるGaN-FETのゲート直下の伝導帯および価電子帯のエネルギー分布を例示するポテンシャル図である。
【図８Ｂ】図８Ａにおける、チャネル部の拡大図である。
【図９】本発明の実施形態３におけるGaN-FETの、ゲート電極とオーミック電極との間の領域における伝導帯ポテンシャルおよびキャリア電子濃度の分布を例示するグラフである。
【図１０】本発明の実施形態３におけるGaN-FETの、オーミック電極下方の領域における伝導帯ポテンシャルおよびキャリア電子濃度の分布を例示するグラフである。
【図１１】本発明の実施形態１のFETにおける、キャリア電子濃度のゲート絶縁膜厚依存性の計算結果を例示するグラフである。
【図１２】本発明の実施形態１のFETにおける、キャリア電子濃度のキャップ層厚依存性の計算結果を例示するグラフである。
【図１３】本発明の実施形態１のFETにおける、キャリア電子濃度の障壁層Al組成比依存性の計算結果を示すグラフである。
【図１４】本発明の実施形態１のFETにおける、キャリア電子濃度の障壁層厚依存性の計算結果を例示するグラフである。
【図１５】本発明の実施形態１のFETの変形例における、キャリア電子濃度のゲート絶縁膜厚依存性の計算結果を例示するグラフである。
【図１６】本発明の実施形態１のFETの変形例における、キャリア電子濃度のキャップ層厚依存性の計算結果を例示するグラフである。
【図１７】本発明の実施形態１のFETの変形例における、キャリア電子濃度の障壁層Al組成比依存性の計算結果を示すグラフである。
【図１８】本発明の実施形態１のFETの変形例における、キャリア電子濃度の障壁層厚依存性の計算結果を例示するグラフである。
【図１９】非特許文献１のMIS GaN-HEMTの構造を示す断面図である。
【図２０】図１９のMIS GaN-HEMTにおける、ゲート直下の伝導帯および価電子帯ポテンシャルの計算結果を例示するグラフである。
【図２１】図１９のMIS GaN-HEMTにおいて、ゲート電極とオーミック電極との間の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。
【図２２】図１９のMIS GaN-HEMTにおいて、オーミック電極下方の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。
【図２３】図１９のノーマリーOFF特性MIS GaN-HEMTにおける、パラレル伝導発生機構を模式的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明についてさらに具体的に説明する。ただし、本発明は、以下の説明により限定されない。
【００１７】
本発明の電界効果トランジスタにおいて、「オン抵抗」は、電圧オン時(電圧印加時)における、正バイアス印加側と負バイアス印加側との間(例えば、ソース電極とドレイン電極との間)の電気抵抗を言う。「コンタクト抵抗」は、直接接触する2つの部分の間の抵抗を言い、例えば、「オーミック・コンタクト抵抗」は、オーミック電極(ソース電極、ドレイン電極)が電子供給層と直接接触している場合に、前記オーミック電極と前記電子供給層との間の電気抵抗を言う。
【００１８】
本発明において、各構成要素の配置関係を示す場合、「上に」は、特に断らない限り、他の構成要素を介さずに上面に直接接触した状態でも良いし、間に他の構成要素が存在していても良い。「下に」も同様とする。また、各構成要素の配置関係を示す場合、「上面に」は、他の構成要素を介さずに上面に直接接触した状態とする。「下面に」も同様とする。
【００１９】
本発明において、n-型不純物(ドナー不純物)濃度、p-型不純物（アクセプター不純物）濃度、キャリア濃度等を、体積密度(cm-3等)で表す場合、特に断らない限りは、原子数についての体積密度を表す。n-型不純物濃度、p-型不純物（アクセプター不純物）濃度、キャリア濃度等を、面積密度(cm-2等)で表す場合も同様に、特に断らない限りは、原子数についての面積密度を表す。
【００２０】
本発明において、イオン化された不純物の濃度は、特に断らない限り、電界効果トランジスタのいずれの電極にも電圧を印加しない状態における濃度をいうものとする。
【００２１】
本発明において、「組成」および「組成比」とは、例えば、AlxGa1-xNの組成で表される半導体層において、xの数値を「Al組成比」という。また、本発明において、半導体層の組成または組成比を規定する場合、導電性等を発現させる不純物(ドーパント)は、半導体層を構成する元素として考慮しないものとする。例えば、p-型GaN層とn-型GaN層とは、不純物(ドーパント)が異なるが、組成は同一であるものとする。また、例えば、n-型GaN層と、不純物濃度がさらに高いn+GaN層とがあった場合、それらの組成は同一であるものとする。
【００２２】
本発明において、基板、半導体層等の「主面」は、最も面積の広い面をいい、例えば、いわゆる上面もしくは下面、または表面もしくは裏面をいう。
【００２３】
ここで、本発明のFETにおいて、「格子緩和」とは、薄膜(FETを構成する各半導体層)の格子定数が、バルク材料の格子定数と一致している状態を指す。半導体結晶において、前記「バルク材料」とは、表面、界面、端の効果が無視できる状態にある半導体結晶を言う。なお、格子定数が、バルク材料の格子定数と一致している状態とは、前記格子定数が、バルク材料の格子定数と厳密に一致していても良いが、厳密に一致しておらず、多少の誤差を有していても良い。前記誤差は、好ましくは±0.1%以内、より好ましくは±0.03%以内、理想的には0である。また、本発明において、「格子緩和した(された)」層は、全体が格子緩和されていなくても、一部が格子緩和されていれば良い。例えば、前記バッファ層は、前述のとおり、格子緩和された層である。前記基板と前記バッファ層の格子定数が異なり、かつ、それらの間に格子緩和作用を有する層等がない場合は、前記バッファ層は、歪みエネルギーを転位発生によって開放させる働きを有し、転位の影響を軽減させるに十分な厚みを有する必要がある。前記バッファ層が十分厚く、かつ、その上に他の構成要素が積層されていない場合、前記バッファ層の最表面(最も上に位置する格子面であり、「上面」に同じ)の格子定数は、同一組成のバルク半導体のそれと一致している。そのようなバッファ層上に同一組成の薄膜半導体層をエピタキシャル成長する場合には、新たな転位の発生が抑制される。一方、前記基板と前記バッファ層の格子定数が等しい場合は、転位の影響は無視し得るが、基板-バッファ層界面における結晶欠陥や界面準位の影響を抑制するために、前記バッファ層の厚さは、ある程度大きいことが必要である。前記バッファ層の適切な厚さは、前記基板と前記バッファ層の格子定数差、基板-バッファ層界面の状態にも依存するが、概ね0.1〜10μm程度である。
【００２４】
本発明において、「閾値電圧」は、前記チャネル層内のキャリア濃度が0から正になる臨界点のゲート電圧をいう。実際のGaN-FETでは通常、測定の便宜の観点から、ドレイン電圧Vd＝10〜15V印加時において、ドレイン電流密度がId=1mA/mmとなるゲート電圧などをもって閾値を定義することが多い。これと同様の定義により、本発明のFETにおける閾値電圧を定義しても良い。また、閾値電圧は、前記のように、符号Vthで表すことがある。なお、本発明のFETにおいては、閾値電圧Vthは特に制限されないが、本発明の素子を電力制御用デバイスとして使用する場合などでは、0V以上すなわちノーマリーOFF動作が可能であることが好ましく、3V以上であることがより好ましく、4V以上であることがさらに好ましく、5V以上であることがさらに好ましく、6V以上であることがさらに好ましい。閾値電圧Vthの上限値は特に制限されないが、例えば、10V、または20Vである。
【００２５】
以下、本発明の実施形態について説明する。ただし、以下の実施形態は例示であり、本発明はこれらに限定されない。また、図面においては、説明の便宜上、各部の構造は適宜簡略化して示す場合があり、各部の寸法比等は、実際とは異なる場合がある。また、数式、グラフ、およびそれらの説明等は、理論に基づくものであり、これらは、本発明の電界効果トランジスタ等における実際の現象を、定性的にまたは近似的に示す。
【００２６】
本発明のFETの具体的な実施形態について述べるに先立ち、本発明の関連技術について説明する。本発明者らは、前記非特許文献１のFETおよび一般的なFETについて検証し、または独自に研究した結果、以下のことを見出した。
【００２７】
まず、前記非特許文献１のFETについて説明する。図１９に示したとおり、このFETのゲートを形成する部分においては、3層キャップ層とn-AlGaN電子供給層にゲートリセスを形成し、n-AlGaN電子供給層104をわずかに残している。したがって、このFETは、理論計算によれば、図２０のバンド図に示したように、ノーマリーOFF特性(閾値電圧Vthが正の値)を得ることが可能であり、待機時の遮蔽性能と通電時の高速性能が得られると考えられる。なお、図２０は、図１９のMIS(Metal-Insulator-Semiconductor)GaN-HEMTにおける、ゲート直下の伝導帯および価電子帯ポテンシャルの計算結果を例示するグラフ(バンド図)である。同図において、横軸は、ゲート電極110の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図左から右に向かって、ゲート絶縁膜109(アルミナ)、n-AlGaN電子供給層104(n-AlGaN)、およびGaNバッファ層102(GaN)の状態を、それぞれ示す。「Fermi Level」は、フェルミ準位を示す。以下で説明する全てのバンド図において同じである。また、図２０に示した計算は、ゲート電圧Vg=0の条件で行った。ここで、バンド図の計算においては、シュレーディンガー方程式とポアソン方程式を連立させて自己無撞着解を求めた。この方法で、量子力学的な効果を取り込んだ1次元の伝導帯・価電子帯ポテンシャル、および電子や正孔のキャリア濃度を得ることができる。キャリア統計に関しては、2次元電子ガス(2DEG)には2次元量子統計を、バルク電子と正孔にはフェルミ・ディラク統計を採用した。分極効果に関しては、アンバチャーのモテ゛ル(O. Ambacher, et al., "Pyroelectric properties of Al(In)GaN/GaN hetero- and quantum well structures," Journal of Physics C:Condensed Matter, Vol. 14, pp. 3399-3434(2002))を採用し、分極電荷は固定電荷として導入した。以下で説明する全てのバンド図において、同じ計算方法を用いた。
【００２８】
また、図１９のFETでは、3層キャップ構造を適用している。したがって、ゲート・オーミック電極間すなわちゲート・ソース間(ゲート電極とソース電極との間の領域)またはゲート・ドレイン間(ゲート電極とドレイン電極との間の領域)においては、理論計算上、図２１のグラフに示したように、エピ中の分極電荷の総和を正にすることが出来る。これにより、ゲート電圧がゼロ・ボルト以下(Vg≦0V)のバイアス条件下において、ゲート・オーミック電極間で十分なチャネル・キャリア電子を確保し、オン抵抗の低減を実現している。なお、図２１は、図１９のMISGaN-HEMTにおいて、ゲート電極とオーミック電極との間の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。同図において、横軸は、GaN層108最表面(上面)から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、１Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]またはキャリア電子濃度[cm-3]を示す。図左から右に向かって、n-GaN層108(n-GaN)、AlN層107(AlN)、n-GaN層106(n-GaN)、n-AlGaN電子供給層104(n-AlGaN)、およびGaNバッファ層102(GaN)の状態を、それぞれ示す。
【００２９】
また、図１９のFETにおいては、図示したとおり、オーミック電極(ソース電極111およびドレイン電極112)は、n-AlGaN電子供給層104に接するように形成されている。したがって、理論計算上は、図２２のグラフに示したように、ここでもエピ中の分極電荷の総和を正にすることが出来る。したがって、図２１の説明でも述べたとおり、ゲート電圧がゼロ・ボルト以下(Vg≦0V)のバイアス条件下において、ゲート・オーミック電極間で十分なチャネル・キャリア電子を確保し、オン抵抗の低減を実現している。なお、図２２は、図１９のMISGaN-HEMTにおいて、オーミック電極下方の領域における伝導帯ポテンシャルおよびキャリア電子濃度分布の計算結果を例示するグラフである。同図において、横軸は、オーミック電極の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図左から右に向かって、n-AlGaN電子供給層104(n-AlGaN)、およびGaNバッファ層102(GaN)の状態を、それぞれ示す。
【００３０】
さらに、非特許文献１のFETでは、図１９に示したとおり、ゲート・オーミック間には、ゲート絶縁膜109(アルミナ)を形成している。これにより、通電時にゲート電極へ走行電子が流れ込むゲートリーク電流を抑制することができる。したがって、このFETには、ゲート電圧として、ゲート・ショットキー接合のターン・オン電圧(Vf)以上の正の電圧をかけることが可能である。すなわち、ゲート絶縁膜109があることで、ゲート絶縁膜109がない場合よりも、通電時のオン電流密度が向上する。
【００３１】
ここで、III族窒化物半導体から形成されたFET(以下、単に「III族窒化物FET」ということがある)には、前記のとおり、シリコンのトランジスタと比較して、耐圧、オン抵抗等の特性に優れるという利点がある。反面、現在提案されているIII族窒化物FETの構造では、閾値電圧を3Vよりも高くすることが困難であるという課題がある。例えば、非特許文献１に記載のFETの構造(図１９)では、原理的に、一定以上に閾値電圧(Vth)を高くすることが出来ない。ゲート電極の下方(ゲート直下)のエピ構造は、n-AlGaN/GaNのシンプルなHEMT構造であるので、ゲート直下のエピ中には正の分極電荷が発生している。したがって、ゲートリセス形成時にn-AlGaN電子供給層をどれほど薄くしても、Vthの正方向へのシフト量には限りがある。材料物性値に基づいた量子効果をも含む１次元バンド計算によると、非特許文献１の記述をそのままに解釈した場合においては、非特許文献１のFETの構造（図１９）では、Vthは、高くても1V程度にしかならないことが当業者には明らかである。なお、非特許文献１には、「デバイスのしきい値は３Vであり」との記載があるが、これは、ゲート絶縁膜と下地半導体の界面に負の電荷がトラップされているのが原因であると考えられる。この電荷は、安定に固定されたものでなく、電圧印加によって充放電される性質のものである。したがって、非特許文献１に記載されているしきい値3Vという数値は見かけのものであり、このFETでは、実際に閾値電圧3Vで安定に動作することは困難である。
【００３２】
数百ボルトのドレイン電圧のかかる電源用途では、FETの閾値電圧(Vth)は、約3V以上であることが好ましい。特に、III族窒化物FETを、Si-IGBT(Insulated Gate Bipolar Transistor)に代えて用いるには、Vth=5〜6Vまたはそれ以上が必要であることが多い。
【００３３】
また、GaN-HEMT構造を有するIII族窒化物FETでは、ゲート電圧Vgを高くすると、本来意図している通電経路(チャネル)以外に、電子蓄積型の副次的なチャネルが形成される場合がある。例えば、図１９のFETの構造では、図２１のバンド図からわかるとおり、3層キャップ中のAlN層107とその下のn-GaN層106界面にもチャネルが形成されている。さらに、ゲート電圧Vgを高くすると、ゲート直下(ゲート電極の下方)では、図２３に示すとおり、ゲート絶縁膜109と半導体104とのMIS界面(あるいはMOS界面)に、電子蓄積型の副次的なチャネル(パラレル伝導パス)113が形成される。これにより、2DEG103によるチャネルと、チャネル113とのパラレル伝導が生じる。なお、MISは、Metal-Insulator-Semiconductorの略であり、MOSは、Metal-Oxide-Semiconductorの略である。
【００３４】
パラレル伝導が生じると、本来の通電経路である半導体ヘテロ界面チャネル(図２３では、2DEG103)が変調される代わりに、パラレル伝導パス(図２３では、MIS(MOS)チャネル113)が変調されるようになる。したがって、本来の通電経路におけるシート電子濃度は低下する。ここで、パラレル伝導パス(MIS(MOS)界面チャネル)の電子移動度が比較的高い場合には、その分オン電流が増加し、オン抵抗が低減するというメリットが得られる可能性もある。パラレル伝導が生じると、本来の半導体ヘテロ界面チャネルの電流に対して、MIS(MOS)界面のチャネルの電流が付加されるためである。しかし、MIS(MOS)界面チャネルの電子移動度が半導体ヘテロ接合チャネルの電子移動度より極端に低い(例えば10分の1以下など)場合には、パラレル伝導が生じると、オン電流は低減し、オン抵抗が増加してしまう。さらに、素子全体のチャネル移動度が、電子移動度が低い(遅い)方のMIS(MOS)界面のチャネル移動度で決定されてしまう。学会、学術論文等により公表されている最新の研究結果によれば、図１９の構造を有するFETでは、MIS(MOS)界面の電子移動度は、界面散乱のため、最も高いものでも現状220[cm2/Vs]程度である。この数値は、同じFETにおける半導体ヘテロ接合(層104/103)界面の電子移動度より1桁低い。このため、このFETにおいてパラレル伝導が生じると、チャネル移動度低下、オン電流低減、およびオン抵抗増加という前記のデメリットが生じる。非特許文献1のFET(図１９)では、本来、半導体ヘテロ接合界面における2次元電子ガス103の高いチャネル電子移動度(1700〜2000[cm2/Vs])を活用した高速動作が期待される。しかし、実際には、前記パラレル伝導が、素子のチャネル移動度を低下させ、高速スイッチング動作およびスイッチング損失低減の妨げとなっている。
【００３５】
本発明者らは、このような課題を見出し、研究を重ねた結果、本発明に到達した。
【００３６】
［実施形態１］
以下、本発明の実施形態１のFETについて説明する。図１の断面図に、このFETの構造を模式的に示す。同図のFETは、前記本発明の第一の電界効果トランジスタの一例であるとともに、前記本発明の第二の電界効果トランジスタの一例でもある。なお、本実施形態の変形例および他の各実施形態の電界効果トランジスタ(FET)も、同様に、前記本発明の第一の電界効果トランジスタの一例であるとともに、前記本発明の第二の電界効果トランジスタの一例でもある。
【００３７】
図１に示すとおり、このFETは、基板601、バッファ層602、チャネル層603、障壁層605、キャップ層606、ゲート絶縁膜607、ゲート電極608、ソース電極609、およびドレイン電極610を含む。バッファ層602は、格子緩和されたAlxGa1-xN(0≦x<1)から形成されている。前記チャネル層603は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成されている。前記障壁層604は、バッファ層602よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成されている。キャップ層606は、障壁層604よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成されている。バッファ層602上面、チャネル層603上面、障壁層605上面、およびキャップ層606上面は、それぞれ、(0001)結晶軸に垂直なGa面またはAl面である。基板601上には、バッファ層602、チャネル層603、および障壁層605が、前記順序で積層されている。キャップ層606は、障壁層605上の一部の領域に形成されている。前記キャップ層606上には、前記ゲート絶縁膜607、および前記ゲート電極608が、前記順序で積層されている。ソース電極609およびドレイン電極610は、障壁層605上の、キャップ層606が形成されていない領域上に形成されている。同図のFETにおいては、ソース電極609およびドレイン電極610は、ゲート電極608を挟んで対向するように形成されている。チャネル層603において、障壁層605との界面には、2DEG604により、チャネル(通電経路)が形成されている。また、同図のFETは、さらに、絶縁体から形成された表面保護膜611を含む。表面保護膜611は、ゲート・ソース間およびゲート・ドレイン間の障壁層605上面と、それに隣接したキャップ層606側面、ゲート絶縁膜607側面、ゲート電極608側面、ソース電極609側面、およびドレイン電極610側面を覆うように形成されている。なお、本発明のFETにおいて、前記表面保護膜は、なくても良いが、例えば図１のように、表面保護膜を有することが好ましい。
【００３８】
また、図１のFETは、構成を有することにより、バッファ層602は、格子緩和されており、障壁層605は、引っ張り歪みを有する。さらに、チャネル層603およびキャップ層607がいずれも圧縮歪みを有するか、または、チャネル層603が格子緩和され、かつキャップ層606が引っ張り歪みを有する。バッファ層602上面、チャネル層603上面、障壁層605上面、およびキャップ層606上面は、それぞれ、(0001)結晶軸に垂直なIII族原子面である。
【００３９】
本発明の前記第一の電界効果トランジスタは、例えば、前記バッファ層におけるAl組成比xが、0<x<1を満たし、前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)またはInGaNから形成され、前記キャップ層のAl組成比zが、前記バッファ層のAl組成比xより小さい(0≦z<x)ことが好ましい。この場合において、前記バッファ層のAl組成比xは、閾値電圧Vthのさらなる適正化およびオン抵抗のさらなる改善の観点から、0.05以上、0.2以下であることが好ましい。前記障壁層のAl組成比yは、キャリア閉じ込めのさらなる改善およびオン抵抗の更なる改善の観点から、0.2以上、1以下であることが好ましい。前記チャネル層のAl組成比uは、電子移動度のさらなる向上の観点から、0.1以下であることが好ましい。前記キャップ層のAl組成比zも、電子移動度のさらなる向上の観点から、0.1以下であることが好ましい。前記チャネル層は、窒化ガリウム(GaN)から形成されていることが特に好ましい。前記キャップ層は、窒化ガリウム(GaN)から形成されていることが特に好ましい。前記キャップ層は、ノンドープ（アンドープ）であることが好ましいが、n-型不純物またはp-型不純物を含んでいても良い。
【００４０】
また、本発明の前記第一の電界効果トランジスタの別の一例として、前記チャネル層が、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、前記ゲート電極の下方に形成された半導体層のうち少なくとも1つは、p-型層であっても良い。この場合において、前記バッファ層および前記チャネル層の少なくとも一方が、前記p-型層であっても良い。この場合において、前記障壁層のAl組成比yは、キャリア閉じ込めのさらなる改善およびオン抵抗のさらなる改善の観点から、0.2以上、1以下であることが好ましい。前記バッファ層のAl組成比xは、電子移動度のさらなる向上の観点から、0.2以下であることが好ましい。前記キャップ層のAl組成比zも、電子移動度のさらなる向上の観点から、0.2以下であることが好ましい。前記バッファ層は、格子緩和されたGaNから形成されていることが特に好ましい。前記チャネル層は、GaNまたはInGaNから形成されていることがより好ましく、GaNから形成されていることが特に好ましい。前記キャップ層は、GaNから形成されていることが、特に好ましい。エッチング条件を適切に選択すれば、GaNは、Alを含む他のIII族窒化物半導体と比較して、ドライエッチング速度を速くできる傾向がある。このため、前記キャップ層がGaNから形成されていると、その一部をエッチングにより除去（選択性エッチング）しやすい。前記キャップ層は、ノンドープ（アンドープ）であることが好ましいが、n-型不純物またはp-型不純物を含んでいても良い。また、前記キャップ層がGaNから形成されている場合において、前記p-型層における、イオン化したp-型不純物の面密度(ξc/q[cm-2])と、前記障壁層のAl組成比yとが、下記数式(A)を満たしていると、ノーマリーOFF動作が可能となるため好ましい。
ξc/q<5.25×1013y (A)
【００４１】
本発明の前記第二の電界効果トランジスタにおいて、例えば、前記チャネル層および前記キャップ層がいずれも圧縮歪みを有することが好ましい。この場合において、前記バッファ層は、例えば、GaN、AlGaN、InGaN、InAlN、またはInAlGaNから形成されていても良い。前記チャネル層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さくても良い。例えば、前記チャネル層は、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きくても良い。例えば、前記障壁層は、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成されていても良い。前記キャップ層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さくても良い。例えば、前記キャップ層は、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。
【００４２】
また、本発明の前記第二の電界効果トランジスタの別の一例として、前記チャネル層が、格子緩和され、前記キャップ層が、引っ張り歪みを有し、前記ゲート電極の下方に形成された半導体層のうち少なくとも1つは、p-型層であっても良い。この場合において、前記バッファ層は、例えば、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。前記チャネル層は、例えば、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きくても良い。例えば、前記障壁層は、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成されていても良い。前記キャップ層の形成材料は、前記障壁層の形成材料よりもバンドギャップが小さくても良い。例えば、前記キャップ層は、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていても良い。
【００４３】
本発明の前記第一または第二の電界効果トランジスタにおいて、前記ソース電極および前記ドレイン電極の下方の少なくとも一部に、n-型不純物含有領域が形成され、前記n-型不純物含有領域が、少なくとも前記障壁層の一部を含むことが好ましい。これにより、前記障壁層のつくる伝導帯障壁に起因した抵抗成分が低減され、コンタクト抵抗のさらなる低減の効果が得られる。なお、前記n-型不純物含有領域におけるn-型不純物濃度は、例えば1×1017（1E17）cm-3以上、好ましくは1×1018（1E18）cm-3以上、より好ましくは1×1019（1E19）cm-3以上である。前記n-型不純物含有領域におけるn-型不純物濃度の上限値は、特に制限されないが、例えば、1×1023（1E23）cm-3以下である。
【００４４】
本発明の前記第一または第二の電界効果トランジスタにおいて、前記障壁層の膜厚は、特に制限されないが、キャリア閉じこめをさらに改善し、前記障壁層の結晶品質を維持する観点から、1nm以上、10nm以下であることが好ましい。
【００４５】
このような本発明の第一または第二の電界効果トランジスタの製造方法は、特に制限されないが、本発明の前記第一または第二の製造方法により製造することが好ましい。前記本発明の第一または第二の製造方法において、各工程を行う順序は特に制限されず、また、同時でも逐次でも良い。各層の形成方法は特に制限されず、例えば、有機金属気相成長(Metal organic Chemical Vapor Deposition: MOCVDと略する)法、原子層堆積(ALD)法等を適宜用いることができる。各層の除去方法も特に制限されず、例えば、ウェットエッチング、ドライエッチング等を適宜用いることができる。
【００４６】
本発明の前記第一または第二の製造方法においては、例えば、まず、キャップ層までエピタキシャル成長したエピウエハを用意し、その後、オーミック電極形成領域およびゲート・オーミック電極間領域の前記キャップ層を除去(以下、「ゲート外リセス」ということがある)すれば良い。これ以外には、本発明の前記第一または第二の電界効果トランジスタは、例えば、障壁層までエピタキシャル成長で形成したあと、ゲート電極を形成する箇所のみにキャップ層を再成長で形成する方法を用いて製造しても良い。ただし、再成長を用いないほうが、製造条件を制御しやすいため、本発明の前記第一または第二の製造方法により製造することが好ましい。本発明の前記第一または第二の製造方法は、さらに具体的には、例えば、後述の実施例に記載の方法により行うことができる。
【００４７】
なお、非特許文献1のFETは、図１９の構造から明らかなように、ゲートリセス(ゲート電極およびゲート絶縁膜が埋め込まれる開口部)を形成して製造する必要がある。これに対し、本発明の前記第一または第二の電界効果トランジスタは、ゲートリセスを形成して製造しても良いが、ゲートリセスを形成せずに製造可能であるというメリットがある。ゲートリセスを形成せずに製造すれば、例えば、下記(a)〜(d)のような効果がある。
(a)閾値電圧(Vth)がリセスエッチング深さのばらつきによってばらつくことがない。
(b)リセスエッチングにより、ゲートリセス底面の半導体のラフネスが増加することがなく、ストイキオメトリーの乱れも生じない。
(c)前記(b)により、ゲート絶縁膜(図１では607)と障壁層(図１では605)界面に界面準位が形成されにくく、電子トラップや放出が発生しにくい。このため、FETのI-V特性のヒステリシスやゲート電圧のプラス・マイナス方向へのシフトの発生は抑制され、理想特性に極めて近いI-V、C-V特性が得られる。
(d)キャップ層を極めて薄く(例えば2nmに)することが可能である。これにより、MIS(MOS)チャネル電子蓄積を抑制できる。
【００４８】
ここで、本発明の前記第一または第二の電界効果トランジスタは、前記のとおり、パラレル伝導が抑制されている。以下、パラレル伝導抑制により得られる効果について、具体的に述べる。
【００４９】
本発明の前記第一または第二の電界効果トランジスタは、障壁層(図１では605)上において、ゲート・オーミック電極間(ゲート電極とオーミック電極の間の領域)およびオーミック電極下方には、キャップ層(図１では606)が存在しない。したがって、本発明の前記第一または第二の電界効果トランジスタは、ゲート電圧Vgを高くしてもパラレル伝導パスが形成されず、この副次的なチャネルが、非特許文献1のFET(図１９)のようにパラレル伝導を生じることがない。したがって、チャネルは、半導体ヘテロ接合界面(図１では層605と603の界面)の2次元電子ガス(図１では604)のみとなり、HEMT構造本来の高いチャネル電子移動度(例えば、1700〜2000[cm2/Vs])を犠牲にすることがない。このため、FETの高周波動作とチャネルのオン抵抗低減が可能となる。さらに、本発明の前記第一または第二の電界効果トランジスタは、例えば、真性チャネル(実際に2次元電子ガスが走行する部分)の上方以外にはゲート電極が存在しない構造とすることができる。この場合において、前記ゲート電極とは、フィールドプレート構造を適用した場合は、フィールドプレート部分以外のゲート電極部分である。このような構造によれば、ゲート電極と、ゲート絶縁膜と、半導体との積層構造からなる部分の寄生ゲート容量を極力除去でき、チャネルの充電遅延τcを極小化できる。これによれば、本発明の前記第一または第二の電界効果トランジスタにおけるスイッチング速度をいっそう増大させる。本発明の前記第一または第二の電界効果トランジスタは、スイッチング速度が速く、オン抵抗が低いことにより、これを電源装置等に用いれば、スイッチング損失低減や装置小型化を実現できる。
【００５０】
一般に、FETのスイッチング遅延(スイッチング速度の逆数)は、真性FETの遅延とFET寄生部分の遅延の和である。さらに、真性FETの遅延は、真性遅延τi、ドレイン遅延τd、および充電遅延τcに分けられ、FET寄生部分の遅延は、寄生抵抗遅延τRと寄生リアクタンスによる遅延τLCから成る。通常、FETの遅延の約6割は、真性FETの遅延であり、さらにその3分の2以上が真性遅延τiである。そして、この真性遅延τiは、チャネル電子移動度の逆数に比例する。FETのスイッチング速度は、チャネルの電子移動度のみで決まるものではないが、チャネル電子移動度を向上させれば、最も効果的にFETのスイッチング速度を向上させ、チャネルのオン抵抗をも低減することができる。
【００５１】
また、本発明の前記第一または第二の電界効果トランジスタにおいては、例えば、前記キャップ層(図１では606)が、チャネルへのキャリア蓄積と、オン抵抗のさらなる改善の観点から、なるべく薄いことが好ましい。前記キャップ層の厚さは、好ましくは、1nm以上、20nm以下であり、より好ましくは、1nm以上、5nm以下であり、さらに好ましくは、1nm以上、3nm以下であり、例えば2nmとすることができる。前記キャップ層をなるべく薄くすることで、FETオン時において、MIS(MOS)チャネルに蓄積するシート電荷(前記キャップ層における、前記ゲート絶縁膜との界面に蓄積する電子)の量を、極力抑制することができる。これにより、ゲート電圧Vgを正方向に増大させた場合において、前記MIS(MOS)チャネルへの電子蓄積により半導体ヘテロ接合界面チャネルが変調されなくなることを、極力防止することができる。さらに、万が一、ゲート電圧Vgをデバイス動作電圧以上に極端に正方向に印加したとしても、前記キャップ層の厚みが薄ければ、MIS(MOS)チャネルに蓄積するシート電荷量を極力抑制することが可能である。
【００５２】
本発明の前記第一または第二の電界効果トランジスタは、例えば、前記チャネル層と前記バッファ層とのヘテロ接合界面における負の分極電荷、または、前記チャネル層もしくは前記バッファ層に含まれるイオン化したp-型不純物(イオン化アクセプタ)の負の固定電荷を有する。これらの負電荷により、本発明の前記第一または第二の電界効果トランジスタは、例えば、ゲートリセスを掘らなくとも、Vth=5〜6VのノーマリーOFFの閾値電圧を実現できる。これは、Si-IGBTに代えて用いる(リプレースする)に足るだけのスペックである。ただし、この説明は、本発明を限定するものではない、例えば、本発明の前記第一または第二の電界効果トランジスタは、前記のとおり、ゲートリセスを掘って製造することもできる。また、Vth=5〜6Vは、好適な数値の一例であり、これには限定されない。
【００５３】
以下、本発明の前記第一または第二の電界効果トランジスタが、どのようなメカニズムで、高い閾値電圧の実現およびMIS(MOS)チャネル電子蓄積の効果的な抑制等ができるか、理論計算を用いて説明する。ただし、これらは例示であって、本発明を限定しない。また、前記のとおり、数式、グラフ、およびそれらの説明等は、理論に基づくものであり、これらは、本発明の前記第一または第二の電界効果トランジスタ等における実際の現象を、定性的にまたは近似的に示すものである。
【００５４】
まず、本発明の前記第一または第二の電界効果トランジスタは、前記のとおり、(0001)結晶軸に垂直なIII族原子面(前記第一の電界効果トランジスタにおいては、(0001)結晶軸に垂直なGa面またはAl面)を上面とするIII族窒化物半導体の多層構造を有する。本発明の前記第一または第二の電界効果トランジスタは、例えば、GaN(窒化ガリウム)とAlGaN(窒化アルミニウムガリウム)とを用いたGaN-FETとすることができる。より具体的には、例えば、前記障壁層としてAlGaNを、前記チャネル層としてGaNを用いたAlGaN/GaNヘテロ接合により、チャネル(通電経路)を形成することができる。前記AlGaN障壁層は、電子供給層として機能し、前記GaNチャネル層は、電子走行層として機能する。
【００５５】
本発明の前記第一または第二の電界効果トランジスタは、前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層されている。また、前記バッファ層、前記チャネル層、および前記障壁層以外に、他の半導体層を含んでいても良いし、含んでいなくても良い。以下、本発明の前記第一または第二の電界効果トランジスタについて説明する場合において、前記バッファ層、前記チャネル層、および前記障壁層を含む半導体層の積層構造の全体または一部を、単に「エピ層」ということがある。また、前記エピ層の一部または全体のいずれであるかを明確に示す場合は、「エピ層の一部」「エピ層全体」などということがある。前記エピ層には、例えば、前記AlGaN/GaNチャネルのヘテロ接合界面等において、正の分極電荷(自然分極とピエゾ分極)が生じる。このため、FETがノーマリーOFF特性(閾値電圧Vth>0V)を得やすくするには、以下で詳説するように、前記エピ層全体の分極電荷または固定電荷の総和が負になるようにすることが好ましい。
【００５６】
ここで、AlGaN系ヘテロ接合における分極効果に伴う分極電荷(界面電荷)の生成についての一般的な事実(物理法則)を述べる。
【００５７】
格子緩和した(0001)面AlxGa1-xN層上にAlxGa1-xNよりAl組成比の低いAlaGa1-aN層(a<x)を成長した場合、AlaGa1-aN層には圧縮歪が働いてピエゾ分極による分極電荷(界面電荷)が発生する。さらに、自発性分極の差分が分極電荷(界面電荷)として付加されるため、AlaGa1-aN層の基板側には面密度(-σa)の負電荷が発生し、表面側(基板と反対側)には面密度(+σa)の正電荷が発生する。ここで、分極電荷の絶対値σaは、組成比の差(x-a)にほぼ比例して増加する。すなわち、σaは、下記数式(B)のように近似的に表される。なお、下記数式(B)中、qは、素電荷であり、q=1.60219×10-19Cである。以下の各数式中においても、特に断らない限り、同じである。
【００５８】
σa/q[cm-2]=5.25×1013×(x-a) (B)
【００５９】
前記AlxGa1-xN層と前記AlaGa1-aN層の間に他の半導体層が挿入された場合でも、その半導体層が格子緩和していない限り、同様な分極電荷(界面電荷)が発生する。
【００６０】
一方、格子緩和した(0001)面AlxGa1-xN層上にAlxGa1-xNよりAl組成比の高いAlbGa1-bN層(x<b)を成長した場合、AlbGa1-bN層には引張り歪が働いてピエゾ分極による分極電荷(界面電荷)が発生する。さらに、自発性分極の差分が分極電荷(界面電荷)として付加されるため、AlbGa1-bN層の基板側には面密度(+σb)の正電荷が発生し、表面側(基板と反対側)には面密度(-σb)の負電荷が発生する。ここで、分極電荷の絶対値σbは、組成比の差(b-x)にほぼ比例して増加する。すなわち、σbは、下記数式(C)のように近似的に表される。
【００６１】
σb/q[cm-2]=5.25×1013×(b-x) (C)
【００６２】
前記AlxGa1-xN層と前記AlbGa1-bN層の間に他の半導体層が挿入された場合でも、その半導体層が格子緩和していない限り、同様な分極電荷(界面電荷)が発生する。
【００６３】
前記エピ層全体の分極電荷または固定電荷の総和が負になるようにするためには、例えば、第一に、チャネル層とバッファ層とのヘテロ界面に負の分極電荷を生成させて利用する方法(下記ケースA)、第二に、チャネル層またはバッファ層にp-型不純物をドーピングする方法(下記ケースB)、そして、第三に、InGaNキャップ層を採用する方法(下記ケースC)などが考えられる。以下、これらについて、前記順序で説明する。
【００６４】
[ケースA. AlGaNバッファ層を用いるタイプ]
前記バッファ層にAlGaNを用い、GaNチャネル層/AlGaNバッファ層のヘテロ界面での負の分極電荷を利用するタイプのFETについて、ゲート直下(ゲート電極の下方)で表1のようなエピ構造を想定してFETの閾値電圧Vthを考察する。以下の理論計算において、半導体表面の分極電荷は、電極や表面保護膜等に誘起された電荷によって補償されてゼロになっていると仮定している。また、実験結果により検証した傾向に基づき、バッファ層裏面やバッファ層中の分極電荷は、バッファ層が緩和してゆく過程で補償されていると仮定している。
【００６５】
【表１】
【００６６】
ここで、前記表1において、ゲート絶縁膜の厚さをTf、比誘電率をεf、キャップ層の厚さをTs、比誘電率をεs、障壁層の厚さをTh、比誘電率をεh、チャネル層の厚さをTc、比誘電率をεc、バッファ層の厚さは、格子緩和に十分な厚さであり、比誘電率はεbであるとした。また、界面分極密度は、ゲート絶縁膜とキャップ層間ではゼロと仮定し、キャップ層と障壁層間では-σs、障壁層とチャネル層間ではσh、チャネル層とバッファ層間では-σcとした。さらに、伝導帯下端ポテンシャルの不連続量は、ゲート絶縁膜とキャップ層間ではΔEc3、キャップ層と障壁層間ではΔEc2、障壁層とチャネル層間ではΔEc1、チャネル層とバッファ層間ではΔEc0と表した。なお、AlGaNバッファ構造を用いることによって、GaN-FETでノーマリーOFF特性を得やすくなることは、T. Inoue et al., ”Polarization Engineering on Buffer Layer in GaN-Based Heterojunction FETs,” IEEE Trans. Electron Devices, Vol.55, No.2, pp.483-488, Feb.2008.に記載されている。
【００６７】
このバッファ層のAlGaNは、Al組成比をx(0<x<1)としてAlxGa1-xNとする。障壁層のAlGaNは、Al組成比をyとしてAlyGa1-yNとする。AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面がチャネルとして有効に機能するために、Al組成比yはxより大きくx<y≦1とする。したがって、ゲート・オーミック電極間およびオーミック電極(ソースおよびドレイン電極)直下では、0<σh-σcすなわち前記エピ層全体の分極電荷総和が正となる。これにより、ゲート・オーミック電極間およびオーミック電極直下（オーミック電極の下方）では、AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面チャネルは、Vg=0VでON、すなわちノーマリーON状態となる。ここで、キャップ層のAlGaNは、Al組成比をzとしてAlzGa1-zNとする。
【００６８】
最もシンプルな構造の一例として、前記エピ層中の全てのエピタキシャル層がノンドープである場合を考察する。ゲート下(ゲート電極下方)の伝導帯ポテンシャルは、Vg=Vthのとき、図２の概観図に示したようになる。同図において、左側から順に、ゲート絶縁膜(Al2O3)、キャップ層(AlzGa1-zN)、障壁層(AlyGa1-yN)、チャネル層(GaN)およびバッファ層(AlxGa1-xN)の状態を示す。同図において、他の記号等は、例えば、前記表1およびその説明において示したとおりである。ここで、Fを電界強度、qΦB(q:電気素量)をゲート電極とゲート絶縁体の間のポテンシャル障壁として閾値電圧Vthを表すと、Vthは距離Tcに依らず、下記数式(1)のとおりとなる。
【００６９】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB―FfTf-FsTs-FhTh[eV] (1)
【００７０】
系が平衡状態にある場合には、ゲート電極に誘起された電荷とエピ中の分極電荷の総和(±を考慮した算術和)は、電荷中性の条件からゼロになる。このことを利用すると、分極電荷間にガウスの定理を適用することによって、各電界Fを、例えば下記数式(2)〜(5)のように、簡単に書き下すことが出来る。なお、以下の各数式において、εoは、真空の誘電率である。
【００７１】
Ff=-q(σs+σc-σh)/εoεf (2)
Fs=-q(σs+σc-σh)/εoεs (3)
Fh=q(σh-σc)/εoεh (4)
Fc=-qσc/εoεc (5)
【００７２】
前記数式(1)〜(5)に基づき、Vthは、下記数式(6)のように表される。
【００７３】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)(σs+σc-σh)(Tf/εf+Ts/εs)+(q/εo)(σc-σh)Th/εh (6)
=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)σs(Tf/εf+Ts/εs)+(q/εo)(σc-σh)(Tf/εf+Ts/εs+Th/εh) (7)
【００７４】
ここで、実効的距離T1およびT2を、下記数式(8)および(9)のとおり定義する。
【００７５】
T1≡Tf/εf+Ts/εs (8)
T2≡Tf/εf+Ts/εs+Th/εh (9)
【００７６】
これによると、Vthは、下記数式(10)のように、より明確に表現できる。
【００７７】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)σsT1+(q/εo)(σc-σh)T2 (10)
【００７８】
次に、諸々の物理パラメータのVthへの寄与を、分極電荷の総和(σh-σs-σc)によって分類し、AlzGa1-zNキャップ層のAl組成比zの範囲に対して、FETがノーマリーOFF特性を示すために、またはさらに高い閾値電圧Vthを示すために好適な条件について検証する。
【００７９】
［A-(1). 分極電荷の総和(σh-σs-σc)>0となる場合]
AlzGa1-zNキャップ層のAl組成比zがAlxGa1-xNバッファ層のAl組成比xより大きく、x<z≦1であるとき、エピ中の分極電荷の総和(σh-σs-σc)が正になる。エピ中の分極電荷の総和(σh-σs-σc)が正であれば、ゲート絶縁膜には裏から表にかけて電界がかかるので、前記数式(6)から、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは負方向にシフトする。逆にゲート絶縁膜やキャップ層の厚みTf、Tsを薄くすればするほどVthは正方向にシフトする。ただし、ゲート耐圧の劣化を招かないために、ゲート絶縁膜の厚みは、薄くしすぎないことが好ましい。また、キャップ層の薄層化には、限度がある。
【００８０】
［A-(2). 分極電荷の総和(σh-σs-σc)<0となる場合］
AlzGa1-zNキャップ層のAl組成比zがAlxGa1-xNバッファ層のAl組成比xより小さく、0≦z<xであるとき、エピ中の分極電荷の総和(σh-σs-σc)が負になる。デバイスが実際にノーマリーOFF特性になるためには、Vth>0Vでなければならない。また、閾値電圧Vthは、ΔEcやΦBをも考慮して算出する必要がある。エピ全体の分極電荷の総和(σh-σs-σc)が負であれば、ゲート絶縁膜には表から裏にかけて電界がかかるので、前記数式(6)から、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは正方向にシフトする。このことを用いてFETの閾値Vthを、例えばVth=+5〜+6V、またはそれ以上に高くすることが可能である。
【００８１】
従って、本発明の前記第一または第二の電界効果トランジスタがノーマリーOFF特性(エンハンスメント・モード)を有するためには、分極電荷の総和(σh-σs-σc)<0となることが好ましい。ただし、真性ゲート容量減少による相互コンダクタンス(gm)低下を防止する観点から、ゲート絶縁膜厚を大きくしすぎないことが好ましい。したがって、順方向耐圧維持およびgm維持の両立の観点から、ゲート絶縁膜の膜厚は、30nm以上、70nm以下であることが好ましい。
【００８２】
キャップ層（AlzGa1-zN）としてGaNを採用した場合(z=0)には、ゲート外(ゲート・オーミック間およびオーミック電極直下)のデバイス構造をリセスエッチングなどで形成する場合に、GaNキャップ層のAlyGa1-yN障壁層に対する選択性エッチングを適用出来る。このことは、実際のデバイス作製上において大きなメリットである。キャップ層AlzGa1-zNがi-GaNである場合には、ΔEc2=ΔEc1、σs=σhであるから、閾値電圧Vthは、下記数式(11)のように単純化して表すことができる。
【００８３】
qVth=-ΔEc3+qΦB+(q/εo)σhT1+(q/εo)(σc-σh)T2
=-ΔEc3+qΦB-(q/εo)σhTh/εh+(q/εo)σcT2 (11)
【００８４】
前記数式(11)で、(q/εo)σhTh/εhの項は、障壁層厚とチャネル分極電荷のVthへの寄与を示し、(q/εo)σcT2の項はバッファ層分極電荷のVthへの寄与を示している。前記数式(11)に基づけば、Vthがより正方向にシフトするには、(q/εo)σhTh/εhの項から、障壁層厚はより薄い方が好ましく、またチャネル分極σhはより小さいこと、すなわち障壁層のAl組成比はより低いことが好ましい。また、(q/εo)σcT2の項から、バッファ層分極電荷σcはより大きいこと、すなわちバッファ層のAl組成比はより高いことが好ましい。
【００８５】
ただし、障壁層厚Thは、薄くしすぎないことが好ましい。障壁層厚Thが適度な厚さを有することにより、ゲート・オーミック間において、チャネルが、エピの最表面(上面)に近接し過ぎ、チャネル電子がエピの最表面(上面)からの影響を受けて電流コラプスを生じることを防止しやすいためである。また、AlyGa1-yN障壁層のAl組成比yは、低くしすぎないことが好ましい。yを低くしすぎなければ、AlyGa1-yN障壁層/GaNチャネル層のヘテロ界面チャネルに誘起される正の分極電荷の減少により、チャネル電子濃度が減少しすぎる(すなわち、オフ耐圧は増加するが、オン電流が減少しオン抵抗が増加する)ことを防止できる。また、バッファ層のAl組成比xを高くすると、AlyGa1-yN障壁層/GaNチャネル層のヘテロ界面チャネルに誘起される正の分極電荷を確保するためのAlyGa1-yN障壁層のAl組成比yをその分高くする必要が生じる。Al組成比yは30%(0.3)以下であることが、エピ成長の観点からは好ましい。Al組成比yの範囲が、y≦0.3であれば、エピ成長にMOCVDを用いてFETを量産する場合も、3元系のAlyGa1-yN(1<y<1で、AlNを除く)を安定に成長させやすい。また、y≦0.3であれば、格子欠陥や転位を生じずに成長できる膜厚(いわゆる臨界膜厚)が小さすぎず、膜厚の許容度の観点から好ましい。
【００８６】
一方、障壁層に2元系のAlNを用いると、チャネル電子に与える合金散乱が低減する、AlN/GaNチャネルのシート・チャネル電子濃度が最大になり、オン電流密度の最大化、オン抵抗の最小化といったメリットがある等の観点から好ましい。なお、AlNの臨界膜厚は、種々の条件により異なるが、例えば、GaN上で2nm程度である。ただし、この数値は例示であって、本発明を何ら限定しない。
【００８７】
[A-(3). 分極電荷の総和(σh-σs-σc)=0となる場合]
キャップ層AlzGa1-zNがバッファ層AlxGa1-xNと同一組成、すなわちx=zであるケースでは、σs=σh-σcであるため、エピ中の分極電荷の総和(σh-σs-σc)は、σh-σs-σc=0とゼロになる。この場合、前記数式(6)から、Vthは、下記数式(12)のとおり表される。
【００８８】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)(σc-σh)Th/εh (12)
【００８９】
前記数式(12)によれば、Vthはゲート絶縁膜やキャップ層の厚さに依存しない。この場合のポテンシャルの特徴として、エピ全体の分極電荷の総和がゼロなので、ゲート電圧がゼロ(Vg=0V)のときにはゲート絶縁膜とキャップ層には電界がかからず、ゲート絶縁膜とキャップ層の伝導帯ポテンシャルが水平(フラットバンド)になる。これにより、製造プロセスによってキャップ層厚やゲート絶縁膜厚が変化したとしても、Vthが変化しない。すなわち、FETのキャップ層厚やゲート絶縁膜厚をさほど厳密に制御しなくてもVthが安定し、製造工程の制御が容易である。ただし、この場合は、AlzGa1-zNキャップ層のAl組成比zがAlxGa1-xNバッファ層のAl組成比xより小さく0≦z<xである場合のように、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほどVthが正方向にシフトするということはない。この観点からは、このケースでは、FETの閾値電圧Vthの上昇に限界がある。
【００９０】
［ケースB. p-GaNチャネル層あるいはp-GaNバッファ層を用いるタイプ］
上記ケースAでは、主にGaN-FETにノーマリーOFF特性を与える目的で、バッファ層にAlGaNを用い、GaNチャネル層とAlGaNバッファ層とのヘテロ界面での負の分極電荷を利用する場合について説明した。本ケースでは、バッファ層にGaNを用い、チャネル層またはバッファ層にp-型不純物をドーピングすることによって、GaN-FETにノーマリーOFF特性を与えるデバイス構造について説明する。バッファ層にGaNを用いたエピウエハは、エピタキシャル多層膜の成長条件によっては、バッファ層にAlGaNを用いたウエハより反り（歪み）を生じにくい場合がある。しかしながら、歪みによる分極電荷に代えて、前記p-型不純物ドーピングを用いることで、例えば、ノーマリーOFF動作が可能となる。
【００９１】
以下では、下記表2のエピ構造を想定する。AlyGa1-yN障壁層が障壁層として有効に機能するように、AlzGa1-zNキャップ層のAl組成比zは、AlyGa1-yN障壁層のAl組成比yよりも小さく、0≦z<yとする。
【００９２】
【表２】
【００９３】
GaNからなるチャネル層またはバッファ層に、p-型不純物によるアクセプタをエピ成長の段階でドーピングした場合を想定する。この場合において、アクセプタは、エピの層厚t方向において、t1からt2にわたり分布し、イオン化したアクセプタの体積濃度が厚み方向距離tの関数としてNa(t)[1/cm3]で与えられるものとする。このとき、イオン化したアクセプタによる負電荷のシート電荷量は、下記数式(13)で表すことができる。
【００９４】
【００９５】
この場合のFETの閾値Vthは前記数式(6)において、σcに前記数式(13)のξcを代入したもので表される。すなわち、下記数式(14)〜(16)が成立する。
【００９６】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)(σs+ξc-σh)(Tf/εf+Ts/εs)+(q/εo)(ξc-σh)Th/εh (14)
=-ΔEc3+ΔEc2-ΔEc1+qΦB
+(q/εo)σs(Tf/εf+Ts/εs)+(q/εo)(ξc-σh)(Tf/εf+Ts/εs+Th/εh) (15)
=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)σsT1+(q/εo)(ξc-σh)T2 (16)
【００９７】
以下、ケースAの場合と同様に、諸物理パラメータのVthへの寄与を、固定電荷の総和(σh-σs-ξc)によって分類し、FETがノーマリーOFF特性を示すための好適な条件について検証する。
【００９８】
[B-(1). 固定電荷の総和(σh-σs-ξc)>0となる場合]
エピ中の固定電荷の総和(σh-σs-ξc)が正であれば、ゲート絶縁膜には裏から表にかけて電界がかかる。したがって、前記数式(14)から、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは負方向にシフトする。逆にゲート絶縁膜やキャップ層の厚みTf、Tsを薄くすればするほどVthは正方向にシフトする。ただし、ゲート耐圧の劣化を招かないために、ゲート絶縁膜の厚みは、薄くしすぎないことが好ましい。また、キャップ層の薄層化には、限度がある。
【００９９】
[B-(2). 固定電荷の総和(σh-σs-ξc)<0となる場合]
デバイスが実際にノーマリーOFF特性になるためには、Vth>0Vでなければならない。また、閾値電圧Vthは、ΔEcやΦBまで考慮して算出する必要がある。エピ中の固定電荷の総和(σh-σs-ξc)が負であれば、ゲート絶縁膜には表から裏にかけて電界がかかるので、前記数式(14)からゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほど、Vthは正方向にシフトする。このことを用いて、FETの閾値電圧Vthを、Vth=+5〜+6Vまたはそれ以上に高くすることが可能である。したがって、本発明の前記第一または第二の電界効果トランジスタがノーマリーOFF特性(エンハンスメント・モード)を有するためには、固定電荷の総和(σh-σs-ξc)<0となることが好ましい。ただし、真性ゲート容量減少による相互コンダクタンス(gm)低下を防止する観点から、ゲート絶縁膜厚を大きくしすぎないことが好ましい。したがって、順方向耐圧維持およびgm維持の両立の観点から、ゲート絶縁膜の膜厚は、30nm以上、70nm以下であることが好ましい。
【０１００】
ゲート・オーミック電極間およびオーミック電極直下において、AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面チャネルがVg=0VでON、すなわちノーマリーON状態となるためには、ξc<σhである必要がある。したがって、ξcの範囲は、下記数式(17)で表される。
【０１０１】
σh-σs<ξc<σh (17)
【０１０２】
キャップ層AlzGa1-zNにGaNを採用した場合(z=0)には、ゲート外(ゲート・オーミック間およびオーミック電極直下)のデバイス構造をリセスエッチングなどで形成する場合に、GaNキャップ層のAlyGa1-yN障壁層に対する選択性エッチングを適用出来る。このことは、実際のデバイス作製上における大きなメリットである。この場合、σh=σsとなるので、前記数式(17)から、ξcの範囲は、0<ξc<σhであればよい。GaNバッファ構造においては、AlyGa1-yN障壁層とGaNチャネル層とのヘテロ界面における分極電荷の面密度σh/qは、AlyGa1-yN障壁層のAl組成比yに依存してσh/q=5.25×1013×y[cm-2]の関係がある。したがって、p-型不純物となるイオン化したアクセプタの面密度ξc/qに求められる具体的な範囲は、AlyGa1-yN障壁層のAl組成比yに依存して、下記数式(18)のとおりとなる。
【０１０３】
O<ξc/q<5.25×1013y [cm-2] (18)
【０１０４】
キャップ層AlzGa1-zNがi-GaNである場合には、ΔEc2=ΔEc1、σs=σhであるから、閾値Vthは、下記数式(19)のように単純化して表すことができる。
【０１０５】
qVth=-ΔEc3+qΦB+(q/εo)σhT1+(q/εo)(ξc-σh)T2
=-ΔEc3+qΦB-(q/εo)σhTh/εh+(q/εo)ξcT2 (19)
【０１０６】
前記数式(19)で、(q/εo)σhTh/εhの項は、障壁層厚とチャネル分極電荷のVthへの寄与を示し、(q/εo)ξcT2の項はイオン化したアクセプタによる負電荷のVthへの寄与を示している。
【０１０７】
[B-(3). 固定電荷の総和(σh-σs-ξc)=0となる場合]
この場合、前記数式(14)に基づき、Vthは、下記数式(20)で表される。
【０１０８】
qVth=-ΔEc3+ΔEc2-ΔEc1+qΦB+(q/εo)(ξc-σh)Th/εh (20)
【０１０９】
すなわち、Vthは、ゲート絶縁膜やキャップ層の厚さに依存しなくなる。この場合のポテンシャルの特徴として、エピ中の分極電荷の総和がゼロなので、ゲート電圧がゼロ(Vg=0V)のときにはゲート絶縁膜とキャップ層には電界がかからず、ゲート絶縁膜とキャップ層の伝導帯ポテンシャルが水平(フラットバンド)になる。これにより、製造プロセスによってキャップ層厚やゲート絶縁膜厚が変化したとしても、Vthが変化しない。すなわち、FETのキャップ層厚やゲート絶縁膜厚をさほど厳密に制御しなくてもVthが安定し、製造工程の制御が容易である。ただし、この場合は、固定電荷の総和(σh-σs-ξc)<0となる場合のように、ゲート絶縁膜やキャップ層の厚みTf、Tsを増せば増すほどVthが正方向にシフトするということはない。この観点からは、このケースでは、FETの閾値電圧Vthの上昇に限界がある。
【０１１０】
［ケースC. InGaNキャップを用いるタイプ]
ケースAおよびBでは、バッファ層に工夫して、FETとしてノーマリーOFF特性を実現する方法について説明した。本ケースでは、バッファ層にGaN、チャネル層にGaN、障壁層にAlyGa1-yN(0<y≦1)、そしてキャップ層にInzGa1-zN(0<z≦1)を用いる。このように、InGaNキャップを用いるタイプ(T.Mizutani,“AlGaN/GaN HEMTs With Thin InGaN Cap Layer for Normally Off Operation,”IEEE Electron Device Letters, Vol.28, No.7, pp.549-551, July 2007.)のFETも、多層エピタキシャル膜中の分極電荷の総和(σh-σs)がこの場合、常に(σh-σs)<0と負になるので(σcはこの場合σc=0である)、ゲート絶縁膜厚さを厚くすればするほどFETの閾値Vthが正方向にシフトすることにより、高い閾値のノーマリーOFF特性を得ることが出来る。なお、「ゲート外リセス構造」を適用した場合には、ゲート・オーミック電極間およびオーミック電極(ソースおよびドレイン電極)直下では、エピ全体の分極電荷総和はσhであり、0<σhと正である。したがって、ゲート・オーミック電極間およびオーミック電極直下において、AlyGa1-yN障壁層/GaNチャネル層のヘテロ界面チャネルはVg=0VでON、すなわちノーマリーON状態となる。
【０１１１】
以上、ケースA、B、Cに分類して、GaN-MISFETにおいてノーマリーOFF特性を得るための好ましい構造について説明した。
【０１１２】
ケースBでは、バッファ層にGaNを用い、チャネル層またはバッファ層にp-型不純物をドーピングしたことによって、GaN-FETにノーマリーOFF特性を与えた。バッファ層にp-型ドープしたp-GaNを用いる場合には、バッファ層がアクセプタによって導電性を帯びる。この場合、FETのバッファ層耐圧を劣化させない観点から、前記バッファ層のp-型不純物濃度が高すぎないことが好ましい。また、チャネル層にp-型ドープしたp-GaNを用いる場合には、AlyGa1-yN障壁層とp-GaNチャネル層とのヘテロ界面のチャネル電子が、p-型不純物による不純物散乱を受けて低下しないという観点から、前記p-型不純物濃度が高すぎないことが好ましい。
【０１１３】
ケースCでは、InGaNキャップ構造を用いて、GaN-FETにノーマリーOFF特性を与えるデバイス構造について説明した。この構造の場合の注意点は、前記各層（バッファ層にGaN、チャネル層にGaN、障壁層にAlyGa1-yN(0<y≦1)）との組み合わせでは、InGaNキャップ層の価電子帯にホールが生成しやすいことである。特に、ゲート電圧VgがVg≦0Vのオフ状態では、InGaNキャップ層にホールが生成しやすい。InzGa1-zNキャップ層におけるホールの生成を防止するには、InzGa1-zNキャップ層のIn組成比zは、3%以下(z≦0.03)が好ましく、1%以下(z≦0.01)がより好ましい。ただし、In組成比zを小さくすると、エピ中の負の分極電荷の絶対量が低減するので、同じ閾値電圧を得るために、より厚いゲート絶縁膜が必要になる。または、前記各層（バッファ層、チャネル層、障壁層）の組成を適宜変更することで、InGaNキャップ層におけるホールの発生を防止しても良い。また、InGaNのようにInを含む層は、エピ成長上、GaNやAlGaNより形成が難しい点、および、InGaNの表面は、製造工程中において、GaNやAlGaNの表面よりダメージを受けやすい点に注意して製造する。
【０１１４】
以上のケースA〜Cにおいて、FETにノーマリーOFF特性を与える実際のデバイス構造としては、ケースA（AlGaNバッファ構造に基づく構造）が特に好ましい。その場合のエピ構造の基本的プロファイル(各層の組成)は、A-(2)で述べた通り、バッファ層が、Al組成比xのAlxGa1-xN(0<x<1)であり、障壁層が、Al組成比yがxより大きいAlyGa1-yN(x<y≦1)であり、キャップ層は、Al組成比zがxより小さいAlzGa1-zN(0≦z<x)である。ただし、前記のとおり、これらは例示であって、本発明は、これらのみに限定されない。例えば、前記ケースA〜Cは、バッファ層がAlGaNまたはGaN、チャネル層がGaN、障壁層がAlGaNである組み合わせについて述べたが、前記各層は、前述のとおり、他のIII族窒化物半導体から形成されていても良い。
【０１１５】
次に、本来の半導体ヘテロ接合界面チャネル（図１においては、2DEG604）がオン状態のデバイス動作時において、MIS(MOS)チャネルへの電子蓄積を抑制する条件について述べる。MIS(MOS)チャネルに電子蓄積が生じなければ、ゲート電圧Vgを正方向に増大させても半導体ヘテロ接合界面チャネルが変調されなくなるという現象を防止することができる。以下では、前記ケースAのAlGaNバッファ構造の場合について述べる。
【０１１６】
まず、デバイスがオン状態を開始するゲート電圧(すなわち閾値電圧)Vg=Vthにおいて、MIS(MOS)チャネルに電子蓄積が生じないためには、MISチャネル界面の伝導帯ポテンシャルqVmisが正である必要がある。すなわち、図２に示すqVmisについて、下記数式(21)を満たす必要がある。
【０１１７】
qVmis=ΔEc1-ΔEc2+(q/εo)(σh-σc)Th/εh-(q/εo)(σs+σc-σh)Ts/εs>0 (21)
【０１１８】
バッファ層がAlxGa1-xN、チャネル層がGaN、障壁層がAlyGa1-yN、キャップ層がGaNである場合には、σh=σc、ΔEc1=ΔEc2であるから、前記数式(21)は、簡略化して、下記数式(22)のように表される。
【０１１９】
qVmis=(q/εo)(σh-σc)Th/εh-(q/εo)σcTs/εs>0 (22)
【０１２０】
さらに、Vgを正に印加して、半導体ヘテロ接合チャネルをオンにし、チャネルに蓄積された電子が飽和状態になった場合に、MIS(MOS)チャネルに電子蓄積が生じないための条件は、近似的に、下記数式(23)で表すことができる。
【０１２１】
qVmis=(q/εo)(σh-σc)Th/εh-(q/εo)σcTs/εs≧ΔEc1 (23)
【０１２２】
ここで、各分極電荷密度は、その層のAl組成比に依存して、σc/q=5.25×1017x[m-2]、σh/q=5.25×1017(y-x)[m-2]、およびσs/q=5.25×1017(y-x)[m-2]と見積もることができる。さらに、各半導体層の比誘電率はほぼ等しいので、各半導体層の比誘電率を全てεrとおくと、下記数式(24)が得られる。
【０１２３】
5.25×1017(q2/εoεr)[(y-2x)Th-xTs]≧ΔEc1 (24)
【０１２４】
前記数式(24)の左辺は出来るだけ大きいほうが、MIS(MOS)チャネル電子蓄積を抑制するために効果的である。前記数式(24)の左辺を出来るだけ大きくするには、バッファ層のAl組成比xをあまり上げないこと、キャップ層厚Tsを出来るだけ薄くすること、障壁層のAl組成比yはバッファ層のAl組成比xの2倍より多くし、障壁層厚Thを厚くすることが有効であることが分かる。バッファ層のAl組成比xは、エピの反りの抑制等の結晶成長上の理由により、例えば、10%程度(x≒0.1)とする。この場合、障壁層のAl組成比yは、20%より多いこと(y>0.2)であることが好ましく、さらに、障壁層厚さThを厚めにすることが好ましい。
【０１２５】
さらに、本発明の前記第一または第二のFETは、前記のとおり、ゲートリセスを形成せずに製造することができる。これによれば、キャップ層厚Tsは、リセス深さによらずにエピ成長で定義されるため、きわめて薄くすることが可能であり、例えばTs=2nmとすることも出来る。これにより、FETのオン時においてMIS(MOS)チャネルへの電子蓄積を有効に抑制することが出来る。さらに、万が一、ゲート電圧Vgをデバイス動作電圧を大きく越えて正方向に印加したとしても、キャップ層厚が薄いために、MIS(MOS)チャネルに蓄積するシート電荷量を極力抑制することが可能である。ただし、MIS(MOS)チャネル電子蓄積を抑制するための好適条件のみならず、閾値電圧Vthをより大きくするための好適条件等も考慮して、前記各構成要素の組成、厚み等（例えば、障壁層厚、障壁層のAl組成比、バッファ層のAl組成比など）を適宜選択することが好ましい。
【０１２６】
なお、上記の理論計算に基づく前記各構成要素の組成、厚み等の好適条件について、以下、図１１〜１８のグラフに基づき説明する。
【０１２７】
前記ケースAのFETにおいて、チャネル層603内に形成されるキャリア濃度のゲート電圧依存性の計算結果の一例を、図１１に示す。同図において、横軸は、ゲート電圧(V)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここでは、一例として、バッファ層602のAｌ組成比をx=0.1、チャネル層603のAｌ組成比をu=0.0、障壁層605のAｌ組成比をy=1.0、キャップ層606のAｌ組成比をz=0.0とし、ゲート絶縁膜607の材質をAl2O3とした場合の結果を示した。各層の膜厚は、AlGaNバッファ層602が1μｍ、GaNチャネル層603が25nm、AlN障壁層605が2nm、GaNキャップ層606が5nmとして計算した。Al2O3ゲート絶縁膜607の膜厚は、30nmから70nmの範囲で変化させた。
【０１２８】
図１１に示すとおり、ゲート絶縁膜607に発生する内部電界に起因して、ゲート絶縁膜厚の増加に伴ってVthは正側に移動し、30nm以上のゲート絶縁膜厚において+2V以上のVthが得られることが分かる。一方、ゲート絶縁膜厚の増加に伴って、真性ゲート容量が減少して相互コンダクタンス(gm)が低下する。このように、順方向耐圧維持およびgm維持の観点から、ゲート絶縁膜607の膜厚は、5nm以上、200nm以下であることが望ましい。前記ゲート絶縁膜の膜厚は、さらに好ましくは、30nm以上、70nm以下である。これにより、Vthをさらに適正化することが可能である。
【０１２９】
前記ケースAのＦＥＴにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、GaNキャップ層606膜厚に対する依存性の計算結果の一例を、図１２に示す。同図において、横軸は、GaNキャップ層606厚(nm)である。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。Al2O3ゲート絶縁膜607の膜厚を30nmで固定したこと、およびGaNスペーサ層厚以外のパラメータは、図１１の計算に用いた値と同じにしてある。
【０１３０】
図１２に示すとおり、キャップ層606の膜厚が小さいほど、チャネル層内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。このように、一定のキャリアをチャネル内に蓄積する観点から、前記ゲート電極下方（ゲート下）のキャップ層厚は0.5nm以上、20nm以下であることが好ましい。前記ゲート電極下方（ゲート下）のスペーサ層の厚さは、さらに好ましくは、0.5nm以上、10nm以下である。例えば、図１２において、キャップ層606の膜厚が0.5nm以上、10nm以下であれば、全体の約50%以上のキャリアがチャネル内に蓄積され、オン抵抗がさらに改善される。
【０１３１】
前記ケースAのFETにおいて、チャネル層内およびキャップ層内に蓄積されるキャリア濃度の、AlGaN障壁層605のAl組成比(y)に対する依存性の計算結果の一例を、図１３に示す。同図において、横軸は、障壁層605のAl組成比を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層605のAl組成比以外のパラメータは、図１１の計算に用いた値と同じにしてある。
【０１３２】
図１３に示すとおり、障壁層605のAl組成比yの増加と共に、チャネル層603内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。これは、障壁層のAl組成比増加により、障壁層との界面の伝導帯オフセットが増加すると共に、障壁層に生じる分極電界が増加して、チャネル層内へのキャリア閉じ込めが向上するためである。図１３において、障壁層605のAl組成比が40％(0.4)以上であれば、キャリア閉じ込めおよびオン抵抗がさらに改善されることが分かる。
【０１３３】
前記ケースAのFETにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、AlN障壁層605の膜厚に対する依存性の計算結果の一例を、図１４に示す。同図において、横軸は、AlN障壁層605の厚み(nm)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層厚以外のパラメータは、図１１の計算に用いた値と同じにしてある。
【０１３４】
図１４に示すとおり、障壁層厚の増加と共に、チャネル層内へのキャリア閉じ込めが向上して、チャネル層内に蓄積するキャリア濃度が増加し、スペーサ層内に蓄積するキャリア濃度が減少することが分かる。一方、AlN障壁層の層厚が10nm以下であれば、格子歪みが比較的小さく、転位が発生しにくいと考えられる。すなわち、図１４において、AlN障壁層厚が、1nm以上、10nm以下であれば、キャリア閉じ込めがさらに改善され、かつ、障壁層の結晶品質を維持しやすいことが分かる。
【０１３５】
前記ケースBのFETにおいて、チャネル層603内に形成されるキャリア濃度のゲート電圧依存性の計算結果の一例を、図１５に示す。同図において、横軸は、ゲート電圧(V)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここでは、一例として、バッファ層602およびチャネル層603のAl組成比をx=0.0、障壁層605のAl組成比をy=1.0、キャップ層606のAl組成比をz=0.0とし、ゲート絶縁膜607の材質をAl2O3とした場合の結果を示した。各層の膜厚は、GaNバッファ層602が1μｍ、GaNチャネル層603が160nm、AlN障壁層605が2nm、GaNキャップ層606が5nmとして計算した。Al2O3ゲート絶縁膜607の膜厚は、30nmから70nmの範囲で変化させた。
【０１３６】
図１５に示すとおり、ゲート絶縁膜607に発生する内部電界に起因して、ゲート絶縁膜厚の増加に伴ってVthは正側に移動し、30nm以上のゲート絶縁膜厚において+4V以上のVthが得られることが分かる。一方、ゲート絶縁膜厚の増加に伴って、真性ゲート容量が減少して相互コンダクタンス(gm)が低下する。このように、順方向耐圧維持およびgm維持の観点から、ゲート絶縁膜607の膜厚は、5nm以上、200nm以下であることが望ましい。前記ゲート絶縁膜の膜厚は、さらに好ましくは、30nm以上、70nm以下である。これにより、Vthをさらに適正化することが可能である。
【０１３７】
前記ケースBのＦＥＴにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、GaNキャップ層606膜厚に対する依存性の計算結果の一例を、図１６に示す。同図において、横軸は、GaNキャップ層606厚(nm)である。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。Al2O3ゲート絶縁膜607の膜厚を30nmで固定したこと、およびGaNスペーサ層厚以外のパラメータ以外は、図１５の計算に用いた値と同じにしてある。
【０１３８】
図１６に示すとおり、キャップ層606の膜厚が小さいほど、チャネル層内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。このように、一定のキャリアをチャネル内に蓄積する観点から、前記ゲート電極下方（ゲート下）のキャップ層厚は0.5nm以上、20nm以下であることが好ましい。前記ゲート電極下方（ゲート下）のスペーサ層の厚さは、さらに好ましくは、0.5nm以上、7nm以下である。例えば、図１６において、キャップ層606の膜厚が0.5nm以上、7nm以下であれば、全体の約50%以上のキャリアがチャネル内に蓄積され、オン抵抗がさらに改善される。
【０１３９】
前記ケースBのFETにおいて、チャネル層内およびキャップ層内に蓄積されるキャリア濃度の、AlGaN障壁層605のAl組成比(y)に対する依存性の計算結果の一例を、図１７に示す。同図において、横軸は、障壁層605のAl組成比を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層605のAl組成比以外のパラメータは、図１５の計算に用いた値と同じにしてある。
【０１４０】
図１７に示すとおり、障壁層605のAl組成比yの増加と共に、チャネル層603内に蓄積するキャリア濃度が増加し、キャップ層606内に蓄積するキャリア濃度が減少することが分かる。これは、障壁層のAl組成比増加により、障壁層との界面の伝導帯オフセットが増加すると共に、障壁層に生じる分極電界が増加して、チャネル層内へのキャリア閉じ込めが向上するためである。図１７において、障壁層605のAl組成比が40％(0.4)以上であれば、キャリア閉じ込めおよびオン抵抗がさらに改善されることが分かる。
【０１４１】
前記ケースBのFETにおいて、チャネル層603内およびキャップ層606内に蓄積されるキャリア濃度の、AlN障壁層605の膜厚に対する依存性の計算結果の一例を、図１８に示す。同図において、横軸は、AlN障壁層605の厚み(nm)を示す。縦軸は、チャネル604内のキャリア濃度(cm-2)を示し、GaNチャネル層603とAlN障壁層605との界面における計算値である。ここで、Al2O3ゲート絶縁膜607の膜厚を30nmで固定したことと、障壁層厚以外のパラメータは、図１５の計算に用いた値と同じにしてある。
【０１４２】
図１８に示すとおり、障壁層厚の増加と共に、チャネル層内へのキャリア閉じ込めが向上して、チャネル層内に蓄積するキャリア濃度が増加し、スペーサ層内に蓄積するキャリア濃度が減少することが分かる。一方、AlN障壁層の層厚が10nm以下であれば、格子歪みが比較的小さく、転位が発生しにくいと考えられる。すなわち、図１８において、AlN障壁層厚が、1nm以上、10nm以下であれば、キャリア閉じ込めがさらに改善され、かつ、障壁層の結晶品質を維持しやすいことが分かる。
【０１４３】
［実施形態２］
図６の断面図に、本発明のFETの別の一実施形態の構造を、模式的に示す。同図のFETは、障壁層が、ノンドープのスペーサ層623およびn-ドープした電子供給層624の二層構造から形成されている。スペーサ層623および電子供給層624は、チャネル層上に前記順序で積層され、オーミック電極（ソース電極609およびドレイン電極610）は、電子供給層624上面に接触するように配置されている。スペーサ層623および電子供給層624の形成材料および組成は特に制限されず、例えば、AlGaNでも良いし、前述した他のIII族窒化物半導体でも良い。これら以外は、図６のFETの構造は、図１のFETと同じである。なお、図６において、バッファ層は、符号621で表しており、チャネル層は、符号622で表しており、キャップ層は、符号626で表しており、ゲート絶縁膜は、符号627で表しており、ゲート電極は、符号628で表しており、表面保護膜は、符号629で表している。
【０１４４】
図６において、オーミック電極(609、610)は、n-ドープした電子供給層624に直接接触しているため、別途、n-型不純物のイオン注入を行わずとも、良好なオーミック接触を得ることができる。特に、電子供給層624の表面が、電子状態が十分に縮退するまでにn-型不純物を大量に含んでいれば、オーミック接触は、ノンアロイで形成することも可能である。前記n-型不純物濃度は、特に制限されないが、例えば、1×1017（1E17）cm-3以上、好ましくは1×1018（1E18）cm-3以上、より好ましくは1×1019（1E19）cm-3以上である。前記n-型不純物濃度の上限値は、特に制限されないが、例えば、1×1023（1E23）cm-3以下である。ノンドープのスペーサ層623は、チャネル層622内で走行する電子(厳密には、電子の波動関数であり、上下方向にもある程度の広がりを持っている)が、n-型電子供給層624内の不純物によって不純物散乱されることを防ぎ、チャネル電子の電子移動度低下を防ぐ働きをする。
【０１４５】
本実施形態のFETの構造は、本発明の前記第一および第二のFETのいずれにも適用できる。本実施形態のFETの製造方法も特に制限されず、図１のFETと同様にして製造できる。
【０１４６】
［実施形態３］
図７の断面図に、本発明のFETのさらに別の一実施形態の構造を、模式的に示す。図７のFETは、障壁層が、スペーサ層623、電子供給層624およびストッパ層625の三層構造から形成されている。スペーサ層623および電子供給層624は、チャネル層622上に前記順序で積層されている。実施形態２と同様、スペーサ層623はノンドープであり、電子供給層624はn-ドーピングされている。スペーサ層623および電子供給層624の形成材料および組成は、実施形態２と同様である。オーミック電極（ソース電極609およびドレイン電極610）は、電子供給層624上面に接触するように配置されている。ストッパ層625は、特に制限されないが、例えば、ごく薄い(1nm程度の)AlNから形成されている。ストッパ層625は、電子供給層624上において、ソース電極609とドレイン電極610との間の領域に配置され、電子供給層624と、キャップ層626および表面保護膜640との間に挟まれている。これら以外は、図７のFETの構造は、図６（実施形態２）のFETと同様である。なお、図７において、ゲート絶縁膜は、符号630で表しており、表面保護膜は、符号640で表している。ゲート絶縁膜630は、例えば、シリコン酸化膜により形成しても良く、表面保護膜640は、例えば、アルミナにより形成しても良いが、これらには限定されない。表面保護膜640がアルミナにより形成されていると、例えば、障壁層上面(すなわちAlNストッパ層625上面)に発生する負の分極電荷を補償できるため好ましい。
【０１４７】
図７のFETにおけるストッパ層625は、製造工程において、キャップ層626に対するエッチング選択性を高める働きをする。図７のFETの製造方法自体は、特に制限されない。例えば、障壁層を前記の三層構造により形成することと、オーミック電極（ソース電極609、ドレイン電極610）形成に先立ち、オーミック電極形成領域のストッパ層625を選択的に除去すること以外は、実施形態１および２のFETと同様に製造できる。より具体的には、例えば、後述の実施例３の製造方法により製造しても良い。また、本実施形態のFETの構造は、本発明の前記第一および第二のFETのいずれにも適用できる。
【実施例】
【０１４８】
（実施例１）
図１に示す構造のFETを製造し、その性能について検証した。本実施例のFETにおける各半導体層（多層エピタキシャル膜）およびゲート絶縁膜は、下記表３に示す組成および厚み（厚さ）を有していた。なお、1Åは、10-10mすなわち0.1nmに等しい。
【０１４９】
【表３】
【０１５０】
本実施例のFETは、以下のようにして製造した。すなわち、まず、(111)面珪素(Si)基板601上に、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(200nm、図示せず)、アンドープAl0.08Ga0.92Nからなるバッファ層602(1μm)、アンドープGaNからなるチャネル層603、アンドープAl0.28Ga0.72Nからなる障壁層605、およびアンドープGaNキャップ層606を、前記順序で成長させた（半導体層積層工程）。この工程は、本実施例では、有機金属気相成長(Metalorganic Chemical Vapor Deposition: MOCVDと略する)法により行ったが、他の方法でも良い。また、結晶成長は、(0001)結晶軸に垂直なGa面(Al面)成長とした。
【０１５１】
なお、本実施例では行わなかったが、オーミック接触をさらに良好にする場合は、前記半導体層積層工程後、オーミック電極を形成する領域に、Siなどのn-型不純物を選択的にイオン注入し、例えば、約1200度で5分程度の活性化アニールを施しても良い。
【０１５２】
次に、原子層堆積(ALD)法を用いて、ゲート絶縁膜607となるAl2O3を堆積させた(ゲート絶縁膜材料形成工程)。次に、ゲート電極608用途として、ポリシリコンを堆積させた(ゲート電極材料形成工程)。
【０１５３】
さらに、ゲート電極形成領域以外の部分において、前記ポリシリコンの層、前記Al2O3の層、およびアンドープGaNキャップ層606を、リセスエッチングにより除去した。より具体的には、以下のとおりである。
【０１５４】
すなわち、まず、ゲート電極608を形成するために、レジストで、前記ポリシリコンの層のゲート部（ゲート電極となる部分）上面をカバーし、前記ゲート部以外が開口になるようにパターニングした。その後、マグネトロンRIE装置を用い、塩素系ガスにより、前記ポリシリコンの層における前記ゲート部以外の部分を選択的にエッチング除去し、ゲート電極608を形成した（ゲート電極形成工程）。さらに、フッ酸を用いたウェットエッチングで、前記アルミナ(Al2O3)の層における前記ゲート部以外の部分を選択的に除去し、ゲート絶縁膜607を形成した（ゲート絶縁膜形成工程）。さらに、BCl3とSF6の混合ガスを用いたICPドライエッチングで、AlGaN障壁層605に対するアンドープGaNキャップ層606の選択性エッチングを行い、アンドープGaNキャップ層606における前記ゲート部以外の部分を選択的に除去した（キャップ層一部除去工程）。この選択性エッチングにおいては、Al組成比28%のAl0.28Ga0.72N（障壁層605）とGaN（キャップ層606）とで、1:35のエッチングレート選択比をとることが出来た。
【０１５５】
さらに、AlGaN障壁層605上に、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)を蒸着し、アロイ処理することにより、ソース電極609、ドレイン電極610をそれぞれ形成し、チャネル層603とのオーム性接触をとった（ソース電極およびドレイン電極形成工程）。
【０１５６】
そして、プラズマ励起気相成長(Plasma-Enhanced Chemical Vapor Deposition:PECVDと略する)法を用いて、窒化珪素(Si3N4)からなる表面保護膜611を50nm堆積させた。この工程は、本実施例では、プラズマ励起気相成長(Plasma-Enhanced Chemical Vapor Deposition:PECVDと略する)法により行ったが、他の方法により行っても良い。また、表面保護膜の材質も特に制限されず、例えば他の絶縁体でも良いし、厚みも、前記の厚みに限定されず、適宜設定可能である。さらに、電極部（ゲート電極608、ソース電極609およびドレイン電極610の上面）における表面保護膜を、六弗化硫黄(SF6)を用いて表面保護膜をエッチング除去し、開口部を形成した。なお、本実施例では、六弗化硫黄(SF6)を用いたが、他の反応性ガスを用いても良い。以上のようにして、本実施例のFETを製造した。
【０１５７】
以上のとおり、本実施例のFETは、選択性エッチングを駆使することが可能であり、Si-MOSFET量産プロセスと親和性の高い「ゲート先行型プロセス」(オーミック電極形成よりもゲート電極形成が先に行われるプロセス)により製造することができた。なお、この製造方法は、本発明の前記第一または第二の製造方法の一例である。
【０１５８】
図３に、本実施例のFETにおけるゲート電極608下方の、基板主面に垂直な方向の伝導帯エネルギー、および価電子帯エネルギーの計算結果を示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、エネルギーレベルEc[eV]を示す。アルミナを用いたゲート絶縁膜607の厚さは、ここでは、前記表３に記載のとおり、300Å(30nm)とした。図示のとおり、本実施例のFETにおいては、約3Vの閾値電圧(Vth)が得られた。この閾値電圧については、実験により検証した。
【０１５９】
また、図４に、ゲート電圧Vg=0Vにおける、ゲート・オーミック間およびオーミック電極直下（オーミック電極の下方）の伝導帯エネルギーとキャリア電子濃度の計算結果のプロットを示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図示のとおり、本実施例のFETによれば、半導体ヘテロ接合界面に、高濃度のキャリア電子の生成が見られ、オン抵抗低減が実現される。オン時のシートチャネル電子濃度は、7×1012[cm-2]が得られ、最大ドレイン電流密度は900mA/mm、オン電流密度は720mA/mm以上を得ることが出来た。なお、これらの数値は、全て、実験により検証した。さらに、チャネル電子移動度は、1800[cm2/Vs]という高い数値を、実験により確認した。
【０１６０】
このように、本実施例の電界効果トランジスタ(FET)は、ゲートリセスを形成することなく製造することができた。そのため、閾値電圧(Vth)が、リセスエッチング深さのばらつきによってばらつくことがなかった。さらに、ゲートリセスを形成しないので、リセス底面の半導体のラフネスが増加することはなく、ストイキオメトリーの乱れも生じなかった。このことによって、ゲート絶縁膜607と半導体界面606に界面準位が形成されにくく、電子トラップや放出が発生しにくかった。したがって、FETのI-V特性のヒステリシスやゲート電圧のプラス・マイナス方向へのシフトの発生は抑制され、理想特性に極めて近いI-V、C-V特性が得られた。
【０１６１】
さらに、本実施例のFETにおいては、ゲート電極部以外ではキャップ層606が存在しないために、ゲート電圧Vgを高くしてもパラレル伝導パスが形成されず、この副次的なチャネルがパラレル伝導を生じることがなかった。さらに、本実施例のFET構造では、ゲートリセスを形成する必要がないため、エピ成長時の膜厚制御によって、キャップ層606の厚さを、前記のとおりきわめて薄く(2nm)することができた。このことにより、FETのオン時において、MIS(MOS)チャネルへの電子蓄積を抑制することが出来た。したがって、本実施例のFETでは、チャネルは、半導体ヘテロ接合界面(605/603)の2次元電子ガス604のみとなり、HEMT構造本来の高いチャネル電子移動度1800[cm2/Vs]を実現した。このことは、例えば、本実施例のFET（HEMT）電源装置に用いてスイッチング損失低減や装置小型化を実現するのに好適である。さらに、本実施例のFETは、万が一、ゲート電圧Vgをデバイス動作電圧を大きく越えて正方向に印加したとしても、キャップ層厚が薄いために、MIS(MOS)チャネルに蓄積するシート電荷量を極限にまで抑制することが可能である。
【０１６２】
さらに、図５に、ゲート絶縁膜607(アルミナ)の厚さを、200Åから700Åまで変えた場合における、閾値電圧Vthの実験値の変化をプロットした。図示のとおり、本実施例のFET(前記表３の構造)の場合、ゲート絶縁膜607（アルミナ）の厚さ700Åで、約7Vという高いVthが実現できた。この値は、Si-IGBTをリプレースするに足る値である。
【０１６３】
なお、本実施例では、AlGaNバッファ構造(前記実施形態１のケースA)に基づくエピ構造を有するFETの製造方法（製作プロセス）を説明した。GaNバッファ構造(前記実施形態１のケースB)に基づくエピ構造を有するFETも、本実施例と同様に、ゲート外リセスを用いた製造方法により製造することが出来る。
【０１６４】
(実施例２)
図６に示す構造のFETを製造した。本実施例のFETにおける各半導体層およびゲート絶縁膜は、下記表４に示す組成および厚み（厚さ）を有していた。なお、1Åは、10-10mすなわち0.1nmに等しい。本実施例のFETは、障壁層を、n-ドープしたn-Al0.28Ga0.72N電子供給層624とノンドープのAl0.28Ga0.72Nスペーサ層623の2層構造(n-Al0.28Ga0.72N/i-Al0.28Ga0.72N)から形成しているため、オーミック電極に対するオーミック接触がとりやすい。
【０１６５】
【表４】
【０１６６】
本実施例のFETは、障壁層を、図６および表４に記載の二層構造で形成すること以外は、実施例１のFETと同様にして製造することができた。
【０１６７】
本実施例のFETは、オーミック電極(609、610)を、n-ドープしたn-Al0.28Ga0.72N電子供給層624に直接接触するように形成したため、別途、n-型不純物のイオン注入を行わずとも、良好なオーミック接触を得ることができた。
【０１６８】
本実施例では、n-Al0.28Ga0.72N電子供給層624に、n-型不純物として28Siを5×1019（5E19）cm-3という高濃度でドーピングした。そのため、n-Al0.28Ga0.72N電子供給層624の表面の電子状態が十分に縮退し、オーミック接触をノンアロイで形成することができた。また、n-Al0.28Ga0.72N電子供給層624とGaNチャネル層622の間には、i-Al0.28Ga0.72Nスペーサ層623が挿入された構造になっている。このスペーサ層623は、チャネル層622で走行する電子(詳しくは電子の波動関数であり、上下方向にもある程度の広がりを持っている)が、n-Al0.28Ga0.72N電子供給層624の不純物によって不純物散乱されることを防ぎ、チャネル電子の電子移動度低下を防ぐ働きをする。
【０１６９】
本実施例のFETは、ゲート絶縁膜627(アルミナ)厚が600Åにおいて、閾値電圧Vthは、約6Vという高い値を達成したこと。前記値は、実験による実証値である。
【０１７０】
(実施例３)
図７に示した構造のFETを製造した。本実施例のFETにおける各半導体層およびゲート絶縁膜は、下記表５に示す組成および厚み(厚さ)を有していた。下記表５のとおり、障壁層は、ごく薄い(1nm程度の)AlNストッパ層625と、n-Al0.28Ga0.72N電子供給層624とi-Al0.28Ga0.72Nスペーサ層623との三層構造から形成されている。
【０１７１】
【表５】
【０１７２】
本実施例のFETは、以下のようにして製造した。すなわち、まず、(111)面珪素(Si)基板601上に、アンドープAlNとアンドープGaNを交互に積層した超格子からなる核生成層(200nm、図示せず)、バッファ層621、チャネル層622、スペーサ層623、電子供給層624、ストッパ層625、およびキャップ層626を、前記順序で成長させた（半導体層積層工程）。この半導体層積層工程は、各半導体層の構造、組成および厚さを上記表５のとおりとする以外は、実施例１と同様の有機金属気相成長(Metalorganic Chemical Vapor Deposition: MOCVDと略する)法により行った。また、結晶成長は、(0001)結晶軸に垂直なGa面(Al面)成長とした。このようにして作製したエピウエハに、原子層堆積(ALD)法を用いて、ゲート絶縁膜630となる厚さ40nmのSiO2を堆積させた(ゲート絶縁膜材料形成工程)。
【０１７３】
さらに、前記SiO2上に、ゲート電極608用途としてポリシリコンを堆積させた(ゲート電極材料形成工程)。さらに、ゲート電極608を形成するために、レジストでゲート部(ゲート電極形成領域)の上面をカバーし、ゲート部以外が開口になるようにパターニングした。その後、マグネトロンRIE装置を用い、塩素系ガスにより、前記ゲート部以外のポリシリコンを、SiO2に対して選択的にエッチング除去した(ゲート電極形成工程)。さらに、フッ素系ガスを用いたドライエッチングにより、前記ゲート部以外のSiO2を選択的に除去した(ゲート絶縁膜形成工程)。さらに、AlNストッパ層625に対するGaNキャップ層626の選択性エッチングを、BCl3とSF6の混合ガスを用いたICPドライエッチングで行い、前記ゲート部以外のGaNキャップ層626を選択的に除去した（キャップ層一部除去工程）。この、AlNストッパ層625に対するGaNキャップ層626の選択性エッチングでは、1:115と二桁を超えるエッチングレート選択比をとることが出来た。
【０１７４】
AlNストッパ層625の上に直接オーミック電極(609、610)を形成すると、オーミック接触抵抗が高くなる。このため、オーミック電極形成領域上面が開口となるようにレジストでパターニングし、前記オーミック電極形成領域のAlNストッパ層625を、水酸化カリウム(KOH)水溶液でウェットエッチ除去してn-Al0.28Ga0.72N電子供給層624上面を露出させた。さらに、そのn-Al0.28Ga0.72N電子供給層624上面に、チタン(Ti)/アルミニウム(Al)/ニッケル(Ni)/金(Au)を蒸着し、アロイ処理することにより、ソース電極609、ドレイン電極610をそれぞれ形成し、チャネル層622とのオーム性接触をとった（ソース電極およびドレイン電極形成工程）。さらに、ALD法を用いて、アルミナからなる表面保護膜640を15nm堆積させた。その後、電極部(ゲート電極608、ソース電極609およびドレイン電極610上面)の表面保護膜(アルミナ)を、フッ酸を用いたウェットエッチングにより除去して開口部を形成した。以上のようにして、本実施例のFETを製造することができた。
【０１７５】
図８Ａに、本実施例のFETにおけるゲート電極下方の、基板主面に垂直な方向の伝導帯エネルギーおよび価電子帯エネルギーの計算値を示した。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、電子エネルギーEc[eV]を示す。また、図８Ｂに、図８Ａにおけるチャネル部（ゲート電極最下端からの距離300〜600Å）を拡大して示す。図示のように、本実施例のFETによれば、閾値電圧として7.5Vという高い値を得ることができた。なお、この値は、実験により検証した。
【０１７６】
図９に、本実施例のFETの、ゲート・オーミック間における伝導帯エネルギーとキャリア電子濃度を示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。なお、1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図示のとおり、Vg=0Vにおいて、GaNチャネル層には高濃度のキャリア電子が生成している。また、図１０に、本実施例のFETの、オーミック電極直下における伝導帯エネルギーとキャリア電子濃度を示す。同図において、横軸は、ゲート電極608の最下端から下方に向かって基板主面と垂直方向の距離[Å]を示す。1Åは、10-10mすなわち0.1nmに等しい。縦軸は、伝導体下端エネルギーEc[eV]を示す。図示のとおり、オーミック電極直下においても、GaNチャネル層には高濃度のキャリア電子が生成していることがわかる。なお、図９に示したように、ゲート・オーミック間では、表面にAlNストッパ層625があるために、表面の伝導帯ポテンシャルが著しく切り立っており、このままでは良好なオーミック接触の形成に支障を来す恐れがある。しかし、図１０に示したように、オーミック電極形成部ではAlNストッパ層625を除去しているために、表面での伝導帯ポテンシャルはフェルミレベルに近く、良好なオーミック接触の形成が可能であることがわかる。このため、本構造のFETは、十分に低いオン抵抗を得ることができ、チャネル・シート電子濃度もVg=12Vで7×1012[cm-2]が得られ、最大ドレイン電流密度は900mA/mm、オン電流密度は720mA/mm以上を得ることが出来た。なお、これらチャネル・シート電子濃度、最大ドレイン電流密度、およびオン電流密度の数値は、全て、実験により検証した。
【０１７７】
本実施例の電界効果トランジスタ(FET)は、ゲートリセスを形成することなく製造することができた。そのため、閾値電圧(Vth)が、リセスエッチング深さのばらつきによってばらつくことがなかった。さらに、ゲートリセスを形成しないので、リセス底面の半導体のラフネスが増加することはなく、ストイキオメトリーの乱れも生じなかった。このことによって、ゲート絶縁膜607と半導体界面606に界面準位が形成されにくく、電子トラップや放出が発生しにくかった。したがって、FETのI-V特性のヒステリシスやゲート電圧のプラス・マイナス方向へのシフトの発生は抑制され、理想特性に極めて近いI-V、C-V特性が得られた。
【０１７８】
さらに、本実施例のFETにおいては、ゲート電極部以外ではキャップ層626が存在しないために、ゲート電圧Vgを高くしてもパラレル伝導パスが形成されず、この副次的なチャネルがパラレル伝導を生じることがなかった。さらに、本実施例のFET構造では、ゲートリセスを形成する必要がないため、エピ成長時の膜厚制御によって、キャップ層626の厚さを、前記のとおりきわめて薄く(2nm)することができた。このことにより、FETのオン時において、MIS(MOS)チャネルへの電子蓄積を抑制することが出来た。したがって、本実施例のFETでは、チャネルは、半導体ヘテロ接合界面(623/622)の2次元電子ガス604のみとなり、HEMT構造本来の高いチャネル電子移動度1800[cm2/Vs]を実現した。このことは、例えば、本実施例のFET（HEMT）電源装置に用いてスイッチング損失低減や装置小型化を実現するのに好適である。さらに、本実施例のFETは、万が一、ゲート電圧Vgをデバイス動作電圧を大きく越えて正方向に印加したとしても、キャップ層厚が薄いために、MIS(MOS)チャネルに蓄積するシート電荷量を極限にまで抑制することが可能である。
【０１７９】
以上、本発明を、前記各実施形態および前記各実施例に基づき説明したが、本発明は、これらに限定されず、種々変更が可能である。例えば、前記各実施形態および前記各実施例において、各半導体層は、主にアンドープ層として説明したが、例えば、不純物濃度1×1017cm-3程度以下のp-形若しくはn-形であっても良い。ただし、前記チャネル層は、チャネル電子が不純物散乱を受けて電子移動度を低下させることを防ぐ観点から、ノンドープ(アンドープ)であることが好ましい。
【０１８０】
本発明において、n-型不純物としては、Si等を用いることができ、p-型不純物としては、マグネシウム(Mg)等を用いることができるが、これらに限定されない。
【０１８１】
前記各実施形態および前記各実施例においては、基板としてSiを用いたが、炭化珪素(SiC)、サファイア(Al2O3)、GaN、ダイヤモンド(C)など、他の基板であっても良い。
【０１８２】
前記各実施形態および前記各実施例において、核生成層としては、AlNとGaNの超格子を用いたが、AlN、AlGaN、GaNなどの単層を用いても良い。
【０１８３】
前記各実施形態および前記各実施例において、バッファ層材料としては、主にGaNまたはAlGaNを用いたが、窒化インジウム・ガリウム(InGaN)、窒化インジウムアルミニウム(InAlN)、InAlGaNなど他のIII族窒化物半導体を用いても良い。
【０１８４】
前記各実施形態および前記各実施例において、チャネル層およびキャップ層の材料としては、主にGaNまたはAlGaNを用いたが、バッファ層よりバンドギャップの小さい他のIII族窒化物半導体を用いても良い。具体的には、例えば、InGaN、InAlN、InAlGaN、InNなどを用いても良い。前記チャネル層および前記キャップ層のAl組成比は、特に制限されないが、合金散乱(アロイ散乱)を防ぐ観点からは、10%以下であることが好ましい。
【０１８５】
前記各実施形態および前記各実施例において、障壁層材料としてはAlGaNを用いたが、バッファ層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記障壁層材料は、例えば、InGaN、InAlN、InAlGaN、GaN、AlNなどであっても良い。GaN、AlNなどの2元系材料を用いた場合には、チャネル電子の受ける合金散乱(アロイ散乱)を抑制することが可能であり、散乱によるチャネル電子移動度低減を抑制できる。
【０１８６】
前記各実施形態および前記各実施例において、ゲート絶縁膜としては、Al2O3または酸化珪素(SiO2)を用いたが、窒化珪素(Si3N4)、酸化ハフニウム(HfO2)など他の絶縁体を用いても良い。また、前記ゲート絶縁膜として、ジルコン酸チタン酸鉛、Pb(Zr,Ti)O3などの強誘電体薄膜や、チタン酸バリウム・ストロンチウム、(BaxSr1-x)TiO3などの高誘電率薄膜を用いてもよい。強誘電体薄膜や高誘電率薄膜をゲート絶縁膜に用いた場合には、その薄膜中の誘電分極ベクトルがデバイス表面から裏面にかけて配向している場合には、素子の閾値Vthをより正方向にシフトさせる効果がある。なお、本発明のFETにおいて、「デバイス表面」とは、基板と反対側（基板上に、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層が積層されている側）の面をいい、「裏面(デバイス裏面)」とは、基板側の面(デバイス表面と反対側の面)をいう。さらに強誘電体薄膜や高誘電率薄膜をゲート絶縁膜に用いた場合には、その高い誘電率のために真性ゲート容量Cgが増大する。相互コンダクタンス(トランスコンダクタンス)gmは、チャネル電子のピーク速度をνpeakとしたとき、gm〜Cgνpeakの関係があるので、前記真性ゲート容量Cgの増大により、相互コンダクタンスgmが増大するメリットがある。このことは、本発明のFET(前記第一または第二のFET)を情報通信用途に用いた場合に、特に好都合である。
【０１８７】
前記各実施形態および前記各実施例においては、表面保護膜(パッシベーション膜)としてSi3N4またはAl2O3を用いたが、SiO2など他の絶縁体を用いても良い。
【０１８８】
前記各実施形態および前記各実施例においては、ソース電極、ドレイン電極の材料としてTi/Al/Nb/Auを用いたが、Ti/Al、Ti/Al/モリブデン(Mo)/Au、Ti/Al/ニオビウム(Nb)/Auなど他の材料を用いても良い。
【０１８９】
前記各実施形態および前記各実施例においては、ゲート電極の材料として、ポリシリコンを用いたが、Ni/Au、Ni/パラディウム(Pd)/Au、Ni/白金(Pt)/Au、Ti/Au、Ti/Pd/Au、Ti/Pt/Auなどの金属など他の材料を用いても良い。
【０１９０】
以上、説明したとおり、本発明によれば、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できる電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置を提供することができる。本発明の電界効果トランジスタのその他の効果および用途については、例えば以下のとおりである。ただし、以下は例示であって、本発明の電界効果トランジスタは、以下の効果を奏するもの、または以下の用途に用いるもののみに限定されない。
【０１９１】
本発明の電界効果トランジスタ（FET）は、III族窒化物半導体というワイドバンドギャップ材料を用いた素子であるために、高耐圧特性を実現でき、良好な信頼性を有する。このため、本発明の電界効果トランジスタ（FET）は、例えば、スイッチング電源、インバータ回路などの電力制御用のパワー半導体素子として用いることができる。本発明によれば、例えば、自動車のエンジンルームなどにおける200℃前後の過酷な高温化でも安定に動作可能なFETを得ることも可能である。
【０１９２】
さらに、本発明のFETは、HEMT構造による高いチャネル移動度を有することで、スイッチング速度すなわち情報を演算する速度を高速にすることができる。本発明のFETは、例えば、通信、演算などの情報通信用途のFETとしても有効に用いることができる。すなわち、情報通信用の用途にも適している。本発明のFETは、例えば、マイクロ波、ミリ波等の高い周波数領域において、高い出力電力を得ることも可能である。そのような特性は、上記の高耐圧特性とともに、情報通信用に用いる場合の利点である。
【０１９３】
また、本発明のFETは、例えば、ノーマリーOFF(エンハンスメント)特性を有することにより、負電源が不要で、電子装置の電源系を単純化、小型化、低コスト化することが出来る。さらに、本発明のFETは、加えて、ゲート電極にゲート絶縁膜を適用したMIS(MOS)構造で構成されているので、ゲートリーク電流を極めて低いレベルに抑制できる。したがって、本発明によれば、雑音指数(Noise Figure、NF)が大幅に低減されたFETを得ることも可能である。本発明のFETは、例えば、前記雑音指数が大幅に低減されることにより、通信機端末などへの応用に好適である。また、本発明のFETは、GaAs系素子と異なり、砒素(As)などの有害物質を必須としない。このため、本発明のFETは、例えば、通信機端末等に用いても環境への負荷が小さい。
【０１９４】
本発明のFETは、III族窒化物電界効果トランジスタであることに加え、前記のとおり、高い閾値電圧と、低いオン抵抗とを両立可能であり、かつ、パラレル伝導を抑制できるという効果を奏する。このため、本発明のFETは、省エネルギー化の目的にも適している。
【産業上の利用可能性】
【０１９５】
本発明の電界効果トランジスタ（FET）は、前記のとおり、様々な電子装置（電子機器）に広範に用いることができる。本発明の電子装置は、前記の通り、本発明の電界効果トランジスタを含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、電力制御装置、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置、演算装置（例えば、本発明のFETを演算素子として含む）等に広く用いることができる。
【符号の説明】
【０１９６】
101 半絶縁性炭化ケイ素(SiC)基板
102 窒化ガリウム(GaN)バッファ
103 2次元電子ガス
104 n-型窒化アルミニウムガリウム(AlGaN)
105 3層キャップ
106 n-型窒化ガリウム(GaN)
107 窒化アルミニウム(AlN)
108 n-型窒化ガリウム(GaN)
109 酸化アルミニウム(Al2O3)
110 ゲート電極
111 ソース電極
112 ドレイン電極
113 パラレル伝導パス
601 基板(Siなど)
602 バッファ層(AlxGa1-xNなど)
603 チャネル層(GaNなど)
604 2次元電子ガス
605 障壁層(AlyGa1-yN[x<y≦1]など)
606 キャップ層(GaNなど)
607 ゲート絶縁膜(アルミナなど)
608 ゲート電極(ポリシリコンなど)
609 ソース電極
610 ドレイン電極
611 表面保護膜(シリコン窒化膜SiNなど)
621 バッファ層(Al0.08Ga0.92N)
622 チャネル層(GaN)
623 スペーサ層(i-Al0.28Ga0.72N)
624 電子供給層(n-Al0.28Ga0.72N)
625 ストッパ層(AlN)
626 キャップ層(GaN)
627 ゲート絶縁膜(アルミナ)
628 ゲート電極(ポリシリコン)
629 表面保護膜(シリコン窒化膜)
630 ゲート絶縁膜(シリコン酸化膜)
640 表面保護膜(アルミナ)
【特許請求の範囲】
【請求項１】
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層は、格子緩和されたAlxGa1-xN(0≦x<1)から形成され、
前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、
前記障壁層は、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成され、
前記キャップ層は、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なGa面またはAl面であり、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記バッファ層におけるAl組成比xが、0<x<1を満たし、
前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)またはInGaNから形成され、
前記キャップ層のAl組成比zが、前記バッファ層のAl組成比xより小さい(0≦z<x)ことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記チャネル層がGaNから形成されていることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記キャップ層がGaNから形成されていることを特徴とする請求項２または３記載の電界効果トランジスタ。
【請求項５】
前記チャネル層が、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、
前記ゲート電極の下方に形成された半導体層のうち少なくとも1つは、p-型層であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項６】
前記バッファ層および前記チャネル層の少なくとも一方が、前記p-型層であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記バッファ層が、格子緩和されたGaNから形成され、
前記チャネル層が、GaNまたはInGaNから形成されていることを特徴とする請求項５または６記載の電界効果トランジスタ。
【請求項８】
前記チャネル層が、GaNから形成されていることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項９】
前記キャップ層が、n-型不純物またはp-型不純物を含むことを特徴とする請求項５から８のいずれか一項に記載の電界効果トランジスタ。
【請求項１０】
前記キャップ層が、GaNから形成されていることを特徴とする請求項５から９のいずれか一項に記載の電界効果トランジスタ。
【請求項１１】
前記p-型層における、イオン化したp-型不純物の面密度(ξc/q[cm-2])と、前記障壁層のAl組成比yとが、下記数式(A)を満たすことを特徴とする請求項１０記載の電界効果トランジスタ。
ξc/q<5.25×1013y (A)
【請求項１２】
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層は、それぞれ、III族窒化物半導体により形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なIII族原子面であり、
前記バッファ層は、格子緩和されており、
前記障壁層は、引っ張り歪みを有し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有し、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする電界効果トランジスタ。
【請求項１３】
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有することを特徴とする請求項１２記載の電界効果トランジスタ。
【請求項１４】
前記バッファ層が、GaN、AlGaN、InGaN、InAlN、またはInAlGaNから形成されていることを特徴とする請求項１３記載の電界効果トランジスタ。
【請求項１５】
前記チャネル層が、InGaN、InAlN、InAlGaN、またはInNから形成され、かつ、
前記チャネル層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さいことを特徴とする請求項１３または１４記載の電界効果トランジスタ。
【請求項１６】
前記障壁層が、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成され、かつ、
前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きいことを特徴とする請求項１３から１５のいずれか一項に記載の電界効果トランジスタ。
【請求項１７】
前記キャップ層が、InGaN、InAlN、InAlGaN、またはInNから形成され、かつ、
前記キャップ層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さいことを特徴とする請求項１３から１６のいずれか一項に記載の電界効果トランジスタ。
【請求項１８】
前記チャネル層が、格子緩和され、
前記キャップ層が、引っ張り歪みを有し、
前記ゲート電極の下方に形成された半導体層のうち少なくとも１つは、p-型層であることを特徴とする請求項１２記載の電界効果トランジスタ。
【請求項１９】
前記バッファ層が、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていることを特徴とする請求項１８記載の電界効果トランジスタ。
【請求項２０】
前記チャネル層が、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていることを特徴とする請求項１８または１９記載の電界効果トランジスタ。
【請求項２１】
前記障壁層が、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成され、かつ、
前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きいことを特徴とする請求項１８から２０のいずれか一項に記載の電界効果トランジスタ。
【請求項２２】
前記キャップ層が、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成され、かつ、
前記キャップ層の形成材料は、前記障壁層の形成材料よりもバンドギャップが小さいことを特徴とする請求項１８から２１のいずれか一項に記載の電界効果トランジスタ。
【請求項２３】
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されたAlxGa1-xN(0≦x<1)から形成し、
前記チャネル層を、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成し、
前記障壁層を、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成し、
前記キャップ層を、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成することを特徴とする、電界効果トランジスタの製造方法。
【請求項２４】
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されるように形成し、
前記障壁層を、引っ張り歪みを有するように形成し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有するように、前記チャネル層および前記キャップ層を形成することを特徴とする、電界効果トランジスタの製造方法。
【請求項２５】
請求項１から２２のいずれか一項に記載の電界効果トランジスタ、または請求項２３もしくは２４記載の製造方法により製造される電界効果トランジスタを含むことを特徴とする電子装置。
【請求項１】
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層は、格子緩和されたAlxGa1-xN(0≦x<1)から形成され、
前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、
前記障壁層は、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成され、
前記キャップ層は、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なGa面またはAl面であり、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記バッファ層におけるAl組成比xが、0<x<1を満たし、
前記チャネル層は、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)またはInGaNから形成され、
前記キャップ層のAl組成比zが、前記バッファ層のAl組成比xより小さい(0≦z<x)ことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記チャネル層がGaNから形成されていることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記キャップ層がGaNから形成されていることを特徴とする請求項２または３記載の電界効果トランジスタ。
【請求項５】
前記チャネル層が、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成され、
前記ゲート電極の下方に形成された半導体層のうち少なくとも1つは、p-型層であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項６】
前記バッファ層および前記チャネル層の少なくとも一方が、前記p-型層であることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記バッファ層が、格子緩和されたGaNから形成され、
前記チャネル層が、GaNまたはInGaNから形成されていることを特徴とする請求項５または６記載の電界効果トランジスタ。
【請求項８】
前記チャネル層が、GaNから形成されていることを特徴とする請求項７記載の電界効果トランジスタ。
【請求項９】
前記キャップ層が、n-型不純物またはp-型不純物を含むことを特徴とする請求項５から８のいずれか一項に記載の電界効果トランジスタ。
【請求項１０】
前記キャップ層が、GaNから形成されていることを特徴とする請求項５から９のいずれか一項に記載の電界効果トランジスタ。
【請求項１１】
前記p-型層における、イオン化したp-型不純物の面密度(ξc/q[cm-2])と、前記障壁層のAl組成比yとが、下記数式(A)を満たすことを特徴とする請求項１０記載の電界効果トランジスタ。
ξc/q<5.25×1013y (A)
【請求項１２】
基板、バッファ層、チャネル層、障壁層、キャップ層、ゲート絶縁膜、ゲート電極、ソース電極、およびドレイン電極を含み、
前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層は、それぞれ、III族窒化物半導体により形成され、
前記バッファ層上面、前記チャネル層上面、前記障壁層上面、および前記キャップ層上面は、それぞれ、(0001)結晶軸に垂直なIII族原子面であり、
前記バッファ層は、格子緩和されており、
前記障壁層は、引っ張り歪みを有し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有し、
前記基板上に、前記バッファ層、前記チャネル層、および前記障壁層が、前記順序で積層され、
前記キャップ層は、前記障壁層上の一部の領域に形成され、
前記キャップ層上に、前記ゲート絶縁膜、および前記ゲート電極が、前記順序で積層され、
前記ソース電極および前記ドレイン電極は、前記障壁層上の、前記キャップ層が形成されていない領域上に形成されていることを特徴とする電界効果トランジスタ。
【請求項１３】
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有することを特徴とする請求項１２記載の電界効果トランジスタ。
【請求項１４】
前記バッファ層が、GaN、AlGaN、InGaN、InAlN、またはInAlGaNから形成されていることを特徴とする請求項１３記載の電界効果トランジスタ。
【請求項１５】
前記チャネル層が、InGaN、InAlN、InAlGaN、またはInNから形成され、かつ、
前記チャネル層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さいことを特徴とする請求項１３または１４記載の電界効果トランジスタ。
【請求項１６】
前記障壁層が、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成され、かつ、
前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きいことを特徴とする請求項１３から１５のいずれか一項に記載の電界効果トランジスタ。
【請求項１７】
前記キャップ層が、InGaN、InAlN、InAlGaN、またはInNから形成され、かつ、
前記キャップ層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが小さいことを特徴とする請求項１３から１６のいずれか一項に記載の電界効果トランジスタ。
【請求項１８】
前記チャネル層が、格子緩和され、
前記キャップ層が、引っ張り歪みを有し、
前記ゲート電極の下方に形成された半導体層のうち少なくとも１つは、p-型層であることを特徴とする請求項１２記載の電界効果トランジスタ。
【請求項１９】
前記バッファ層が、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていることを特徴とする請求項１８記載の電界効果トランジスタ。
【請求項２０】
前記チャネル層が、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成されていることを特徴とする請求項１８または１９記載の電界効果トランジスタ。
【請求項２１】
前記障壁層が、AlGaN、AlN、InGaN、InAlN、InAlGaN、またはGaNから形成され、かつ、
前記障壁層の形成材料は、前記バッファ層の形成材料よりもバンドギャップが大きいことを特徴とする請求項１８から２０のいずれか一項に記載の電界効果トランジスタ。
【請求項２２】
前記キャップ層が、GaN、AlGaN、InGaN、InAlN、InAlGaN、またはInNから形成され、かつ、
前記キャップ層の形成材料は、前記障壁層の形成材料よりもバンドギャップが小さいことを特徴とする請求項１８から２１のいずれか一項に記載の電界効果トランジスタ。
【請求項２３】
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されたAlxGa1-xN(0≦x<1)から形成し、
前記チャネル層を、前記バッファ層よりAl組成比の小さいAluGa1-uN(0≦u<x)、前記バッファ層と同じ組成のAlxGa1-xN(0≦x<1)またはInGaNから形成し、
前記障壁層を、前記バッファ層よりAl組成比の大きいAlyGa1-yN(x<y≦1)から形成し、
前記キャップ層を、前記障壁層よりAl組成比の小さいAlzGa1-zN(0≦z<y)から形成することを特徴とする、電界効果トランジスタの製造方法。
【請求項２４】
基板上に、バッファ層、チャネル層、障壁層、およびキャップ層を前記順序で積層させる半導体層積層工程と、
前記キャップ層上に、ゲート絶縁膜材料を形成するゲート絶縁膜材料形成工程と、
前記ゲート絶縁膜材料上に、ゲート電極材料を形成するゲート電極材料形成工程と、
前記ゲート電極材料の一部を除去してゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜材料の一部を除去してゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記キャップ層の一部を除去するキャップ層一部除去工程と、
前記障壁層上の、前記キャップ層が除去された領域上に、ソース電極およびドレイン電極を形成する、ソース電極およびドレイン電極形成工程とを含み、
前記半導体層積層工程において、前記バッファ層、前記チャネル層、前記障壁層、および前記キャップ層を、それぞれ、(0001)結晶軸に垂直なIII族原子面で成長させ、
前記バッファ層を、格子緩和されるように形成し、
前記障壁層を、引っ張り歪みを有するように形成し、
前記チャネル層および前記キャップ層がいずれも圧縮歪みを有するか、または、前記チャネル層が格子緩和され、かつ前記キャップ層が引っ張り歪みを有するように、前記チャネル層および前記キャップ層を形成することを特徴とする、電界効果トランジスタの製造方法。
【請求項２５】
請求項１から２２のいずれか一項に記載の電界効果トランジスタ、または請求項２３もしくは２４記載の製造方法により製造される電界効果トランジスタを含むことを特徴とする電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−２１０７５０（Ｐ２０１１−２１０７５０Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７３８７８（Ｐ２０１０−７３８７８）
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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