【課題】ノーマリオフ型、すなわちエンハンスメント型トランジスタであるIII族窒化物ＨＥＭＴを提供する。
【解決手段】エンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）４００はIII−Ｖ族半導体４１２上に位置するIII−Ｖ族バリア層４１４を含むヘテロ接合４１６、およびIII−Ｖ族バリア層４１４上に形成され、Ｐ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を具える。Ｐ型III−Ｖ族ゲート層４５２によりゲート構造４６２下での２次元電子ガス（２ＤＥＧ）の発生を防ぐ。エンハンスメント型ＨＥＭＴ４００を製造する方法は、基板４０２を設け、基板４０２にIII−Ｖ族半導体４１２を形成し、III−Ｖ族半導体４１２上にIII−Ｖ族バリア層４１４を形成し、III−Ｖ族バリア層４１４上にＰ型III−Ｖ族ゲート層４５２を含むゲート構造４６２を形成する。 （もっと読む）

【課題】ウルツ鉱型結晶構造の半導体を用いた電界効果トランジスタで、電極との接触抵抗を高くすることなく、バンドギャップエネルギーのより大きな半導体から障壁層が構成できるようにする。
【解決手段】ゲート電極１０４を挟んで各々離間して障壁層１０３の上に接して形成された２つの電流トンネル層１０５と、各々の電流トンネル層１０５の上に形成された２つのキャップ層１０６とを備える。電流トンネル層１０５の分極電荷は、障壁層１０３の分極電荷よりも大きい。 （もっと読む）

【課題】界面準位密度およびフラットバンド電圧がともに良好な界面特性を有する半導体装置の製造方法を提供すること。
【解決手段】まず、炭化珪素基板１の表面を洗浄する（ステップＳ１）。つぎに、原料ガスをＥＣＲプラズマ化し、原料ガスに含まれる原子を炭化珪素基板１に照射することで、炭化珪素基板１の表面にシリコン窒化膜２を成長させる（ステップＳ２）。つぎに、ＥＣＲプラズマ化学気相成長法により、シリコン窒化膜２の表面にシリコン酸化膜３を堆積する（ステップＳ３）。つぎに、窒素雰囲気中で、シリコン窒化膜２およびシリコン酸化膜３が形成された炭化珪素基板１のアニール処理を行う（ステップＳ４）。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから活性領域の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、フィン部１５の表面に設けられた準位形成領域３０と、を備える半導体装置１０を選択する。 （もっと読む）

【課題】第１および第２のチャネル材料をそれぞれ有する第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴを含むハイブリッドＭＯＳＦＥＴデバイスの製造方法を提供する。
【解決手段】ＩＩＩ−Ｖオン絶縁体スタックは、続いて第１基板に接続される第２基板の上に形成される。ＩＩＩ−Ｖ層１０３および絶縁体層は第１領域から選択的に除去されて、これにより第１基板の半導体層が露出する。第１ＭＯＳＦＥＴの第１ゲートスタック１０９は第１領域の露出した半導体層上に形成される。第２ＭＯＳＦＥＴの第２ゲートスタック１０９’は第２領域のＩＩＩ−Ｖ層の上に形成される。 （もっと読む）

【課題】実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにする。
【解決手段】ＩｎＰからなる基板１０１の上に形成された電子供給層１０２と、電子供給層１０２の上に形成されたスペーサ層１０３と、スペーサ層１０３の上に形成されたチャネル層１０４と、チャネル層１０４の上に形成された障壁層１０５とを備え、障壁層１０５は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを含んだアンドープの化合物半導体から構成し、ＩｎＰよりショットキー障壁高さが高いものとされている。 （もっと読む）

【課題】信頼性が高い半導体装置を提供する。
【解決手段】例えば、ドレイン用の半導体層ＤＦ２（ｎ），ＤＦ１（ｎ^＋）およびコンタクト層ＣＮＴｄと、ソース用の半導体領域ＤＦＡおよびコンタクト層と、ソース・ドレイン間に配置されるゲート層ＧＴとを備える。ソース用のコンタクト層は、長辺側に対応する２個のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２で構成され、短辺側に対応する部分には配置されない（Ｃ１−Ｃ１’間でＹ軸方向に延伸するコンタクト層は備えない）。また、ドレイン用のＣＮＴｄとＤＦ１（ｎ^＋）の短辺側の間隔Ｘ１は、長辺側の間隔Ｙ１よりも例えば３倍以上広い。 （もっと読む）

【課題】シンカー層を含むエピタキシャル層の厚さを増大させても耐圧性能の向上が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、第１導電型の埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂを有する支持基板１０と、第１導電型と同じ導電型のシンカー層２１Ｎａ，２１Ｎｂを有するエピタキシャル層２０と、シンカー層２１Ｎａ，２１Ｎｂから離れた領域でエピタキシャル層２０上に形成された電極層３１とを備える。支持基板１０の上層部は、エピタキシャル層の上面に向けて突出する凸状部１０Ｐａ，１０Ｐｂを有し、シンカー層２１Ｎａ，２１Ｎｂは、エピタキシャル層２０の上面近傍から凸状部１０Ｐａ，１０Ｐｂにおける埋め込み拡散層１６Ｎａ，１６Ｎｂにまで延在する不純物拡散領域からなる。 （もっと読む）

【課題】低オン抵抗特性を有するパワーＭＯＳトランジスタのスイッチング特性を、従来以上に改善した高効率パワーＭＯＳトランジスタを実現する。
【解決手段】Ｆｉｎｇｅｒ形状電極からなるソース電極８とドレイン電極９の間をＦｉｎｇｅｒ形状電極の一方の端部ＧＥ１から他方の端部ＧＥ２まで延在するゲート電極６と、層間絶縁膜７に形成されたコンタクトホールを介してゲート電極６の端部ＧＥ１、ＧＥ２とそれぞれ接続されるゲート引き出し電極と、前記層間絶縁膜７上を被覆するパッシベーション膜１２と、該パッシベーション膜１２の開口に露出する前記ゲート引き出し電極の一部となるゲート接続電極Ｇ１、Ｇ２と、該ゲート接続電極Ｇ１、Ｇ２に形成された突起電極２５を備える半導体チップ１００を、該突起電極２５を介して、ＢＧＡ基板２００の表面２０１に形成された低抵抗のゲート電極シャント用基板配線２３に接続する。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】容量素子の直列接続を形成するフィールドプレートにおいて、導電性薄膜の間の層間絶縁膜の厚さを増加させても、容量素子による電圧の分圧を均一にできる高耐圧半導体装置を提供する。
【解決手段】本発明の高圧半導体装置は、第1導電型の第1半導体領域と、第1半導体領域と隣接して形成された第2導電型の第2半導体領域と、第2の半導体領域とで第1導電型の第1半導体領域を挟んで形成された、第1導電型の第3半導体領域と、第1半導体領域上に形成された第1絶縁膜上に所定の周期で配列された第1導電膜と、第1導電膜上に形成された第２絶縁膜に、平面視で第1導電膜の離間領域と重なり、かつ当該離間領域の両側に配置されている第1導電膜と一部が重なる位置に周期的に配置されている第2導電膜とを備え、第2導電膜は、第1導電膜の離間領域と対向する領域に第１凸部が設けられている。 （もっと読む）

【課題】高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈが高い半導体装置を提供する。
【解決手段】基板１０２の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に、バックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、バックバリア層１０６の上方の少なくとも一部に設けられたリセス部１２２において、他の部分より膜厚が薄いチャネル層１０８と、チャネル層１０８にオーミック接合された第１の電極１１６，１１８と、少なくともリセス部においてチャネル層の上方に形成された第２の電極１２０と、を備える半導体装置を提供する。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】 エッチングによるダメージを抑制しながら、ヘテロ接合面の近傍に負イオンを導入する技術を提供する。
【解決手段】 導入領域８上に保護膜３０を形成する保護膜形成工程と、保護膜形成工程の後に、導入領域８を負イオンを含むプラズマに曝すプラズマ工程を備えている。保護膜３０は、プラズマに対するエッチング速度が導入領域８よりも小さい。保護膜３０には、負イオンを通過させることが可能な材料が用いられている。プラズマ中の負イオンは、保護膜３０を通過し、導入領域８に導入される。 （もっと読む）

【課題】薄切りしたＳｉＣウェハの歪み、反り、全厚さ変動（ＴＴＶ）を低減する。
【解決手段】直径が少なくとも約７５ミリメートル（３インチ）のＳｉＣブールを、ＳｉＣの種結晶使用昇華成長により成長させ、該ＳｉＣブールを薄切りにして少なくとも１つのウェハを得る。その後、内層面損傷がウェハの各側において同一となるように、ラッピング下方力を、前記ウェハを折り曲げる下方力未満の量に制限しつつ、ＳｉＣウェハをラッピングし、ＳｉＣウェハを研磨する。これにより、高品質のＳｉＣ単結晶ウェハ１６が得られる。該ウェハ１６上には複数の窒化物エピタキシャル層１８等が形成される。 （もっと読む）

【課題】ゲート絶縁膜界面材料としてＧｅＯ₂ を用いた場合においてもＧｅＯ₂ 層の劣化を抑制することができ、素子の信頼性向上をはかると共に、プロセスの歩留まり向上をはかる。
【解決手段】本発明の実施形態による電界効果トランジスタは、Ｇｅを含む基板１０上の一部に設けられた、少なくともＧｅＯ₂ 層を含むゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたゲート電極３０と、ゲート電極３０下のチャネル領域を挟んで前記基板に設けられたソース／ドレイン領域５０と、前記ゲート絶縁膜２０の両側部に形成された窒素含有領域２５と、を備えた。 （もっと読む）

【課題】３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、ドレイン層と、ドレイン層内に選択的に設けられたドリフト領域と、ドリフト領域内に選択的に設けられたベース領域と、ベース領域内に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の内部に、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。 （もっと読む）