【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。 （もっと読む）

【課題】チャネル領域を拡大し、駆動電流の増大を図ることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２に埋め込まれた埋込み絶縁膜３により絶縁分離された活性領域５と、活性領域５上に形成されたゲート絶縁膜６を介して当該活性領域５を跨ぐように形成されたゲート電極７と、ゲート電極７を挟んだ両側の活性領域５にイオン注入することによって形成されたソース領域８及びドレイン領域９とを備え、活性領域５に溝部１０が設けられて、この溝部１０の内側にゲート絶縁膜６を介してゲート電極７の一部が埋め込まれてなるトレンチ型のチャネル構造を有し、活性領域５の両側面に凹部１１が対向して設けられて、これら凹部１１の間に幅狭部１２が形成されることによって、少なくとも溝部１０の底面と幅狭部１２との間に当該幅狭部１２よりも幅広となるチャネル領域１３が形成されている。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】活性領域における電界の部分的な集中を防止する。
【解決手段】半導体装置は、分離絶縁領域（６）に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、第１の拡散領域と第２の拡散領域との間に形成された溝状のトレンチ領域と、トレンチ領域上に形成されたゲート絶縁膜（１０）と、トレンチ領域を埋め込むようにゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート絶縁膜と分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜（４）と、を備える。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】トレンチゲート構造を有するトランジスタにおいて、サブスレッショルド特性を良好にする。
【解決手段】半導体装置１００は、第１導電型のソース領域１１２およびドレイン領域１１３、これらの間に第２導電型のチャネル領域１０８が形成された基板１０２と、チャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２を埋め込むように形成されたゲート電極１２２とを有するトランジスタを含む。チャネル領域１０８において、基板１０２表面およびトレンチ１６２の底部には、それぞれ第２の高濃度領域１３２および第１の高濃度領域１３０が形成されており、第２導電型の不純物濃度がトレンチ１６２側方における第２導電型の不純物濃度よりも高くなっている。また、第１の高濃度領域１３０の第２導電型の不純物濃度が第２の高濃度領域１３２の第２導電型の不純物濃度以上である。 （もっと読む）

【課題】トレンチ構造の歪み導入要素によりに歪み導入されたチャネルを持つＭＯＳトランジスタのリーク電流を改善する。
【解決手段】ＭＯＳトランジスタ１０６のチャネル領域１０８に、第１トレンチ構造５５ａ、第２トレンチ構造５５ｂによる歪み導入要素だけでなく、別の歪み導入要素として、ＭＯＳトランジスタ１０６表面上にコンフォーマルに設けられた窒化シリコンキャップ層１３０を設ける。別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。 （もっと読む）

【課題】フィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の基準面１０３及び第１の基準面１０３よりも高い位置に設けられた第２の基準面１０４を有するシリコン基板１００を備えている。シリコン基板１００の上には、互いに間隔をおいて、上面が第２の基準面１０３よりも高い位置にあり、フィントランジスタを構成するフィン１２１及びフィン１２２が形成されている。第１の基準面１０３の上には、上面がフィン１２１及びフィン１２２の上面よりも低い位置にある第１の素子分離膜１３１Ａが形成されている。第１の基準面１０３を挟んで隣接する２つのフィン１２１の間隔は、第２の基準面１０４を挟んで隣接する２つのフィン１２２の間隔よりも広い。 （もっと読む）

【課題】 マルチゲート型ＦＥＴの置換ゲート構造体及びマルチゲート型ＦＥＴの置換ゲート構造体の製造方法を提供する。
【解決手段】 ＭＵＧＦＥＴ及びＭＵＧＦＥＴを製造する方法が示される。ＭＵＧＦＥＴを製造する方法は、複数の活性領域の周りに一時的スペーサ・ゲート（図３の１６）を形成することと、複数の活性領域の間を含む、一時的スペーサ・ゲートの上に誘電体材料（１８ａ及び空間２０内）を堆積させることとを含む。この方法は、誘電体材料（空間２０内）の部分をエッチングして一時的スペーサ・ゲート（１６）を露出させることと、一時的スペーサ・ゲートを除去して、活性領域と誘電体材料の残りの部分（１８ａ）との間に空間を残すこととをさらに含む。この方法はさらに、活性領域と誘電体材料の残りの部分（１８ａ）との間の空間（２２）及び誘電体材料の残りの部分の上方をゲート材料で充填することを含む。 （もっと読む）

【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 （もっと読む）

【課題】 フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
【解決手段】 半導体基板、前記半導体基板上の絶縁領域、及び前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１III-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、そこと前記半導体基板が第１格子不整合を有する下部分、及び前記下部分上に位置し、そこと前記半導体基板が前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。 （もっと読む）

【課題】半導体集積回路を製造するプロセスを変更した場合において、デバイスモデルによって変更後のプロセスにより製造された半導体素子を表すためにデバイスモデルに含まれるモデルパラメータを容易に決定できるようにする。
【解決手段】モデルパラメータ決定装置は、第１の製法により製造された半導体素子を特徴付ける第１の物理パラメータ群と、半導体素子の特性を表すためのデバイスモデルに含まれるモデルパラメータ群であって第１の製法により製造された半導体素子を表すための第１のモデルパラメータ群と、第２の製法により製造された半導体素子を特徴付ける第２の物理パラメータ群とを入力し、第２の製法により製造された半導体素子の特性を当該デバイスモデルによって表すためのモデルパラメータ群を、第１の物理パラメータ群及び第１のモデルパラメータ群並びに第２の物理パラメータ群に基づいて決定する。 （もっと読む）

【課題】 金属酸化物半導体（MOS）トランジスタとその形成方法を提供する。
【解決手段】 多重ゲートトランジスタは、基板、第１半導体材料で形成された中央フィン、及び中央フィンの対向側壁上の第１部分と第２部分を含み、第１半導体材料とは異なる第２半導体材料を包含する半導体層を含む基板上の半導体フィン、この半導体フィンの側壁の周囲を包むゲート電極、及び半導体フィンの対向端のソース領域とドレイン領域を含み、中央フィンと半導体層の各々は、ソース領域からドレイン領域に延伸する。 （もっと読む）

【課題】半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させる。
【解決手段】半導体装置は、ＦｉｎＦＥＴ１０と、ＦｉｎＦＥＴ１０と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ２０とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層２４は、ＦｉｎＦＥＴ１０の第１ゲート絶縁層１４よりも厚い。 （もっと読む）

非平面的な表面を有する基板を共形的に処理する技術を開示する。この技術は、複数の段階を備える。第１段階では、基板の幾つかの面が効果的に処理される。第２段階では、これらの面が更に処理されるのを防ぐ又は制限するべく処理が行われる。第３段階では、基板のその他の面が処理される。ある適用例では、第１段階及び第２段階において、粒子の流れに垂直又は実質的に垂直な面が処理され、その他の面は、第３段階において処理される。ある実施形態では、第２段階は、基板への膜の堆積工程を含む。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

平行伝導を改善する量子井戸デバイスを提供する方法及び装置の実施形態が主に記載される。その他の実施形態についても、記載及び特許請求される。 （もっと読む）

【課題】高い電流駆動力を有するｎ型半導体素子を提供する。
【解決手段】第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの混晶層と、前記第１の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、Ｖ族の不純物を含む半導体よりなるソース・ドレイン領域と、を有し、前記混晶層は面内方向に圧縮歪みが印加されていることを特徴とする。 （もっと読む）

【課題】電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置を提供する。
【解決手段】Ｇｅを主成分とする半導体領域（１０）と、前記半導体領域上に形成された絶縁膜（１１）と、前記絶縁膜上に形成された金属膜（１２）とを具備する半導体装置である。前記絶縁膜は、少なくとも１種の希土類元素（Ｍ_R）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（Ｍ_IV）と、酸素とを含むことを特徴とする。 （もっと読む）

【課題】フィン型電界効果トランジスタの寄生抵抗を低減し、駆動電流を増大させる。
【解決手段】半導体基板本体部１０１と、半導体基板本体部１０１の上に突成された、フィン１０８と、を有し、フィン１０８は、両端側の一対のソース／ドレイン領域１０６および一対のソース／ドレイン領域１０６に挟まれたチャネル領域１０７を有するものとして構成された、半導体基板と、
半導体基板本体部１０１の上に形成された、シリコン酸化物からなる、素子分離絶縁膜１０２と、
素子分離絶縁膜１０２の上に形成された、シリコン窒化物又はシリコン炭窒化物からなる、被膜１０９と、
チャネル領域１０７におけるフィン１０８の上に形成されたゲート絶縁膜と、
ゲート絶縁膜を介してフィン１０８におけるチャネル領域１０７を挟むように形成された、ゲート電極１０３と、
ソース／ドレイン領域１０６を覆うと共に被膜１０９と隙間なく当接する、応力印加層１０５と、を備える。 （もっと読む）