量子井戸デバイスにおける平行伝導を改善する装置及び方法
平行伝導を改善する量子井戸デバイスを提供する方法及び装置の実施形態が主に記載される。その他の実施形態についても、記載及び特許請求される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造分野に関し、これに限定するわけではないが、特に、リーク電流の整合を提供するＰＮ（ｐｏｓｉｔｉｖｅ−ｎｅｇａｔｉｖｅ）接合超格子を有する量子井戸構造に関する。
【背景技術】
【０００２】
量子井戸トランジスタを備える様々な電子デバイス及び光電子デバイスは、例えば、シリコン基板上に形成されたエピタキシャル成長されたヘテロ構造を含み、トランジスタチャネルにおける非常に高いキャリア移動度を提供している。これらのデバイスは、非常に高い駆動電流性能を提供できるため、低消費電力及び高速論理回路への適用を可能にしている。しかしながら、量子井戸を有するＰ型の金属酸化膜半導体（ＰＭＯＳ）は、量子井戸を有するＮ型の金属酸化膜半導体（ＮＭＯＳ）と比較して、トランジスタのチャネルにおける移動度が低い。量子井戸を歪ませることによって、ＰＭＯＳ量子井戸の移動度を高めることができるが、平行伝導の量が増えてしまい、ＯＦＦ状態でのリーク電流の劣化につながるという欠点がある。
【０００３】
以下に記載する本発明の側面及びそれに付随する利点は、以下の詳細な説明及び添付の図面を参照することによって明らかとなるであろう。図面において、特に指定されていない限り、同様な参照番号は、同様な要素を示している。
【図面の簡単な説明】
【０００４】
【図１】ＰＮ接合超格子を有する量子井戸構造を形成するのに使用される製造プロセスの一実施形態を示したフローチャートである。
【図２】基板上のＰＮ接合超格子を有する量子井戸構造の断面図である。
【図３】ゲート電極及びゲート絶縁スペーサを含む非平面量子井戸デバイスの等角図である。
【図４】変調ドープされた非平面型トランジスタを含む中央演算処理装置（ＣＰＵ）を備えるシステムを示した図である。
【発明を実施するための形態】
【０００５】
様々な実施形態において、量子井戸デバイスにおけるＰＮ接合の超格子を組み込む装置及び方法が記載される。以下の説明では、様々な実施形態が記載される。しかしながら、当業者であれば、様々な実施形態は、１以上の特定の詳細事項がなくとも、又は、その他の置換及び／又は付加的な方法、材料又は要素を追加しても、これら様々な実施形態を実施可能であることは理解できる。また、本発明を不明瞭にしない目的から、他の場合においては、周知の構造、材料、又は動作の図示又は詳細な説明を省略している。本発明の特徴を十分に理解できるよう説明することを目的として、特定の数字、方式及び設定が記載されている。しかしながら、これらの特定の詳細事項がなくとも、本発明を実施可能である。図面に示されている様々な実施形態は、例示に過ぎず、必ずしも実寸で描かれていない。
【０００６】
明細書全体にわたって使用されている「一実施形態」、「ある実施形態」との言葉は、少なくとも本発明の一実施形態が、実施形態に関連した特定の特徴、構造、材料又は特徴を含むことを意味するが、必ずしも全ての実施形態が、これら特定の特徴、構造、材料又は特徴を含むことを意味しない。したがって、本明細書中の様々な箇所で使用されている「一実施形態」、「ある実施形態」という表現は、必ずしも同一の実施形態を示していない。さらに、特定の特徴、構造、材料又は特徴は、好適な態様で、１以上の実施形態において組み合わせられてもよい。様々な付加的な層及び／又は構造が含まれていてもよく、及び／又は記載された特徴は、別の実施形態においては省略されてもよい。
【０００７】
様々な動作が、本発明を理解するのに最も有効な態様で、複数の別々の動作として記載される。しかしながら、説明の記載順は、これらの動作が必ずしもその順番で実行されなければならないと解釈されることを意図していない。特に、これらの動作は、必ずしも説明された順番で実行されなくてもよい。記載された実施形態とは異なる順番で、説明された動作が実行されてもよい。様々な更なる動作を実行してもよく、及び／又は説明された動作を、別の実施形態において省略してもよい。
【０００８】
異なるバンドギャップを有する少なくとも２つの材料を含むエピタキャシル成長させた量子井戸を実装することにより、平面マルチゲートトランジスタの性能を改善することができ、この場合、量子井戸は、バッファ層に埋め込まれた又は隣接したＰＮ接合超格子を使用することによって整合され、量子井戸を基板から効率的に分離することができる。好ましくは、バンドギャップ材料は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）のようなＩＶ族元素から形成されるが、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族系の材料を使用してもよい。ＩＩＩ−Ｖ族系の材料は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素とを有する成分からなる化合物である。ＩＩ−ＶＩ族系の材料は、少なくとも１つのＩＩ族元素と少なくとも１つのＶＩ族元素とを有する成分からなる化合物である。量子井戸と基板との間に複数のＰＮ接合を含むＰＮ接合超格子を採用する利点としては、複数のＰＮ接合を使用することにより、複数のＰＮ接合のうちの少なくとも１つが、無欠陥となり、量子井戸を基板から電気的に絶縁する確率を高めることができることである。
【０００９】
従来のシリコンを基本とする製造機能と互換性を有する製造工程を使用して、ＰＮ接合超格子を有する量子井戸をバッファ層内に又はバッファ層に隣接して形成することができれば、半導体デバイス製造分野における進歩であると言える。ＰＮ接合超格子の使用により、量子井戸を含む同様なデバイスと比較して、平行伝導を大幅に低減することができる。例えば、量子井戸を有するＰ型ドープされた金属酸化膜半導体（ＰＭＯＳ）デバイスは通常、量子井戸が歪められていない限り、移動度が低くなってしまうという問題がある。しかしながら、歪み量子井戸を有するＰＭＯＳデバイスは、大量の平行伝導が発生し、寄生層を通じたリーク電流が発生し、ＯＦＦ状態のリーク電流が大幅に劣化してしまうという問題がある。
【００１０】
量子井戸デバイスにおける平行伝導を改善する実施形態が、図１及び図２に例示されている。図１には、ＰＮ接合超格子を有する量子井戸構造を形成するのに使用される製造プロセスの一実施形態を示したフローチャートが示されており、形成される整流された量子井戸２００は、平面又は非平面量子井戸デバイスとして実施されてもよい。要素１００において、シリコンベースのＰＮ接合が、基板上に形成される。シリコンベースのＰＮ接合は、図２における整流された量子井戸構造２００のＳｉＰＮ接合２１０に対応する。
【００１１】
ＳｉＰＮ接合２１０及び整流された量子井戸構造２００におけるその他の層は、分子線エピタキシー法（ＭＢＥ）、液相エピタキシー法（ＬＰＥ）、化学気相成長（ＣＶＤ）法、超高真空化学気相成長（ＵＨＣＶＤ）法、有機金属化学気相成長（ＭＯＣＶＤ法）、又は原子層エピタキシー（ＡＬＥ）法のうちの１以上を使用して、基板２０５上に形成される。基板２０５は、好ましくは、バルクシリコンによって構成され、別の場合には、埋め込みシリコン・オン・インシュレータ（ＳＯＩ）基板（図示せず）であってもよい。これに替えて、基板２０５は、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ゲルマニウム、又はアンチモン化ガリウムのような、シリコンと組み合わせられても組み合わせられなくてもよい、その他の材料によって形成されていてもよい。基板２０５が形成される材料として、少数の例しかここでは記載されていないが、半導体デバイスを構築可能な基礎となる材料であれば、いかなる材料も本発明の範囲及び精神に含まれる。
【００１２】
本実施形態において、ＳｉＰＮ接合２１０は、基板２０５上に形成され、ＳｉＰＮ接合２１０のＰ型ドープ部分２０７は基板２０５上に又は隣接して成長され、ＳｉＰＮ接合２１０のＮ型ドープ部分２０９は、Ｐ型ドープ部分２０７上に又は隣接して成長される。ＳｉＰＮ接合２１０の厚みは、約５００オングストローム（Å）から１０，０００オングストローム（Å）の間の大きさである。ＳｉＰＮ接合２１０は、基板２０５とＳｉＰＮ接合２１０との間の界面における結晶格子との整合又は厳密な整合を提供するシリコンを含む。Ｐ型ドープ部分２０７は、典型的には、ボロンが、５．０Ｅ１６（ａｔｏｍｓ／ｃｍ３）から１．０Ｅ１９（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたシリコン、より好ましくは、２．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）から８．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたシリコンである。しかしながら、別の実施形態では、Ｐ型ドープ部分２０７は、ガリウム（Ｇａ）又はインジウム（Ｉｎ）といった別のＩＩＩ族元素でドープされていてもよい。Ｎ型ドープ部分２０９は、典型的には、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）でドープされたシリコンであり、ドープ濃度は、１．０Ｅ１６（ａｔｏｍｓ／ｃｍ３）から１．０Ｅ１９（ａｔｏｍｓ／ｃｍ３）の範囲、より好ましくは、２．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）から８．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）の範囲である。
【００１３】
図１及び図２に示される要素１１０において、接合間バッファ層２１５が、ＳｉＰＮ接合２１０上に形成される。接合間バッファ層２１５の形成は、ＳｉＰＮ接合２１０を汚染物質に晒すことなく、インサイチュで実行してもよい。一実施形態において、接合間バッファ層２１５は、結晶格子不整合を最小限にする又は取り除くのに十分な厚みである、約１，０００Åから１０，０００Åの間の厚みを有するシリコンゲルマニウム（ＳｉＧｅ）の均一層によって形成される。別の実施形態においては、接合間バッファ層２１５は、ＳｉＰＮ接合２１０の格子サイズと、隣接して位置するＳｉＧｅＰＮ接合２２０の格子サイズとの間の遷移を提供するような、ＳｉＧｅの傾斜層によって形成される。接合間バッファ層２１５に、ＳｉＧｅの傾斜層を使用することにより、結晶格子不整合に起因するＳｉＧｅＰＮ接合２２０における欠陥を低減又は取り除くことができ、基板２０５からの絶縁性を強化することができる。この実施形態において、接合間バッファ層２１５を構成するＳｉＧｅ傾斜層は、連続的に傾斜しており、ＳｉＰＮ接合２１０の界面においては、Ｇｅの濃度が約２０原子量％（ａｔ ｗｔ ％）であり、ＳｉＧｅＰＮ接合２２０の界面では、Ｇｅの濃度が約８０原子量％（ａｔ ｗｔ ％）にまで上昇する。別の実施形態では、接合間バッファ層２１５を構成するＳｉＧｅ傾斜層は、段階的に傾斜しており、ＳｉＰＮ接合２１０の界面ではＧｅ濃度が低く、ＳｉＧｅＰＮ接合２２０の界面ではＧｅ濃度が高くなるように、接合間バッファ層２１５の厚み方向に沿って相対的に急激に且つ不連続にＧｅ濃度が変化する。
【００１４】
図１の要素１２０に記載されるように、ＳｉＧｅＰＮ接合２２０が、接合間バッファ層２１５上に形成される。ＳｉＧｅＰＮ接合２２０のＰ型ドープ部分２０７は、接合間バッファ層２１５上に又は隣接して成長され、ＳｉＧｅＰＮ接合２２０のＮ型ドープ部分２０９は、Ｐ型ドープ部分２０７上に又は隣接して成長される。形成されるＳｉＧｅＰＮ接合２２０とＳｉＰＮ接合２１０との組み合わせで、ＰＮ接合超格子が形成される。ＳｉＧｅＰＮ接合を採用することにより、リーク電流を抑える、又はリーク電流が接合間バッファ層２１５に到達するのを防ぐことができる。しかしながら、図１及び図２に示されるＰＮ接合に、更なるＰＮ接合（図示せず）を追加して、基板２０５からの絶縁性をさらに高めるＰＮ接合超格子を提供してもよい。
【００１５】
ＳｉＧｅＰＮ接合２２０の厚みは、約５００Åから１０，０００Åの間の範囲である。ＳｉＰＮ接合２２０は、ＳｉＧｅ化合物を含み、ＳｉＧｅＰＮ接合２２０と、図２に示されたＳｉＧｅバッファ層２２５のような隣接する層との間の界面における結晶格子の整合又は厳密な整合を提供する。Ｐ型ドープ部分２０７は、典型的には、ボロンが、５．０Ｅ１６（ａｔｏｍｓ／ｃｍ３）から１．０Ｅ１９（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたＳｉＧｅ、より好ましくは、２．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）から８．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたＳｉＧｅである。
【００１６】
図１及び図２に示す要素１３０において、上部バッファ層を、任意で、ＳｉＧｅＰＮ接合２２０上に形成する。この実施形態において、上部バッファ層は、４０原子量％から８０原子量％の範囲の濃度のＧｅを含む、より好ましくは、６５原子量％から７５原子量％の範囲の濃度のＧｅを含むＳｉＧｅバッファ層２２５である。ＳｉＧｅＰＮ接合２２０の形成は、ＳｉＧｅＰＮ接合２２０を汚染物質に晒すことなく、インサイチュで実行されてもよい。一実施形態において、ＳｉＧｅバッファ層２２５は、約１，０００Å未満の厚みを有するシリコンゲルマニウム（ＳｉＧｅ）の均一層によって形成されるが、実施形態はこの点に関して限定されない。別の実施形態では、ＳｉＧｅバッファ層２２５は、ＳｉＧｅの傾斜層で形成されており、それにより、ＳｉＧｅバッファ層２２５と隣接する層との間の界面及び界面付近における格子欠陥を低減又は取り除いている。
【００１７】
図１及び図２に示す要素１４０において、下部バッファ層２３０が、ＳｉＧｅバッファ層２２５上に形成される。この実施形態において、下部バリア層２３０は、Ｇｅの濃度が４０ａｔ ｗｔ ％から８０ａｔ ｗｔ ％の範囲であるＳｉＧｅ化合物から形成されている。下部バリア層２３０は、１０ナノメートル（ｎｍ）から５０ナノメートル（ｎｍ）の間の範囲の厚み、より好ましくは、１０ｎｍから３０ｎｍの間の厚みにエピタキャシル成長される。
【００１８】
図１及び図２に示される要素１５０において、デルタドーピング層２３５が、下部バリア層２３０上に形成される。デルタドーピング層２３５の形成は、下部バリア層２３０のエピタキシャル成長を一時的に中断し、下部バリア層２３０の表面をドーピング元素の原子の流れ、又はドーピング前駆体の流れに晒すことによって行われる。デルタドーピング層２３５の形成により、良好に画定された狭いドーパント層を提供することができ、高いピーク濃度、及び、１つの原子層と同程度に狭い幅を有するドーピング分布を実現できる。デルタドーピング層２３５の厚みは、５Åから３００Åの範囲であり、より好ましくは、５Åから２０Åの範囲である。デルタドーピング層２３５の形成に使用される材料としては、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）及び／又はアンチモン（Ｓｂ）が挙げられる。
【００１９】
デルタドーピング層２３５を形成した後、図１の要素１６０において、スペーサ層２４０を形成する。スペーサ層２４０は、下部バリア層２３０を形成するのに使用された材料と同じ材料で構成することができるが、本実施形態はこの点に関して限定されない。例えば、スペーサ層２４０は、スペーサ層を覆う層及び隣接する層との格子整合を改善すると考えられる材料によって形成されてもよい。スペーサ層２４０は、デルタドーピング層２３５の形成に使用されたドーパントソースを終結し、下部バリア層２３０の形成に使用されたエピタキャシル成長を再開させることによって形成されてもよい。このように形成されたスペーサ２４０は、実質的にドーピング原子を、デルタドーピング層２３５の領域に閉じ込める。図２に描かれている積層構造は、下部バリア層２３０、デルタドーピング層２３５及びスペーサ層２４０を含み、デルタドープされたバンドギャップの大きな積層構造２４５となっている。
【００２０】
図１の要素１７０において、図２の狭いバンドギャップ層２５０に対応する狭いバンドギャップ材料を含む量子井戸層が、スペーサ層２４０上に形成されて、狭いバンドギャップ材料が、バンドギャップの大きい材料に隣接して形成される。本実施形態では、バンドギャップの狭い層２５０は、Ｇｅによって形成されるが、この点に関して実施形態は限定されない。これに替えて、バンドギャップの狭い層２５０は、ＩｎＳｂ又はＧａＡｓで形成されてもよい。バンドギャップの狭い層２５０の厚みは、５ｎｍから１００ｎｍの間の範囲であり、より好ましくは、２０ｎｍから４０ｎｍの間の範囲である。
【００２１】
図１の要素１８０において、上部バリア層２５５を任意で、バンドギャップの狭い層２５０上に形成することができる。図２の上部バリア層２５５は、一実施形態では、エピタキシャル工程を使用してＳｉＧｅにより形成される。しかしながら、上部バリア層２５５は、ＩｎＡＩＡｓ、ＡＩＧａＡＳ、ＡＩＩｎＳｂ及びＩｎＰのような相対的にバンドギャップの大きい別の材料で形成されてもよい。上部バリア層２５５の厚みは、所望のバリア特性を提供するように選択的に設計され、一実施形態では、１０ｎｍから６０ｎｍの範囲、より好ましくは、１５ｎｍから３０ｎｍの範囲であってもよい。
【００２２】
整流された量子井戸構造を、様々な実施形態において採用してもよく、例えば、変調ドープした平面型トランジスタ（図示せず）、又は、図３に示すデカルト座標系のＸ、Ｙ、Ｚ軸に沿って描かれる非平面型トランジスタのような実施形態において採用してもよい。この実施形態においてバンドギャップの狭い層２５０を露出させるべく、図２の上部バリア層２５５が浸食される。バンドギャップの狭い層２５０は、当業者に知られたドライエッチング及び／又はウェットエッチング技術を使用して上部バリア層２５５をエッチングすることによって露出される。使用される特定のドライエッチング及び／又はウェットエッチングシーケンスは、バンドギャップの狭い層２６０に大きな影響を与えることなく上部バリア層２５５をエッチングするよう、選択的になっている。
【００２３】
狭いバンドギャップ層２５０、及び図２のデルタドープされたバンドギャップの大きな積層体２４５の一部は、図３に示すようにマルチゲート本体３２０を形成するべく、パターニングされる。バンドギャップの狭い層２５０を、フォトリソグラフィ及びエッチング技術によってパターニングし、実質的に同じ長さの３つのゲートを有するトライゲートデバイスを生成する。別の実施形態では、バンドギャップの狭い層２５０は、実質的に同じ長さを有する２つのゲートを備える（図示せず）狭いｆｉｎＦＥＴ構造を形成するべくパターニングされる。デルタドープされたバンドギャップの大きい積層体２４５の一部がパターニングされて、凹部領域が形成される。この実施形態において、図２の下部バリア層２３０、デルタドーピング層２３５及びスペーサ層２４０の一部は、バンドギャップの大きな構造３０５を形成するために取り除かれて、バンドギャップの大きな構造３０５に隣接する絶縁領域３１５の形成のための凹部が提供される。マルチゲート本体３２０の形成の間に、バンドギャップの大きな構造３０５は、デルタドープされたバンドギャップの大きい積層体２４５をパターニングすることによって形成され、積層体は、変調ドープされた非平面型トランジスタの活性領域として機能する。
【００２４】
バンドギャップの大きな構造３０５は、大きなバンドギャップ基材厚み３１０を提供するべくパターニングされ、大きなバンドギャップ基材厚み３１０は、バンドギャップの大きな構造３０５全体の厚みとほぼ同じであってもよい。これに替えて、大きなバンドギャップ基材厚み３１０はゼロであってもよく、絶縁領域３１５が、直接ＳｉＧｅバッファ層２２５に隣接してもよい。絶縁領域３１５は、酸化シリコン、窒化シリコン、シリコン窒酸化物、又は高誘電率の材料といった誘電体によって形成されてもよい。絶縁領域３１５を形成するのに使用される材料としては、例えば、酸化ハフニウム、ハフニウム酸化シリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、ジルコニウム酸化シリコン、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、酸化タンタル酸鉛スカンジウム、及びニオブ酸鉛亜鉛が挙げられる。絶縁領域３１５は、従来の蒸着法を使用して形成することができ、例えば、従来の化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤプロセス、又は物理的気相成長（ＰＶＤ）プロセスによって形成されてもよい。好ましくは、従来の原子層ＣＶＤプロセスが使用される。
【００２５】
マルチゲート誘電体層３３０が、マルチゲート本体３２０及び絶縁領域３１５上に形成され、マルチゲート誘電体層３３０は、酸化シリコン又は高誘電率材料のうちの少なくとも一方を含む。高誘電率材料は、酸化ランタン、酸化タンタル、酸化チタン、酸化ハフニウム、酸化ジルコニウム、チタン酸ジルコン酸鉛、チタン酸バリウムストロンチウム、又は酸化アルミニウムのうちの少なくとも１つを含む。マルチゲート誘電体層３３０は、マルチゲート本体３２０上に共形の層として、当業者に周知の方法を使用して堆積され、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）、高密度化学気相蒸着法（ＨＤＣＶＤ）、分子有機化学気相成長法（ＭＯＣＶＤ）、原子層成長法（ＡＬＤ）又はスパッタリングを使用して、堆積される。
【００２６】
共形の仕事関数金属層３３５は、所望の厚みで、マルチゲート誘電体層３３０の上に形成される。仕事関数金属は、既知の仕事関数を有する金属であり、エレクトロンボルト（ｅＶ）の単位で表される金属が元来有する性質である。一実施形態において、仕事関数金属層３３０は、窒化チタン、窒化タンタル、又はその他の遷移窒化金属のうちの少なくとも１つを含む。仕事関数金属層の厚みは、マルチゲートデバイスの目標とする閾値電圧（Ｖｔ）の関数である。一実施形態において、仕事関数金属層は、方向性に感度を有する物理気相成長（ＰＶＤ）プロセスを使用して形成される。
【００２７】
例えば、ポリシリコンであるマルチゲート電力３４０及びハードマスク３４５が、仕事関数金属層３３５上に形成される。マルチゲート電極３４０及びハードマスク３４５は、当業者にとって周知の一連の堆積、リソグラフィー及びエッチングプロセスによって形成される。マルチゲート電極３４０は、ドープされる又はドープされず、ハードマスク３４５は、窒化シリコン又は酸窒化シリコンを含んでもよい。ゲート絶縁スペーサ３５０は、次に続く処理の間に、マルチゲート電極３４０、仕事関数金属層３３５及びマルチゲート誘電体層３３０を保護する。この実施形態において、図３の非平面型トランジスタは、基板２０５へのリーク電流によって生じる電流を整流することによって平行伝導を改善するべく構成される。ＳｉＰＮ接合２１０及びＳｉＧｅＰＮ接合２２０を含むＰＮ接合超格子の適用により、基板２０５へのリーク電流に起因する平行伝導を大幅に低減させることができる。
【００２８】
図４は、変調ドープされた平面及び／又は非平面型トランジスタを含む中央演算処理装置（ＣＰＵ）を備えるシステムを示している。ここでは、データを、変調ドープされた非平面型トランジスタを含む中央演算処理装置（ＣＰＵ）４１０で処理するための通信システム４００が、一実施形態に従って図示されている。通信システム４００は、ＣＰＵ４１０を有するマザーボード４２０、及び、バス４４０に結合されたネットワーキングインターフェース４３０を含む。より具体的には、ＣＰＵ４１０は、先に記載した変調ドープされた非平面型トランジスタを含んでもよく、及び／又はその製造方法を含む。用途に応じて、通信システム４００は、その他の要素を更に含んでもよく、これに限定されるわけではないが、例えば、揮発性及び不揮発性メモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、大容量記憶装置（ハードディスク、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が挙げられる。これらの要素のうちの１以上は、上述した濃度が傾斜して分布するゲルマニウムを多く含むシリコンゲルマニウム領域、及び／又はその製造方法を含んでもよい。様々な実施形態において、通信システム４００は、パーソナルデジタルアシスタント（ＰＤＡ）、携帯端末、タブレットコンピュータ装置、ラップトップコンピュータ装置、デスクトップコンピュータ装置、セットトップボックス、エンターテイメント制御装置、デジタルカメラ、デジタルビデオレコーダ、ＣＤプレーヤ、ＤＶＤプレーヤ、又はその他のデジタルデバイス等であってもよい。
【００２９】
本発明の複数の実施形態が、例示及び説明を目的として提示された。本発明の完全な記載を提供すること、又は本発明の正確な形式の開示に限定することを意図していない。説明及び特許請求の範囲に含まれる、左、右、上、下、上に、下に、上部の、下部の、第１、第２等の言葉は、説明することのみを目的として使用されており、これに限定されると解釈されるべきではない。例えば、基板又は集積回路のデバイスの面（又は能動面）は、相対的な垂直方向の位置を称して基板の"上面"と称されるが、基板は、実際にはあらゆる方向に向けられる場合があり、この基板の"上面"は、標準的な地球座標系を基準として、"下面"よりも下側に位置する場合もあるが、この場合も含めて"上面"であるとしている。また、（特許請求の範囲を含めて）本明細書で使用されている"〜上に（ｏｎ）"という言葉は、特に記載がない限り、第１層が直接第２層の上に存在する又は直に接触していることを指しているのではなく、第１層と第１層の上の第２層との間に、第３層又はその他の構造が存在してもよいことを指す。本明細書に記載された物品又はデバイスの実施形態は、複数の位置及び方向に配置された状態で、製造、使用又は出荷することができる。
【００３０】
上述の教示を背景として、多くの変形及び改良が可能であることは、当業者にとって明らかである。当業者であれば、様々な均等物の組み合わせ及び代替が存在することが理解できる。したがって、本発明の範囲は、詳細な説明によって限定されることを意図しておらず、添付の特許請求の範囲によって限定される。
【技術分野】
【０００１】
本発明は、半導体集積回路の製造分野に関し、これに限定するわけではないが、特に、リーク電流の整合を提供するＰＮ（ｐｏｓｉｔｉｖｅ−ｎｅｇａｔｉｖｅ）接合超格子を有する量子井戸構造に関する。
【背景技術】
【０００２】
量子井戸トランジスタを備える様々な電子デバイス及び光電子デバイスは、例えば、シリコン基板上に形成されたエピタキシャル成長されたヘテロ構造を含み、トランジスタチャネルにおける非常に高いキャリア移動度を提供している。これらのデバイスは、非常に高い駆動電流性能を提供できるため、低消費電力及び高速論理回路への適用を可能にしている。しかしながら、量子井戸を有するＰ型の金属酸化膜半導体（ＰＭＯＳ）は、量子井戸を有するＮ型の金属酸化膜半導体（ＮＭＯＳ）と比較して、トランジスタのチャネルにおける移動度が低い。量子井戸を歪ませることによって、ＰＭＯＳ量子井戸の移動度を高めることができるが、平行伝導の量が増えてしまい、ＯＦＦ状態でのリーク電流の劣化につながるという欠点がある。
【０００３】
以下に記載する本発明の側面及びそれに付随する利点は、以下の詳細な説明及び添付の図面を参照することによって明らかとなるであろう。図面において、特に指定されていない限り、同様な参照番号は、同様な要素を示している。
【図面の簡単な説明】
【０００４】
【図１】ＰＮ接合超格子を有する量子井戸構造を形成するのに使用される製造プロセスの一実施形態を示したフローチャートである。
【図２】基板上のＰＮ接合超格子を有する量子井戸構造の断面図である。
【図３】ゲート電極及びゲート絶縁スペーサを含む非平面量子井戸デバイスの等角図である。
【図４】変調ドープされた非平面型トランジスタを含む中央演算処理装置（ＣＰＵ）を備えるシステムを示した図である。
【発明を実施するための形態】
【０００５】
様々な実施形態において、量子井戸デバイスにおけるＰＮ接合の超格子を組み込む装置及び方法が記載される。以下の説明では、様々な実施形態が記載される。しかしながら、当業者であれば、様々な実施形態は、１以上の特定の詳細事項がなくとも、又は、その他の置換及び／又は付加的な方法、材料又は要素を追加しても、これら様々な実施形態を実施可能であることは理解できる。また、本発明を不明瞭にしない目的から、他の場合においては、周知の構造、材料、又は動作の図示又は詳細な説明を省略している。本発明の特徴を十分に理解できるよう説明することを目的として、特定の数字、方式及び設定が記載されている。しかしながら、これらの特定の詳細事項がなくとも、本発明を実施可能である。図面に示されている様々な実施形態は、例示に過ぎず、必ずしも実寸で描かれていない。
【０００６】
明細書全体にわたって使用されている「一実施形態」、「ある実施形態」との言葉は、少なくとも本発明の一実施形態が、実施形態に関連した特定の特徴、構造、材料又は特徴を含むことを意味するが、必ずしも全ての実施形態が、これら特定の特徴、構造、材料又は特徴を含むことを意味しない。したがって、本明細書中の様々な箇所で使用されている「一実施形態」、「ある実施形態」という表現は、必ずしも同一の実施形態を示していない。さらに、特定の特徴、構造、材料又は特徴は、好適な態様で、１以上の実施形態において組み合わせられてもよい。様々な付加的な層及び／又は構造が含まれていてもよく、及び／又は記載された特徴は、別の実施形態においては省略されてもよい。
【０００７】
様々な動作が、本発明を理解するのに最も有効な態様で、複数の別々の動作として記載される。しかしながら、説明の記載順は、これらの動作が必ずしもその順番で実行されなければならないと解釈されることを意図していない。特に、これらの動作は、必ずしも説明された順番で実行されなくてもよい。記載された実施形態とは異なる順番で、説明された動作が実行されてもよい。様々な更なる動作を実行してもよく、及び／又は説明された動作を、別の実施形態において省略してもよい。
【０００８】
異なるバンドギャップを有する少なくとも２つの材料を含むエピタキャシル成長させた量子井戸を実装することにより、平面マルチゲートトランジスタの性能を改善することができ、この場合、量子井戸は、バッファ層に埋め込まれた又は隣接したＰＮ接合超格子を使用することによって整合され、量子井戸を基板から効率的に分離することができる。好ましくは、バンドギャップ材料は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）のようなＩＶ族元素から形成されるが、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族系の材料を使用してもよい。ＩＩＩ−Ｖ族系の材料は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素とを有する成分からなる化合物である。ＩＩ−ＶＩ族系の材料は、少なくとも１つのＩＩ族元素と少なくとも１つのＶＩ族元素とを有する成分からなる化合物である。量子井戸と基板との間に複数のＰＮ接合を含むＰＮ接合超格子を採用する利点としては、複数のＰＮ接合を使用することにより、複数のＰＮ接合のうちの少なくとも１つが、無欠陥となり、量子井戸を基板から電気的に絶縁する確率を高めることができることである。
【０００９】
従来のシリコンを基本とする製造機能と互換性を有する製造工程を使用して、ＰＮ接合超格子を有する量子井戸をバッファ層内に又はバッファ層に隣接して形成することができれば、半導体デバイス製造分野における進歩であると言える。ＰＮ接合超格子の使用により、量子井戸を含む同様なデバイスと比較して、平行伝導を大幅に低減することができる。例えば、量子井戸を有するＰ型ドープされた金属酸化膜半導体（ＰＭＯＳ）デバイスは通常、量子井戸が歪められていない限り、移動度が低くなってしまうという問題がある。しかしながら、歪み量子井戸を有するＰＭＯＳデバイスは、大量の平行伝導が発生し、寄生層を通じたリーク電流が発生し、ＯＦＦ状態のリーク電流が大幅に劣化してしまうという問題がある。
【００１０】
量子井戸デバイスにおける平行伝導を改善する実施形態が、図１及び図２に例示されている。図１には、ＰＮ接合超格子を有する量子井戸構造を形成するのに使用される製造プロセスの一実施形態を示したフローチャートが示されており、形成される整流された量子井戸２００は、平面又は非平面量子井戸デバイスとして実施されてもよい。要素１００において、シリコンベースのＰＮ接合が、基板上に形成される。シリコンベースのＰＮ接合は、図２における整流された量子井戸構造２００のＳｉＰＮ接合２１０に対応する。
【００１１】
ＳｉＰＮ接合２１０及び整流された量子井戸構造２００におけるその他の層は、分子線エピタキシー法（ＭＢＥ）、液相エピタキシー法（ＬＰＥ）、化学気相成長（ＣＶＤ）法、超高真空化学気相成長（ＵＨＣＶＤ）法、有機金属化学気相成長（ＭＯＣＶＤ法）、又は原子層エピタキシー（ＡＬＥ）法のうちの１以上を使用して、基板２０５上に形成される。基板２０５は、好ましくは、バルクシリコンによって構成され、別の場合には、埋め込みシリコン・オン・インシュレータ（ＳＯＩ）基板（図示せず）であってもよい。これに替えて、基板２０５は、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ゲルマニウム、又はアンチモン化ガリウムのような、シリコンと組み合わせられても組み合わせられなくてもよい、その他の材料によって形成されていてもよい。基板２０５が形成される材料として、少数の例しかここでは記載されていないが、半導体デバイスを構築可能な基礎となる材料であれば、いかなる材料も本発明の範囲及び精神に含まれる。
【００１２】
本実施形態において、ＳｉＰＮ接合２１０は、基板２０５上に形成され、ＳｉＰＮ接合２１０のＰ型ドープ部分２０７は基板２０５上に又は隣接して成長され、ＳｉＰＮ接合２１０のＮ型ドープ部分２０９は、Ｐ型ドープ部分２０７上に又は隣接して成長される。ＳｉＰＮ接合２１０の厚みは、約５００オングストローム（Å）から１０，０００オングストローム（Å）の間の大きさである。ＳｉＰＮ接合２１０は、基板２０５とＳｉＰＮ接合２１０との間の界面における結晶格子との整合又は厳密な整合を提供するシリコンを含む。Ｐ型ドープ部分２０７は、典型的には、ボロンが、５．０Ｅ１６（ａｔｏｍｓ／ｃｍ３）から１．０Ｅ１９（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたシリコン、より好ましくは、２．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）から８．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたシリコンである。しかしながら、別の実施形態では、Ｐ型ドープ部分２０７は、ガリウム（Ｇａ）又はインジウム（Ｉｎ）といった別のＩＩＩ族元素でドープされていてもよい。Ｎ型ドープ部分２０９は、典型的には、リン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）でドープされたシリコンであり、ドープ濃度は、１．０Ｅ１６（ａｔｏｍｓ／ｃｍ３）から１．０Ｅ１９（ａｔｏｍｓ／ｃｍ３）の範囲、より好ましくは、２．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）から８．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）の範囲である。
【００１３】
図１及び図２に示される要素１１０において、接合間バッファ層２１５が、ＳｉＰＮ接合２１０上に形成される。接合間バッファ層２１５の形成は、ＳｉＰＮ接合２１０を汚染物質に晒すことなく、インサイチュで実行してもよい。一実施形態において、接合間バッファ層２１５は、結晶格子不整合を最小限にする又は取り除くのに十分な厚みである、約１，０００Åから１０，０００Åの間の厚みを有するシリコンゲルマニウム（ＳｉＧｅ）の均一層によって形成される。別の実施形態においては、接合間バッファ層２１５は、ＳｉＰＮ接合２１０の格子サイズと、隣接して位置するＳｉＧｅＰＮ接合２２０の格子サイズとの間の遷移を提供するような、ＳｉＧｅの傾斜層によって形成される。接合間バッファ層２１５に、ＳｉＧｅの傾斜層を使用することにより、結晶格子不整合に起因するＳｉＧｅＰＮ接合２２０における欠陥を低減又は取り除くことができ、基板２０５からの絶縁性を強化することができる。この実施形態において、接合間バッファ層２１５を構成するＳｉＧｅ傾斜層は、連続的に傾斜しており、ＳｉＰＮ接合２１０の界面においては、Ｇｅの濃度が約２０原子量％（ａｔ ｗｔ ％）であり、ＳｉＧｅＰＮ接合２２０の界面では、Ｇｅの濃度が約８０原子量％（ａｔ ｗｔ ％）にまで上昇する。別の実施形態では、接合間バッファ層２１５を構成するＳｉＧｅ傾斜層は、段階的に傾斜しており、ＳｉＰＮ接合２１０の界面ではＧｅ濃度が低く、ＳｉＧｅＰＮ接合２２０の界面ではＧｅ濃度が高くなるように、接合間バッファ層２１５の厚み方向に沿って相対的に急激に且つ不連続にＧｅ濃度が変化する。
【００１４】
図１の要素１２０に記載されるように、ＳｉＧｅＰＮ接合２２０が、接合間バッファ層２１５上に形成される。ＳｉＧｅＰＮ接合２２０のＰ型ドープ部分２０７は、接合間バッファ層２１５上に又は隣接して成長され、ＳｉＧｅＰＮ接合２２０のＮ型ドープ部分２０９は、Ｐ型ドープ部分２０７上に又は隣接して成長される。形成されるＳｉＧｅＰＮ接合２２０とＳｉＰＮ接合２１０との組み合わせで、ＰＮ接合超格子が形成される。ＳｉＧｅＰＮ接合を採用することにより、リーク電流を抑える、又はリーク電流が接合間バッファ層２１５に到達するのを防ぐことができる。しかしながら、図１及び図２に示されるＰＮ接合に、更なるＰＮ接合（図示せず）を追加して、基板２０５からの絶縁性をさらに高めるＰＮ接合超格子を提供してもよい。
【００１５】
ＳｉＧｅＰＮ接合２２０の厚みは、約５００Åから１０，０００Åの間の範囲である。ＳｉＰＮ接合２２０は、ＳｉＧｅ化合物を含み、ＳｉＧｅＰＮ接合２２０と、図２に示されたＳｉＧｅバッファ層２２５のような隣接する層との間の界面における結晶格子の整合又は厳密な整合を提供する。Ｐ型ドープ部分２０７は、典型的には、ボロンが、５．０Ｅ１６（ａｔｏｍｓ／ｃｍ３）から１．０Ｅ１９（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたＳｉＧｅ、より好ましくは、２．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）から８．０Ｅ１７（ａｔｏｍｓ／ｃｍ３）の範囲の濃度でドープされたＳｉＧｅである。
【００１６】
図１及び図２に示す要素１３０において、上部バッファ層を、任意で、ＳｉＧｅＰＮ接合２２０上に形成する。この実施形態において、上部バッファ層は、４０原子量％から８０原子量％の範囲の濃度のＧｅを含む、より好ましくは、６５原子量％から７５原子量％の範囲の濃度のＧｅを含むＳｉＧｅバッファ層２２５である。ＳｉＧｅＰＮ接合２２０の形成は、ＳｉＧｅＰＮ接合２２０を汚染物質に晒すことなく、インサイチュで実行されてもよい。一実施形態において、ＳｉＧｅバッファ層２２５は、約１，０００Å未満の厚みを有するシリコンゲルマニウム（ＳｉＧｅ）の均一層によって形成されるが、実施形態はこの点に関して限定されない。別の実施形態では、ＳｉＧｅバッファ層２２５は、ＳｉＧｅの傾斜層で形成されており、それにより、ＳｉＧｅバッファ層２２５と隣接する層との間の界面及び界面付近における格子欠陥を低減又は取り除いている。
【００１７】
図１及び図２に示す要素１４０において、下部バッファ層２３０が、ＳｉＧｅバッファ層２２５上に形成される。この実施形態において、下部バリア層２３０は、Ｇｅの濃度が４０ａｔ ｗｔ ％から８０ａｔ ｗｔ ％の範囲であるＳｉＧｅ化合物から形成されている。下部バリア層２３０は、１０ナノメートル（ｎｍ）から５０ナノメートル（ｎｍ）の間の範囲の厚み、より好ましくは、１０ｎｍから３０ｎｍの間の厚みにエピタキャシル成長される。
【００１８】
図１及び図２に示される要素１５０において、デルタドーピング層２３５が、下部バリア層２３０上に形成される。デルタドーピング層２３５の形成は、下部バリア層２３０のエピタキシャル成長を一時的に中断し、下部バリア層２３０の表面をドーピング元素の原子の流れ、又はドーピング前駆体の流れに晒すことによって行われる。デルタドーピング層２３５の形成により、良好に画定された狭いドーパント層を提供することができ、高いピーク濃度、及び、１つの原子層と同程度に狭い幅を有するドーピング分布を実現できる。デルタドーピング層２３５の厚みは、５Åから３００Åの範囲であり、より好ましくは、５Åから２０Åの範囲である。デルタドーピング層２３５の形成に使用される材料としては、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）及び／又はアンチモン（Ｓｂ）が挙げられる。
【００１９】
デルタドーピング層２３５を形成した後、図１の要素１６０において、スペーサ層２４０を形成する。スペーサ層２４０は、下部バリア層２３０を形成するのに使用された材料と同じ材料で構成することができるが、本実施形態はこの点に関して限定されない。例えば、スペーサ層２４０は、スペーサ層を覆う層及び隣接する層との格子整合を改善すると考えられる材料によって形成されてもよい。スペーサ層２４０は、デルタドーピング層２３５の形成に使用されたドーパントソースを終結し、下部バリア層２３０の形成に使用されたエピタキャシル成長を再開させることによって形成されてもよい。このように形成されたスペーサ２４０は、実質的にドーピング原子を、デルタドーピング層２３５の領域に閉じ込める。図２に描かれている積層構造は、下部バリア層２３０、デルタドーピング層２３５及びスペーサ層２４０を含み、デルタドープされたバンドギャップの大きな積層構造２４５となっている。
【００２０】
図１の要素１７０において、図２の狭いバンドギャップ層２５０に対応する狭いバンドギャップ材料を含む量子井戸層が、スペーサ層２４０上に形成されて、狭いバンドギャップ材料が、バンドギャップの大きい材料に隣接して形成される。本実施形態では、バンドギャップの狭い層２５０は、Ｇｅによって形成されるが、この点に関して実施形態は限定されない。これに替えて、バンドギャップの狭い層２５０は、ＩｎＳｂ又はＧａＡｓで形成されてもよい。バンドギャップの狭い層２５０の厚みは、５ｎｍから１００ｎｍの間の範囲であり、より好ましくは、２０ｎｍから４０ｎｍの間の範囲である。
【００２１】
図１の要素１８０において、上部バリア層２５５を任意で、バンドギャップの狭い層２５０上に形成することができる。図２の上部バリア層２５５は、一実施形態では、エピタキシャル工程を使用してＳｉＧｅにより形成される。しかしながら、上部バリア層２５５は、ＩｎＡＩＡｓ、ＡＩＧａＡＳ、ＡＩＩｎＳｂ及びＩｎＰのような相対的にバンドギャップの大きい別の材料で形成されてもよい。上部バリア層２５５の厚みは、所望のバリア特性を提供するように選択的に設計され、一実施形態では、１０ｎｍから６０ｎｍの範囲、より好ましくは、１５ｎｍから３０ｎｍの範囲であってもよい。
【００２２】
整流された量子井戸構造を、様々な実施形態において採用してもよく、例えば、変調ドープした平面型トランジスタ（図示せず）、又は、図３に示すデカルト座標系のＸ、Ｙ、Ｚ軸に沿って描かれる非平面型トランジスタのような実施形態において採用してもよい。この実施形態においてバンドギャップの狭い層２５０を露出させるべく、図２の上部バリア層２５５が浸食される。バンドギャップの狭い層２５０は、当業者に知られたドライエッチング及び／又はウェットエッチング技術を使用して上部バリア層２５５をエッチングすることによって露出される。使用される特定のドライエッチング及び／又はウェットエッチングシーケンスは、バンドギャップの狭い層２６０に大きな影響を与えることなく上部バリア層２５５をエッチングするよう、選択的になっている。
【００２３】
狭いバンドギャップ層２５０、及び図２のデルタドープされたバンドギャップの大きな積層体２４５の一部は、図３に示すようにマルチゲート本体３２０を形成するべく、パターニングされる。バンドギャップの狭い層２５０を、フォトリソグラフィ及びエッチング技術によってパターニングし、実質的に同じ長さの３つのゲートを有するトライゲートデバイスを生成する。別の実施形態では、バンドギャップの狭い層２５０は、実質的に同じ長さを有する２つのゲートを備える（図示せず）狭いｆｉｎＦＥＴ構造を形成するべくパターニングされる。デルタドープされたバンドギャップの大きい積層体２４５の一部がパターニングされて、凹部領域が形成される。この実施形態において、図２の下部バリア層２３０、デルタドーピング層２３５及びスペーサ層２４０の一部は、バンドギャップの大きな構造３０５を形成するために取り除かれて、バンドギャップの大きな構造３０５に隣接する絶縁領域３１５の形成のための凹部が提供される。マルチゲート本体３２０の形成の間に、バンドギャップの大きな構造３０５は、デルタドープされたバンドギャップの大きい積層体２４５をパターニングすることによって形成され、積層体は、変調ドープされた非平面型トランジスタの活性領域として機能する。
【００２４】
バンドギャップの大きな構造３０５は、大きなバンドギャップ基材厚み３１０を提供するべくパターニングされ、大きなバンドギャップ基材厚み３１０は、バンドギャップの大きな構造３０５全体の厚みとほぼ同じであってもよい。これに替えて、大きなバンドギャップ基材厚み３１０はゼロであってもよく、絶縁領域３１５が、直接ＳｉＧｅバッファ層２２５に隣接してもよい。絶縁領域３１５は、酸化シリコン、窒化シリコン、シリコン窒酸化物、又は高誘電率の材料といった誘電体によって形成されてもよい。絶縁領域３１５を形成するのに使用される材料としては、例えば、酸化ハフニウム、ハフニウム酸化シリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、ジルコニウム酸化シリコン、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、酸化タンタル酸鉛スカンジウム、及びニオブ酸鉛亜鉛が挙げられる。絶縁領域３１５は、従来の蒸着法を使用して形成することができ、例えば、従来の化学気相成長（ＣＶＤ）プロセス、低圧ＣＶＤプロセス、又は物理的気相成長（ＰＶＤ）プロセスによって形成されてもよい。好ましくは、従来の原子層ＣＶＤプロセスが使用される。
【００２５】
マルチゲート誘電体層３３０が、マルチゲート本体３２０及び絶縁領域３１５上に形成され、マルチゲート誘電体層３３０は、酸化シリコン又は高誘電率材料のうちの少なくとも一方を含む。高誘電率材料は、酸化ランタン、酸化タンタル、酸化チタン、酸化ハフニウム、酸化ジルコニウム、チタン酸ジルコン酸鉛、チタン酸バリウムストロンチウム、又は酸化アルミニウムのうちの少なくとも１つを含む。マルチゲート誘電体層３３０は、マルチゲート本体３２０上に共形の層として、当業者に周知の方法を使用して堆積され、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）、高密度化学気相蒸着法（ＨＤＣＶＤ）、分子有機化学気相成長法（ＭＯＣＶＤ）、原子層成長法（ＡＬＤ）又はスパッタリングを使用して、堆積される。
【００２６】
共形の仕事関数金属層３３５は、所望の厚みで、マルチゲート誘電体層３３０の上に形成される。仕事関数金属は、既知の仕事関数を有する金属であり、エレクトロンボルト（ｅＶ）の単位で表される金属が元来有する性質である。一実施形態において、仕事関数金属層３３０は、窒化チタン、窒化タンタル、又はその他の遷移窒化金属のうちの少なくとも１つを含む。仕事関数金属層の厚みは、マルチゲートデバイスの目標とする閾値電圧（Ｖｔ）の関数である。一実施形態において、仕事関数金属層は、方向性に感度を有する物理気相成長（ＰＶＤ）プロセスを使用して形成される。
【００２７】
例えば、ポリシリコンであるマルチゲート電力３４０及びハードマスク３４５が、仕事関数金属層３３５上に形成される。マルチゲート電極３４０及びハードマスク３４５は、当業者にとって周知の一連の堆積、リソグラフィー及びエッチングプロセスによって形成される。マルチゲート電極３４０は、ドープされる又はドープされず、ハードマスク３４５は、窒化シリコン又は酸窒化シリコンを含んでもよい。ゲート絶縁スペーサ３５０は、次に続く処理の間に、マルチゲート電極３４０、仕事関数金属層３３５及びマルチゲート誘電体層３３０を保護する。この実施形態において、図３の非平面型トランジスタは、基板２０５へのリーク電流によって生じる電流を整流することによって平行伝導を改善するべく構成される。ＳｉＰＮ接合２１０及びＳｉＧｅＰＮ接合２２０を含むＰＮ接合超格子の適用により、基板２０５へのリーク電流に起因する平行伝導を大幅に低減させることができる。
【００２８】
図４は、変調ドープされた平面及び／又は非平面型トランジスタを含む中央演算処理装置（ＣＰＵ）を備えるシステムを示している。ここでは、データを、変調ドープされた非平面型トランジスタを含む中央演算処理装置（ＣＰＵ）４１０で処理するための通信システム４００が、一実施形態に従って図示されている。通信システム４００は、ＣＰＵ４１０を有するマザーボード４２０、及び、バス４４０に結合されたネットワーキングインターフェース４３０を含む。より具体的には、ＣＰＵ４１０は、先に記載した変調ドープされた非平面型トランジスタを含んでもよく、及び／又はその製造方法を含む。用途に応じて、通信システム４００は、その他の要素を更に含んでもよく、これに限定されるわけではないが、例えば、揮発性及び不揮発性メモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、大容量記憶装置（ハードディスク、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が挙げられる。これらの要素のうちの１以上は、上述した濃度が傾斜して分布するゲルマニウムを多く含むシリコンゲルマニウム領域、及び／又はその製造方法を含んでもよい。様々な実施形態において、通信システム４００は、パーソナルデジタルアシスタント（ＰＤＡ）、携帯端末、タブレットコンピュータ装置、ラップトップコンピュータ装置、デスクトップコンピュータ装置、セットトップボックス、エンターテイメント制御装置、デジタルカメラ、デジタルビデオレコーダ、ＣＤプレーヤ、ＤＶＤプレーヤ、又はその他のデジタルデバイス等であってもよい。
【００２９】
本発明の複数の実施形態が、例示及び説明を目的として提示された。本発明の完全な記載を提供すること、又は本発明の正確な形式の開示に限定することを意図していない。説明及び特許請求の範囲に含まれる、左、右、上、下、上に、下に、上部の、下部の、第１、第２等の言葉は、説明することのみを目的として使用されており、これに限定されると解釈されるべきではない。例えば、基板又は集積回路のデバイスの面（又は能動面）は、相対的な垂直方向の位置を称して基板の"上面"と称されるが、基板は、実際にはあらゆる方向に向けられる場合があり、この基板の"上面"は、標準的な地球座標系を基準として、"下面"よりも下側に位置する場合もあるが、この場合も含めて"上面"であるとしている。また、（特許請求の範囲を含めて）本明細書で使用されている"〜上に（ｏｎ）"という言葉は、特に記載がない限り、第１層が直接第２層の上に存在する又は直に接触していることを指しているのではなく、第１層と第１層の上の第２層との間に、第３層又はその他の構造が存在してもよいことを指す。本明細書に記載された物品又はデバイスの実施形態は、複数の位置及び方向に配置された状態で、製造、使用又は出荷することができる。
【００３０】
上述の教示を背景として、多くの変形及び改良が可能であることは、当業者にとって明らかである。当業者であれば、様々な均等物の組み合わせ及び代替が存在することが理解できる。したがって、本発明の範囲は、詳細な説明によって限定されることを意図しておらず、添付の特許請求の範囲によって限定される。
【特許請求の範囲】
【請求項１】
第１材料を含む基板と、
前記第１材料を含み、前記基板上に設けられた第１ＰＮ接合と、
前記第１材料及び第２材料を含み、前記第１ＰＮ接合上に設けられたバッファ層と、
前記第２材料を含み、前記バッファ層上に設けられたデルタドープされたバンドギャップの大きい積層体と、
前記デルタドープされたバンドギャップの大きい積層体上に設けられたバンドギャップの狭い層と
を備える量子井戸デバイス。
【請求項２】
前記第２材料を含み、前記バッファ層上に設けられた第２ＰＮ接合を更に備える請求項１に記載の量子井戸デバイス。
【請求項３】
前記第１材料はシリコンであり、前記第２材料はゲルマニウムである請求項２に記載の量子井戸デバイス。
【請求項４】
前記第１ＰＮ接合は、２．０Ｅ１７ ａｔｏｍｓ／ｃｍ３から８．０Ｅ１７ ａｔｏｍｓ／ｃｍ３の範囲の濃度のボロンでドープされたＰ型ドープ部分を更に有する請求項１に記載の量子井戸デバイス。
【請求項５】
前記量子井戸デバイスは、平面型トランジスタである請求項２に記載の量子井戸デバイス。
【請求項６】
１５ナノメートルから３０ナノメートルの範囲の厚みを有する上部バリア層を更に備える請求項２に記載の量子井戸デバイス。
【請求項７】
前記バンドギャップの狭い層は、２０ナノメートルから４０ナノメートルの範囲の厚みを有する請求項２に記載の量子井戸デバイス。
【請求項８】
基板と、
前記基板上に設けられたＰＮ接合超格子と、
前記ＰＮ接合超格子上に設けられたデルタドープされたバンドギャップの大きな積層体と、
前記デルタドープされたバンドギャップの大きな積層体上に設けられたマルチゲート本体と
を備える非平面型トランジスタ。
【請求項９】
前記ＰＮ接合超格子の第１ＰＮ接合と第２ＰＮ接合との間に、バッファ層を更に備える請求項８に記載の非平面型トランジスタ。
【請求項１０】
前記第１ＰＮ接合はシリコンを含み、第２ＰＮ接合はゲルマニウムを含む請求項９に記載の非平面型トランジスタ。
【請求項１１】
前記第１ＰＮ接合は、Ｎ型ドープ部分を有し、
前記Ｎ型ドープ部分は、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）からなる群から選択されるドーパントでドープされている請求項９に記載の非平面型トランジスタ。
【請求項１２】
前記マルチゲート本体上に設けられる仕事関数金属と、
絶縁領域とを更に備える請求項９に記載の非平面型トランジスタ。
【請求項１３】
前記仕事関数金属上に設けられたマルチゲート電極を更に備える請求項１２に記載の非平面型トランジスタ。
【請求項１４】
前記マルチゲート本体は、Ｇｅの濃度が４０から８０原子量％の範囲である請求項１３に記載の非平面型トランジスタ。
【請求項１５】
基板上に第１ＰＮ接合を形成する段階と、
前記第１ＰＮ接合上に第１バッファ層を形成する段階と、
前記第１バッファ層上に第２ＰＮ接合を形成する段階と、
前記第２ＰＮ接合上に第２バッファ層を形成する段階と、
前記第２バッファ層上に、デルタドープされたバンドギャップの大きな積層体を形成する段階と
を備える方法。
【請求項１６】
前記第１ＰＮ接合は、２．０Ｅ１７ ａｔｏｍｓ／ｃｍ３から８．０Ｅ１７ ａｔｏｍｓ／ｃｍ３の範囲の濃度のボロンでドープされたＰ型ドープ部分を更に有する請求項１５に記載の方法。
【請求項１７】
前記デルタドープされたバンドギャップの大きな積層体上に、バンドギャップの狭い層及び上部バリア層を更に備える請求項１５に記載の方法。
【請求項１８】
前記上部バリア層は、１５ナノメートル（ｎｍ）から３０ナノメートル（ｎｍ）の範囲の厚みを有する請求項１７に記載の方法。
【請求項１９】
前記バンドギャップの狭い層は、２０ナノメートル（ｎｍ）から４０ナノメートル（ｎｍ）の範囲の厚みを有する請求項１７に記載の方法。
【請求項２０】
前記デルタドープされたバンドギャップの大きな積層体は、ゲルマニウム（Ｇｅ）を含む請求項１５に記載の方法。
【請求項１】
第１材料を含む基板と、
前記第１材料を含み、前記基板上に設けられた第１ＰＮ接合と、
前記第１材料及び第２材料を含み、前記第１ＰＮ接合上に設けられたバッファ層と、
前記第２材料を含み、前記バッファ層上に設けられたデルタドープされたバンドギャップの大きい積層体と、
前記デルタドープされたバンドギャップの大きい積層体上に設けられたバンドギャップの狭い層と
を備える量子井戸デバイス。
【請求項２】
前記第２材料を含み、前記バッファ層上に設けられた第２ＰＮ接合を更に備える請求項１に記載の量子井戸デバイス。
【請求項３】
前記第１材料はシリコンであり、前記第２材料はゲルマニウムである請求項２に記載の量子井戸デバイス。
【請求項４】
前記第１ＰＮ接合は、２．０Ｅ１７ ａｔｏｍｓ／ｃｍ３から８．０Ｅ１７ ａｔｏｍｓ／ｃｍ３の範囲の濃度のボロンでドープされたＰ型ドープ部分を更に有する請求項１に記載の量子井戸デバイス。
【請求項５】
前記量子井戸デバイスは、平面型トランジスタである請求項２に記載の量子井戸デバイス。
【請求項６】
１５ナノメートルから３０ナノメートルの範囲の厚みを有する上部バリア層を更に備える請求項２に記載の量子井戸デバイス。
【請求項７】
前記バンドギャップの狭い層は、２０ナノメートルから４０ナノメートルの範囲の厚みを有する請求項２に記載の量子井戸デバイス。
【請求項８】
基板と、
前記基板上に設けられたＰＮ接合超格子と、
前記ＰＮ接合超格子上に設けられたデルタドープされたバンドギャップの大きな積層体と、
前記デルタドープされたバンドギャップの大きな積層体上に設けられたマルチゲート本体と
を備える非平面型トランジスタ。
【請求項９】
前記ＰＮ接合超格子の第１ＰＮ接合と第２ＰＮ接合との間に、バッファ層を更に備える請求項８に記載の非平面型トランジスタ。
【請求項１０】
前記第１ＰＮ接合はシリコンを含み、第２ＰＮ接合はゲルマニウムを含む請求項９に記載の非平面型トランジスタ。
【請求項１１】
前記第１ＰＮ接合は、Ｎ型ドープ部分を有し、
前記Ｎ型ドープ部分は、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）からなる群から選択されるドーパントでドープされている請求項９に記載の非平面型トランジスタ。
【請求項１２】
前記マルチゲート本体上に設けられる仕事関数金属と、
絶縁領域とを更に備える請求項９に記載の非平面型トランジスタ。
【請求項１３】
前記仕事関数金属上に設けられたマルチゲート電極を更に備える請求項１２に記載の非平面型トランジスタ。
【請求項１４】
前記マルチゲート本体は、Ｇｅの濃度が４０から８０原子量％の範囲である請求項１３に記載の非平面型トランジスタ。
【請求項１５】
基板上に第１ＰＮ接合を形成する段階と、
前記第１ＰＮ接合上に第１バッファ層を形成する段階と、
前記第１バッファ層上に第２ＰＮ接合を形成する段階と、
前記第２ＰＮ接合上に第２バッファ層を形成する段階と、
前記第２バッファ層上に、デルタドープされたバンドギャップの大きな積層体を形成する段階と
を備える方法。
【請求項１６】
前記第１ＰＮ接合は、２．０Ｅ１７ ａｔｏｍｓ／ｃｍ３から８．０Ｅ１７ ａｔｏｍｓ／ｃｍ３の範囲の濃度のボロンでドープされたＰ型ドープ部分を更に有する請求項１５に記載の方法。
【請求項１７】
前記デルタドープされたバンドギャップの大きな積層体上に、バンドギャップの狭い層及び上部バリア層を更に備える請求項１５に記載の方法。
【請求項１８】
前記上部バリア層は、１５ナノメートル（ｎｍ）から３０ナノメートル（ｎｍ）の範囲の厚みを有する請求項１７に記載の方法。
【請求項１９】
前記バンドギャップの狭い層は、２０ナノメートル（ｎｍ）から４０ナノメートル（ｎｍ）の範囲の厚みを有する請求項１７に記載の方法。
【請求項２０】
前記デルタドープされたバンドギャップの大きな積層体は、ゲルマニウム（Ｇｅ）を含む請求項１５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２０１２−５２０５８０（Ｐ２０１２−５２０５８０Ａ）
【公表日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−５００８１８（Ｐ２０１２−５００８１８）
【出願日】平成２２年３月２日（２０１０．３．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２５８４５
【国際公開番号】ＷＯ２０１０／１０７５７１
【国際公開日】平成２２年９月２３日（２０１０．９．２３）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２２年３月２日（２０１０．３．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２５８４５
【国際公開番号】ＷＯ２０１０／１０７５７１
【国際公開日】平成２２年９月２３日（２０１０．９．２３）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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