【課題】 エッチングによるダメージを抑制しながら、ヘテロ接合面の近傍に負イオンを導入する技術を提供する。
【解決手段】 導入領域８上に保護膜３０を形成する保護膜形成工程と、保護膜形成工程の後に、導入領域８を負イオンを含むプラズマに曝すプラズマ工程を備えている。保護膜３０は、プラズマに対するエッチング速度が導入領域８よりも小さい。保護膜３０には、負イオンを通過させることが可能な材料が用いられている。プラズマ中の負イオンは、保護膜３０を通過し、導入領域８に導入される。 （もっと読む）

【課題】リーク電流および閾値を低減させるゲート絶縁膜を提供する。
【解決手段】図１に示すように、半導体基板１上に、ゲート絶縁膜３を形成するゲート絶縁膜形成工程と、ゲート絶縁膜３上に、ゲート電極４を形成するゲート電極形成工程と、を備え、ゲート絶縁膜形成工程は、第１金属の酸化膜あるいは酸窒化膜を、成膜する第１の成膜工程と、第１金属の酸化膜あるいは酸窒化膜上に第２金属または、その酸化物を成膜する第２の成膜工程と、第２金属を第１金属の酸化膜中に拡散させるために熱処理する熱処理工程の３工程を含む。 （もっと読む）

【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】質量密度の高い絶縁膜の製造方法を提案すること。
【解決手段】絶縁膜の製造方法は、基板の上に絶縁膜を形成するステップと、その絶縁膜を処理するステップとを備えている。絶縁膜は、ＳｉとＯとを含んでおり、たとえばＳｉＯ₂膜である。第２のステップでは、絶縁膜の温度を５５１℃以上５７４℃以下として、活性状態の希ガスと活性状態の酸素とを絶縁膜に供給する。 （もっと読む）

【課題】 層間絶縁膜をＣＭＰ法で研磨、平坦化する際、ＭＯＳ型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第１活性領域（例えばＰチャネルトランジスタ形成領域）上のゲート電極（シリコン膜１４と金属シリサイド膜１５との積層膜）上には第１応力膜（圧縮応力ライナー膜）１６のみを形成し、第２活性領域（例えばＮチャネルトランジスタ領域）上のゲート電極上には第２応力膜（引っ張り応力ライナー膜）１８のみを形成する。一方、素子分離１０上のゲート電極上には第１および第２応力膜１６、１８の積層膜を形成する。層間絶縁膜２０のＣＭＰ法による研磨は、素子分離１０上の第２応力膜１８の露出後に停止する。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第１導電型の第１電界効果トランジスタを第１基板に設ける。そして、第１導電型と異なる第２導電型の第２電界効果トランジスタを第２基板に設ける。そして、第１基板と第２基板とのそれぞれを対面させて貼り合わせる。そして、第１電界効果トランジスタと第２電界効果トランジスタとの間を電気的に接続させる。 （もっと読む）

【課題】１０ｎｍ程度の溝を有する微細構造物を安価で簡便かつ高精度に作製可能な微細構造物の製造方法、該微細構造物の製造方法により製造される微細構造物、及び該微細構造物を有する電界効果型半導体素子を提供すること。
【解決手段】本発明の微細構造物の製造方法は、トップダウン形成法により、基板上に少なくとも２つの凸状の形状からなる第１の構造体を形成する第１の構造体形成工程と、ボトムアップ形成法により、前記第１の構造体が形成された基板上に形成材料を堆積させ、隣接する前記第１の構造体の中間位置に凹状の溝を有する第２の構造体を形成する第２の構造体形成工程と、を含むことを特徴とする。 （もっと読む）

【課題】Ｇｅ基板と絶縁膜との界面に、良好なＧｅ酸化膜を形成する。
【解決手段】上面に絶縁膜（Ｈｉｇｈ−ｋ膜）３２が積層されたＧｅ基板３１の絶縁膜３２の表面から、酸素原子含有ガスを含む処理ガスのプラズマを照射する。絶縁膜３２越しにＧｅ基板３１を酸化させて、絶縁膜３２とＧｅ基板３１との界面にＧｅ酸化膜３３を形成する。絶縁膜３２がＧｅ酸化膜３３に対して保護膜として機能し、形成されたＧｅ酸化膜３３の劣化を防ぐ。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１１と、基板１１上方に形成された電子走行層１２と、電子走行層１２上方に形成された電子供給層１３と、電子供給層１３上方に形成されたソース電極１５ｓ及びドレイン電極１５ｄと、電子供給層１３上方で、ソース電極１５ｓ及びドレイン電極１５ｄの間に形成された第１のゲート電極１５ｇ−１及び第２のゲート電極１５ｇ−２と、が設けられている。ゲート電極１５ｇ−１の仕事関数は、第２のゲート電極１５ｇ−２の仕事関数よりも低い。 （もっと読む）

【課題】センサ感度を向上したＩＳＦＥＴおよびこのＩＳＦＥＴセルを適用したＩＳＦＥＴアレイを提供する。
【解決手段】第１導電型を有する半導体基板１０と、半導体基板１０上に配置され、第１導電型と反対導電型の第２導電型を有するウェル領域１２と、ウェル領域１２上に配置され、第１導電型を有するソース領域１４およびドレイン領域１６と、ウェル領域１２上に配置されたゲート絶縁膜１８と、ゲート絶縁膜１８上に、ドレイン領域１６に隣接して配置されたトランスファゲート電極２０と、ゲート絶縁膜１８に接触する液体試料２６と、液体試料２６中に配置された参照電極２４とを備えるＩＳＦＥＴ２およびこのＩＳＦＥＴセルを適用したＩＳＦＥＴアレイ４。 （もっと読む）

【課題】急峻なＳ値特性を有するとともに、ソース／ドレイン領域が同じ導電型となる対称構造を有する電界効果トランジスタを提供する。
【解決手段】本実施形態による電界効果トランジスタは、半導体層と、前記半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域側の前記ゲート電極の少なくとも一方の側面に設けられた高誘電体のゲート側壁と、を備え、前記ソース領域および前記ドレイン領域は前記ゲート電極の対応する側面から離れている。 （もっと読む）

【課題】低オン抵抗、高耐圧及び高信頼性を達成する。
【解決手段】窒化物半導体装置１１０は、第１半導体層３、第２半導体層４、第１電極１０、第２電極７、第３電極８、第１絶縁膜６及び第２絶縁膜５を備える。第１半導体層３は、窒化物半導体を含む。第２半導体層４は、第１半導体層３上に設けられ、孔部４ａを有する。第２半導体層４は、第１半導体層３よりも広い禁制帯幅を有する窒化物半導体を含む。第１電極１０は、孔部４ａ内に設けられる。第１電極１０の一方側に第２電極７、他方側に第３電極８が設けられ、それぞれ第２半導体層４と電気的に接続される。第１絶縁膜６は、酸素を含有する膜であって、第１電極１０と孔部４ａの内壁とのあいだ、及び第１電極１０と第２電極７とのあいだに設けられ、第３電極８と離間して設けられる。第２絶縁膜５は、窒素を含有する膜であって、第１電極１０と第３電極８とのあいだで第２半導体層４に接して設けられる。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】ＣＭＯＳトランジスタのソース−ドレイン置換技術に関し、装置一式を利用して基板材料に窪みをエッチングして、その後、応力を有する異なる材料を堆積することに関し、大気に曝すことなく、エッチングとその後の堆積とを行う方法の提供。
【解決手段】エッチングおよびデポジションによりＣＭＯＳトランジスタの接合領域を形成する方法であって、
第１接合領域２７０を形成すべくゲート電極１９０の隣の基板１２０の第１箇所と、前記基板１２０に第２接合領域２８０を形成すべく前記ゲート電極１９０を介して前記第１箇所とは反対側に位置する前記基板１２０の第２箇所とを除去する工程と、前記第１接合領域２７０と前記第２接合領域２８０とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。 （もっと読む）

【課題】駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。ソースドレイン領域１２２を構成するシリコン及びソースドレイン領域１２２に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。 （もっと読む）

【課題】定電流動作が可能な窒化物半導体装置を提供する。
【解決手段】窒化物半導体を含む半導体層３０と、ソース電極４０と、ドレイ電極５０と、第１ゲート電極１０と、第２ゲート電極２０と、を備えた窒化物半導体装置１１１が提供される。ソース電極４０とドレイン電極５０は、主面上に設けられ、半導体層とオーミック性接触を形成し、互いに離間する。第１ゲート電極１０は、主面上においてソース電極４０とドレイン電極５０との間に設けられる。第２ゲート電極２０は、主面上においてソース電極４０と第１ゲート電極１０との間に設けられる。ソース電極４０と第１ゲート電極１０との間の電位差が０ボルトのときに、半導体層３０のうちの第１ゲート電極に対向する部分は導通する。第１ゲート電極１０は、第２ゲート電極２０に印加される電圧に応じた定電流をスイッチングする。 （もっと読む）

【課題】エッチング水溶液を用いたエッチング速度の向上したエッチング装置を提供する。
【解決手段】本明細書に開示するエッチング装置１０は、放射線１１をエッチング水溶液２０に照射する放射線源１２と、放射線１１が照射されるエッチング水溶液２０を収容するエッチング槽１３と、放射線源１２から照射される放射線１１を反射して、放射線１１をエッチング水溶液２０に照射する反射部とを備える。エッチング槽１３は、放射線１１を透過する放射線窓１５を有し、放射線窓１５の内側には、被エッチング物３０の表面を水酸基によって官能化する活性種のエッチング水溶液２０からの生成を促進する触媒層１６ａが配置される。 （もっと読む）

【課題】 ゲート電極の微細化が可能な電界効果型トランジスタを提供する。
【解決手段】 本開示に係る電界効果型トランジスタは、基板１０と、基板１０上に形成され、フィン領域１３と該フィン領域１３の両端にそれぞれ形成されるソース領域１４とドレイン領域１５とを有する半導体層と、フィン領域１３の少なくとも２面の一部と接する凸部１７１を有するゲート電極１７と、を備える。 （もっと読む）