【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】ゲート絶縁膜における電荷トラップを大幅に低減し、信頼性の高い化合物半導体装置を実現する。
【解決手段】化合物半導体層２と、化合物半導体層２上でゲート絶縁膜６を介して形成されたゲート電極７とを備えており、ゲート絶縁膜６は、Ｓｉ_xＮ_yを絶縁材料として含有しており、Ｓｉ_xＮ_yは、０．６３８≦ｘ／ｙ≦０．８６３であり、水素終端基濃度が２×１０²²／ｃｍ³以上５×１０²²／ｃｍ³以下の範囲内の値とされたものである。 （もっと読む）

【課題】ゲートメタル電極とＨｉｇｈ−ｋ膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Ｎウェル１０２の上に形成された第１のゲート絶縁膜１０９と、該第１のゲート絶縁膜１０９の上に形成された第１のゲート電極とを備えている。第１のゲート絶縁膜１０９は、第１の高誘電体膜１０９ｂを含み、第１のゲート電極は、第１の高誘電体膜１０９ｂの上に形成され、ＴｉＮ層１１０ａとＡｌＮ層１１０ｂとが交互に積層された第１の実効仕事関数調整層１１０を含む。ＴｉＮ層１１０ａはＡｌＮ層１１０ｂよりも抵抗が小さく、且つ、ＡｌＮ層１１０ｂはＴｉＮ層１１０ａよりも実効仕事関数の調整量が大きい。 （もっと読む）

【課題】従来のゲートラスト法の問題点を解決し、さらなる微細化に対応できるゲート構造を実現する。
【解決手段】半導体領域１０１上から、ダミーゲート構造を除去してリセス１０７ａを形成した後、リセス１０７ａの底部の半導体領域１０１の表面上に界面層１０８を形成する。次に、界面層１０８上及びリセス１０７ａの側壁上に高誘電率絶縁膜１０９を形成すした後、リセス１０７ａ内部の高誘電率絶縁膜１０９上に、ゲート電極の少なくとも一部となる金属含有膜１１０を形成する。界面層１０８上に形成されている部分の高誘電率絶縁膜１０９の厚さは、リセス１０７ａの側壁上に形成されている部分の高誘電率絶縁膜１０９の厚さよりも厚い。 （もっと読む）

【課題】高誘電率絶縁膜のエッチング制御性を向上することができるプラズマ処理方法を提供する。
【解決手段】ウエハＷ上の半導体デバイスに形成されたハフニウム酸化膜にエッチング処理を施す際、ウエハＷをプラズマ処理装置１０のチャンバ１１内に搬入し、該チャンバ１１内の処理空間ＳにＣ_４Ｆ_８ガス、一酸化炭素ガス、アルゴンガス及びキセノンガスを所定の流量比で供給し、処理空間Ｓに高周波電力を印加して供給された処理ガスからプラズマを発生させ、キセノンによってＣ_４Ｆ_８からのフッ素の解離をより促進して高いエッチレートで高誘電率絶縁膜をエッチングする。 （もっと読む）

【課題】ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部２で囲まれた活性領域１４に位置し、後の工程でコア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１のみに、Ｎｃｈ用ゲートスタック構造ＮＧを構成する積層膜を形成し、上記領域Ｇａ１以外の領域ＮＧａ１には、Ｐｃｈ用ゲートスタック構造ＰＧを構成する積層膜を形成する。これにより、コア用ｎＭＩＳのゲートＧが形成される領域Ｇａ１へ素子分離部２から引き寄せられる酸素原子の供給量を減少させる。 （もっと読む）

【課題】半導体装置において、セルフターンオンが発生しないようにし、安定した動作を実現する。
【解決手段】半導体装置を、基板１と、基板の上方に設けられ、電子走行層６及び電子供給層７を含む半導体積層構造２と、半導体積層構造の上方に設けられたゲート電極３、ソース電極４及びドレイン電極５と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド１０、ソースパッド１１及びドレインパッド１２と、ゲートパッド、ソースパッド及びドレインパッドの下方に設けられた導電層１とを備えるものとし、ゲートパッドとソースパッドとの間の距離を、ゲートパッドとドレインパッドとの間の距離よりも小さくする。 （もっと読む）

【課題】閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。 （もっと読む）

【課題】通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体電界効果トランジスタとして、高い密度のドレイン電流を実現することが可能にする。
【解決手段】窒化物半導体からなるチャネル層半導体６の上方の極性面方向に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層され、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚が、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成されるか、または、第１領域２１内には障壁層半導体５が存在しない状態で形成されるとともに、第２領域２２内に存在する障壁層半導体５中に、障壁層半導体５よりもバンドギャップが小さい単一層の量子井戸７または多重層の多重量子井戸を挿入した量子井戸構造が形成される構造にする。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。 （もっと読む）

【課題】ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止する、信頼性の高い化合物半導体装置を実現する。
【解決手段】ゲート電極８は、ファインゲート構造の幹状の下方部分８ａと、下方部分８ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分８ｂとが一体形成されており、下方部分８ａは、下端を含む第１の部分８ａａと、第１の部分８ａａ上の第２の部分８ａｂとを有し、保護壁７は、第１の部分８ａａの両側面のみを覆うように形成されている。 （もっと読む）

【課題】実際のデバイスの絶縁破壊寿命に適合する精度の良いシミュレーションを行って、正確な絶縁膜の絶縁破壊寿命を求めることで、実測データとの対比で欠陥種、欠陥の大きさ等を正確に解析できる絶縁破壊寿命シミュレーション方法及びシリコンウェーハ表面の品質評価方法を提供することを目的とする。
【解決手段】前記シミュレーションする構造における、前記シリコンウェーハと前記絶縁膜の界面及び前記絶縁膜と前記金属電極の界面に、及び／又は、前記絶縁膜中に予め欠陥を組み込み、該欠陥を組み込んだ構造において、前記絶縁膜中に欠陥を乱数にて発生させて前記絶縁膜の絶縁破壊寿命を求める絶縁破壊寿命シミュレーション方法。 （もっと読む）

【課題】ＮＢＴＩを改善することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２上に形成され、ゲート絶縁膜１０４と、下部ゲート電極１０５、及び下部ゲート電極１０５上に形成された上部ゲート電極１０６を含むゲート電極１２０とを有するｐチャネル型ＭＩＳトランジスタとを備える。下部ゲート電極１０５は、結晶粒界を有する多結晶の金属窒化物で構成されており、当該結晶粒界には金属窒化物を構成する元素とは異なる元素が偏析されている。 （もっと読む）

【課題】窒化物半導体装置において、高温且つ高電圧下のスイッチング時においても電流コラプスによるオン抵抗の増大が生じないようにする。
【解決手段】基板１上には、バッファ層２、ＧａＮからなるチャネル層３及びアンドープＡｌＧａＮからなるバリア層４が順次形成されている。チャネル層３は、該チャネル層３の下部にｐ型不純物層３ａを有し、その上にアンドープ層３ｂを有している。バリア層４及びチャネル層３の端部が除去されており、露出したバリア層４及びチャネル層３の側面と接するように、それぞれソース電極５及びドレイン電極６が設けられている。バリア層４上におけるソース電極５とドレイン電極６との間の領域にはゲート電極７が設けられている。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。
【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。 （もっと読む）

【課題】Ｇｅ半導体層に、極浅かつ高濃度のキャリアからなるｎ型不純物領域を形成する。
【解決手段】ｎ型とｐ型のうちの一方の導電型の半導体基板と、半導体基板表面に選択的に設けられ、一方の導電型と異なる導電型の一対の不純物拡散領域と、一対の不純物拡散領域により挟まれた半導体基板上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられたゲート電極とを備え、不純物拡散領域の少なくとも一部は、基板に含まれる不純物と同じ導電型で、かつ基板の不純物濃度より高い不純物濃度を有する。 （もっと読む）

【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）