半導体装置及びその製造方法、電源装置
【課題】半導体装置において、セルフターンオンが発生しないようにし、安定した動作を実現する。
【解決手段】半導体装置を、基板１と、基板の上方に設けられ、電子走行層６及び電子供給層７を含む半導体積層構造２と、半導体積層構造の上方に設けられたゲート電極３、ソース電極４及びドレイン電極５と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド１０、ソースパッド１１及びドレインパッド１２と、ゲートパッド、ソースパッド及びドレインパッドの下方に設けられた導電層１とを備えるものとし、ゲートパッドとソースパッドとの間の距離を、ゲートパッドとドレインパッドとの間の距離よりも小さくする。
【解決手段】半導体装置を、基板１と、基板の上方に設けられ、電子走行層６及び電子供給層７を含む半導体積層構造２と、半導体積層構造の上方に設けられたゲート電極３、ソース電極４及びドレイン電極５と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド１０、ソースパッド１１及びドレインパッド１２と、ゲートパッド、ソースパッド及びドレインパッドの下方に設けられた導電層１とを備えるものとし、ゲートパッドとソースパッドとの間の距離を、ゲートパッドとドレインパッドとの間の距離よりも小さくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、電源装置に関する。
【背景技術】
【０００２】
従来、半導体装置として、電子走行層及び電子供給層を含む半導体積層構造を有する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）がある。
近年、ＧａＮ系の化合物半導体であるＡｌＧａＮ／ＧａＮのヘテロ接合を利用し、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用い、これらを積層したＨＥＭＴ構造を有するＧａＮ−ＨＥＭＴの開発が活発である。
【０００３】
ＧａＮは、バンドギャップが約３．４ｅＶであり、Ｓｉのバンドギャップ（約１．１ｅＶ）及びＧａＡｓのバンドギャップ（約１．４ｅＶ）よりも大きく、高い破壊電界強度を有する材料である。また、ＧａＮは、大きい飽和電子速度を有する材料である。このため、ＧａＮは、高電圧動作が可能で、高出力が得られる電源用半導体装置を実現するための材料として極めて有望である。また、ＧａＮ−ＨＥＭＴは、例えば、電子装置に備えられる電源装置に用いられる高効率のスイッチング素子や電気自動車に用いられる高耐圧の電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２４００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＨＥＭＴでは、トランジスタのオフ時に、トランジスタがオンとなるセルフターンオンが発生してしまう場合がある。
そこで、セルフターンオンが発生しないようにし、安定した動作を実現できるようにしたい。
【課題を解決するための手段】
【０００６】
本半導体装置及び電源装置は、基板と、基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、ゲートパッド、ソースパッド及びドレインパッドの下方に設けられた導電層とを備え、ゲートパッドとソースパッドとの間の距離が、ゲートパッドとドレインパッドとの間の距離よりも小さくなっていることを要件とする。
【０００７】
本半導体装置及び電源装置は、基板と、基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、基板の裏面であって、ゲートパッド及びソースパッドの下方に設けられた導電層とを備えることを要件とする。
【０００８】
本半導体装置及び電源装置は、基板と、基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、素子分離領域と、素子分離領域以外の非素子分離領域とを備え、ドレインパッドは、素子分離領域の上方に設けられており、ゲートパッド及びソースパッドは、非素子分離領域の上方に設けられていることを要件とする。
【０００９】
本半導体装置の製造方法は、導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、ゲート電極、ソース電極及びドレイン電極の上方でゲート電極、ソース電極及びドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、ゲートパッドとソースパッドとの間の距離が、ゲートパッドとドレインパッドとの間の距離よりも小さくなるように形成することを要件とする。
【００１０】
本半導体装置の製造方法は、基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、ゲート電極、ソース電極及びドレイン電極の上方でゲート電極、ソース電極及びドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、基板の裏面であって、ゲートパッド及びソースパッドの下方に導電層を形成することを要件とする。
【００１１】
本半導体装置の製造方法は、基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、素子分離領域を形成し、半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、ゲート電極、ソース電極及びドレイン電極の上方でゲート電極、ソース電極及びドレイン電極のそれぞれに接続されるように、ドレインパッドを素子分離領域の上方に形成し、ゲートパッド及びソースパッドを素子分離領域以外の非素子分離領域の上方に形成することを要件とする。
【発明の効果】
【００１２】
したがって、本半導体装置及びその製造方法、電源装置によれば、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の構成を示す模式的断面図である。
【図２】第１実施形態にかかる半導体装置におけるトランジスタの等価回路を示す模式図である。
【図３】第１実施形態にかかる半導体装置に備えられるパッドと導電層との間の容量を説明するための模式図である。
【図４】第１実施形態にかかる半導体装置におけるトランジスタの等価回路を示す模式図である。
【図５】第１実施形態にかかる半導体装置のパッドレイアウトを示す模式的平面図である。
【図６】（Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図７】（Ａ）、（Ｂ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図８】第１実施形態にかかる半導体装置におけるソース配線とゲート配線との間の容量を説明するための模式図である。
【図９】第２実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図１０】第２実施形態にかかる半導体装置の変形例の構成を示す模式的断面図である。
【図１１】第３実施形態にかかる半導体装置の構成を示す模式的平面図である。
【図１２】第４実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図１３】第５実施形態にかかる半導体装置（半導体パッケージ）の構成を示す模式的平面図である。
【図１４】第５実施形態にかかる電源装置に含まれるＰＦＣ回路の構成を示す模式図である。
【発明を実施するための形態】
【００１４】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図７を参照しながら説明する。
【００１５】
本実施形態にかかる半導体装置は、電子走行層及び電子供給層を含む半導体積層構造を有するＨＥＭＴである。例えば、窒化物系の化合物半導体、例えばＧａＮ系の化合物半導体を用いた化合物半導体装置である。なお、ＧａＮ系の化合物半導体を用いたＨＥＭＴをＧａＮ−ＨＥＭＴ又はＧａＮ系ＨＥＭＴという。
以下、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用い、これらを積層したＨＥＭＴ構造を有し、電子機器や電源装置に備えられるスイッチング素子に用いられる電源向けのＧａＮ−ＨＥＭＴを例に挙げて説明する。
【００１６】
本ＧａＮ−ＨＥＭＴは、図１に示すように、基板１と、基板１の上方に設けられた半導体積層構造２と、半導体積層構造２の上方に設けられたゲート電極３、ソース電極４及びドレイン電極５とを備える。なお、ＧａＮ−ＨＥＭＴをＧａＮトランジスタとも言う。
本実施形態では、基板１は、導電性基板である。ここでは、基板１は、導電性ＳｉＣ基板、即ち、ｎ型ＳｉＣ基板又はｐ型ＳｉＣ基板である。
【００１７】
半導体積層構造２は、電子走行層６及び電子供給層７を含む半導体積層構造である。ここでは、半導体積層構造２は、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を積層した構造になっている。なお、図１中、符号２０は２次元電子ガス層を示している。また、半導体積層構造２は、電子走行層６及び電子供給層７を含むものであれば良く、他の積層構造になっていても良い。
【００１８】
そして、このように構成される半導体積層構造２上に、ゲート電極３、ソース電極４及びドレイン電極５が設けられている。
ここでは、ｎ−ＡｌＧａＮ電子供給層７上に、例えばＴａ／Ａｌからなるソース電極４及びドレイン電極５が設けられている。
また、ｎ−ＧａＮキャップ層８上にＡｌＯ膜（絶縁膜）９が設けられており、このＡｌＯ膜９上に、例えばＮｉ／Ａｕからなるゲート電極３が設けられている。つまり、ゲート電極３は、ｎ−ＧａＮキャップ層８上にゲート絶縁膜としてのＡｌＯ膜９を介して設けられている。
【００１９】
このように、本ＧａＮ−ＨＥＭＴは、ゲート絶縁膜を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタである。
本実施形態では、ＡｌＯ膜９は、半導体積層構造２の表面全体、即ち、ｎ−ＧａＮキャップ層８の表面全体並びにソース電極４及びドレイン電極５の表面（側面及び上面）を覆うように設けられている。つまり、ＡｌＯ膜９は、ゲート電極３の直下でゲート絶縁膜として機能し、これ以外の領域でパッシベーション膜として機能する。
【００２０】
なお、ここでは、絶縁膜の材料としてＡｌＯを用いた場合を例に挙げて説明しているが、これに限られるものではなく、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗのいずれかを含む酸化物、窒化物又は酸窒化物を用いても良い。
また、本ＧａＮ−ＨＥＭＴは、ゲート電極３、ソース電極４及びドレイン電極５の上方に、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を備える。
【００２１】
つまり、ゲート電極３、ソース電極４及びドレイン電極５の上方に、絶縁膜２５及びこの絶縁膜２５を介して設けられた金属配線１４〜１６を含む配線層１３を介して、ゲートパッド１０、ソースパッド１１及びドレインパッド１２が設けられている。そして、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、それぞれ、配線層１３に含まれるゲート配線１４、ソース配線１５及びドレイン配線１６によって、ゲート電極３、ソース電極４及びドレイン電極５に接続されている。
【００２２】
ここで、各パッド１０〜１２は、金属からなり、導電性を有する。また、各パッド１０〜１２は、ボンディングパッドである。また、各パッド１０〜１２の間には絶縁膜１７が形成されている。
特に、本実施形態では、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方に、導電層として、導電性基板１を備える。つまり、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方であって、これらに対応する領域に、導電層としての導電性基板１を備える。
【００２３】
そして、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなるように、各パッド１０〜１２がレイアウトされている。
つまり、上述のように、各パッド１０〜１２の下方に導電層として導電性基板１を設けることで、ゲートパッド１０と導電層１との間、ソースパッド１１と導電層１との間、ドレインパッド１２と導電層１との間のそれぞれに容量を生じさせる。ここで、ゲートパッド１０と導電層１との間の容量をＣｇｐ、ソースパッド１１と導電層１との間の容量をＣｓｐ、ドレインパッド１２と導電層１との間の容量をＣｄｐとする。
【００２４】
そして、上述のようなパッドレイアウトにすることで、以下に具体的に説明するように、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させるようにしている。
これにより、セルフターンオンが発生しないようにし、トランジスタを適切に動作させ、安定した動作が実現できることになる。
【００２５】
つまり、ＧａＮ−ＨＥＭＴは、ＨＥＭＴ構造を有するため、入力容量が小さく、これに起因して高いスイッチングスピードが得られ、スイッチングロスを低減することができるという大きな利点がある。しかしながら、入力容量が小さいことに起因して、トランジスタのオフタイミングでドレイン電圧が急激に高くなると、これに従ってゲート電圧も高くなり、セルフターンオンが発生してしまう。そこで、上述のように構成することで、上述の利点が得られるようにしながら、セルフターンオンが発生しないようにして、安定した動作を実現している。
【００２６】
以下、具体的に説明する。
ここで、図２は、トランジスタの等価回路である。
まず、ソースを接地し、ゲートをフローティングの状態にし（即ち、ゲート電圧Ｖｇを初期電圧０Ｖにし）、ドレイン電圧Ｖｄを０Ｖとする。ここからドレイン電圧Ｖｄを上げた場合、ゲートの電荷保存則より、ゲート電圧Ｖｇは、下記式（１）によって表わすことができる。ここで、ゲート・ソース間の容量をＣｇｓ、ゲート・ドレイン間の容量をＣｇｄ、ドレイン・ソース間の容量をＣｄｓとする。
Ｃｇｄ（Ｖｇ−Ｖｄ）＋ＣｇｓＶｇ＝０
Ｖｇ＝（１／（１＋Ｃｇｓ／Ｃｇｄ））Ｖｄ・・・（１）
トランジスタのオフ時、例えばノーマリオフデバイスではゲートに印加する電圧を０Ｖにした時に、ドレイン電圧Ｖｄが上がり、これにより、ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも大きくなると、トランジスタがオンとなるセルフターンオンが発生することになる。実際にゲートをフローティングの状態にして使用することはまず無いが、トランジスタをオフにした時に、ゲート電圧Ｖｇがゲート・ソース間の抵抗との兼ね合いでドレイン電圧の上昇に伴って閾値電圧Ｖｔｈ以上まで上昇してしまうと、セルフターンオンが発生することになる。
【００２７】
一方、上記式（１）より、Ｃｇｓ／Ｃｇｄが大きいほど、ゲート電圧Ｖｇが小さくなることが分かる。つまり、Ｃｇｓ／Ｃｇｄが大きいほど、ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも大きくなりにくくなり、セルフターンオンが発生しにくくなる。
このため、セルフターンオンが発生しないようにするためには、ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも大きくならないように、上記式（１）のＣｇｓ／Ｃｇｄを大きくすれば良い。
【００２８】
そこで、上述のように構成することで、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄが大きくなるようにして、セルフターンオンが発生しないようにしている。
つまり、上述のように、各パッド１０〜１２の下方に導電層としての導電性基板１を設けることで、ゲートパッド１０と導電層１との間、ソースパッド１１と導電層１との間、ドレインパッド１２と導電層１との間に、それぞれ、容量Ｃｇｐ、Ｃｓｐ、Ｃｄｐを生じさせる。
【００２９】
ここで、図３に示すように、金属からなり、導電性を有するパッド１０〜１２と導電層１との間の容量Ｃｐは、下記式（２）によって表される。ここで、εはパッド１０〜１２と導電層１との間の半導体層（非導電性）の比誘電率、εｏは真空の誘電率、Ｓはパッド１０〜１２の面積、ｔはパッド１０〜１２と導電層１との間の距離である。
Ｃｐ＝ε×εｏ×Ｓ／ｔ・・・（２）
ここでは、ゲートパッド１０と導電層１との間の容量Ｃｇｐ、ソースパッド１１と導電層１との間の容量Ｃｓｐ、ドレインパッド１２と導電層１との間の容量Ｃｄｐは、主に、各パッド１０〜１２の面積に応じて決まる。このため、ゲートパッド１０及びソースパッド１１の面積によって、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを調整することができ、これにより、ゲート・ソース間の容量Ｃｇｓを調整することができる。
【００３０】
そして、ここでは、上述したように、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、それぞれ、ゲート配線１４、ソース配線１５及びドレイン配線１６によって、ゲート電極３、ソース電極４及びドレイン電極５に接続されている。また、各パッド１０〜１２と導電層１との間の容量同士は、導電層１及び絶縁膜１７を介して接続されている。
【００３１】
このため、各パッド１０〜１２と導電層１との間の容量及び各配線１４〜１６の容量を含むトランジスタの等価回路は、図４に示すようになる。
ここで、ゲート・ソース間の容量をＣｇｓ、ゲート・ドレイン間の容量をＣｇｄ、ドレイン・ソース間の容量をＣｄｓとする。また、ゲート電極・ソース電極間の容量をＣｇｓｔ、ゲート電極・ドレイン電極間の容量をＣｇｄｔ、ドレイン電極・ソース電極間の容量をＣｄｓｔとする。また、ゲート配線・ソース配線間の容量をＣｇｓｌ、ゲート配線・ドレイン配線間の容量をＣｇｄｌ、ドレイン配線・ソース配線間の容量をＣｄｓｌとする。また、ゲートパッド１０と導電層１との間の容量をＣｇｐ、ソースパッド１１と導電層１との間の容量をＣｓｐ、ドレインパッド１２と導電層１との間の容量をＣｄｐとする。また、ゲートパッド・導電層間の容量Ｃｇｐとソースパッド・導電層間の容量Ｃｓｐとの間の抵抗、即ち、ゲートパッド・ソースパッド間の抵抗をＲｇｓｐ、ゲートパッド・導電層間の容量Ｃｇｐとドレインパッド・導電層間の容量Ｃｄｐとの間の抵抗、即ち、ゲートパッド・ドレインパッド間の抵抗をＲｇｄｐ、ドレインパッド・導電層間の容量Ｃｄｐとソースパッド・導電層間の容量Ｃｓｐとの間の抵抗、即ち、ドレインパッド・ソースパッド間の抵抗をＲｄｓｐとする。
【００３２】
ここでは、各パッド１０〜１２は配線層１３上に形成されており、各パッド１０〜１２間には絶縁膜１７がある。このため、各パッド間の抵抗Ｒｇｓｐ、Ｒｇｄｐ、Ｒｄｓｐは、各パッド間の距離に比例する。この場合、パッド間の距離が十分に短い場合は、パッド間の抵抗は無視することができる。
本実施形態では、上述のように、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなっている。つまり、ソースパッド１１をゲートパッド１０に近い位置にレイアウトし、ドレインパッド１２をゲートパッド１０から遠い位置にレイアウトしている。
【００３３】
具体的には、図５に示すように、ゲートパッド１０とソースパッド１１との間の距離を十分に短くし、ゲートパッド１０とドレインパッド１２との間の距離を十分に長くしている。
つまり、ゲートパッド１０とソースパッド１１との間の距離を十分に短くすることで、ゲートパッド・ソースパッド間の抵抗Ｒｇｓｐを十分に小さくし、ゲートパッド・導電層間の容量Ｃｇｐとソースパッド・導電層間の容量Ｃｓｐとのつながりを実効的に大きくしている。一方、ゲートパッド１０とドレインパッド１２との間の距離を十分に長くすることで、ゲートパッド・ドレインパッド間の抵抗Ｒｇｄｐを十分に大きくし、ゲートパッド・導電層間の容量Ｃｇｐとドレインパッド・導電層間の容量Ｃｄｐとのつながりを実効的に小さくしている。
【００３４】
これにより、ゲートパッド・ソースパッド間の抵抗Ｒｇｓｐが十分に小さくなり、ゲートパッド・導電層間の容量Ｃｇｐとソースパッド・導電層間の容量Ｃｓｐとの間で電荷のやり取りができるようになっている。このため、ゲート・ソース間の容量Ｃｇｓは、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐの合成容量が付加されたものとなる。したがって、ゲート・ソース間の容量Ｃｇｓは、次式（３）により表すことができる。
Ｃｇｓ＝Ｃｇｓｔ＋Ｃｇｓｌ＋１／（１／Ｃｓｐ＋１／Ｃｇｐ）・・・（３）
一方、ゲートパッド・ドレインパッド間の抵抗Ｒｇｄｐは十分に大きくなり、ゲートパッド・導電層間の容量Ｃｇｐとドレインパッド・導電層間の容量Ｃｄｐとの間で電荷のやり取りができなくなっている。このため、ゲート・ドレイン間の容量Ｃｇｄは、ゲートパッド・導電層間の容量Ｃｇｐ及びドレインパッド・導電層間の容量Ｃｄｐの合成容量が付加されないものとなる。したがって、ゲート・ドレイン間の容量Ｃｇｄは、次式（４）により表すことができる。
Ｃｇｄ＝Ｃｇｄｔ＋Ｃｇｄｌ・・・（４）
このように、パッドレイアウトによって、各パッド１０〜１２の下方に導電層１を設けて生じさせた容量間の抵抗の大きさを調整して、発生させた容量がゲート・ソース間の容量Ｃｇｓに付加され、ゲート・ドレイン間の容量Ｃｇｄには付加されないようにしている。これにより、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄが大きくなるようにしている。この結果、セルフターンオンが発生しないようになり、安定した動作を実現することができる。
【００３５】
このため、本実施形態では、ゲートパッド１０とソースパッド１１との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になっていることになる。一方、ゲートパッド１０とドレインパッド１２との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びドレインパッド・導電層間の容量Ｃｄｐを、ゲート・ドレイン間の容量Ｃｇｄに付加しえない距離になっていることになる。
【００３６】
ところで、本ＧａＮ−ＨＥＭＴは、図１及び図５に示すように、素子分離領域１８と、素子分離領域１８以外の非素子分離領域（トランジスタ領域）１９とを備える。ここで、素子分離領域１８は、素子分離によって高抵抗化された領域であり、非素子分離領域１９は、素子分離によって高抵抗化されていない領域である。そして、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、素子分離領域１８の上方に設けられている。この場合、各パッド１０〜１２と導電層としての導電性基板１との間でｎ−ＧａＮキャップ層８や２次元電子ガス層２０は素子分離されており、高抵抗化されていることになる。このため、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、各パッド１０〜１２との間に容量を生じさせる導電層として機能しない。なお、図５中、点線で囲んでいない領域が素子分離領域１８である。
【００３７】
次に、本実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について、図６、図７を参照しながら説明する。
まず、図６（Ａ）に示すように、導電性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法を用いて、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を形成する。このようにして、導電性基板１の上方に、電子走行層６及び電子供給層７を含む半導体積層構造２を形成する。
【００３８】
ここでは、ｉ−ＧａＮ電子走行層６は厚さ約３μｍである。また、ｉ−ＡｌＧａＮスペーサ層は厚さ約５ｎｍである。また、ｎ−ＡｌＧａＮ電子供給層７は、厚さ約３０ｎｍであり、Ｓｉドーピング濃度は約５×１０１８ｃｍ−３である。また、ｎ−ＧａＮキャップ層８は、厚さ約１０ｎｍであり、Ｓｉドーピング濃度は約５×１０１８ｃｍ−３である。
次に、ｎ−ＧａＮキャップ層８上に、例えばフォトリソグラフィ技術を用いて、素子分離領域を形成する領域に開口部を有するレジスト膜を形成し、例えばイオン注入によって素子分離領域１８を形成する。ここでは、半導体積層構造２の表面側からｉ−ＧａＮ電子走行層６の途中までの領域にイオン注入を行なって高抵抗化することで素子分離領域１８を形成する。その後、レジスト膜を除去する。なお、素子分離領域１８の形成方法は、これに限られるものではない。例えば塩素系ガスを用いたドライエッチングによって溝を形成し、この溝を絶縁膜で埋め込んで素子分離領域１８を形成しても良い。
【００３９】
次に、図６（Ｂ）、図６（Ｃ）に示すように、ｎ−ＡｌＧａＮ電子供給層７上にソース電極４及びドレイン電極５を形成する。
つまり、まず、図示していないが、ｎ−ＧａＮキャップ層８上に、例えばフォトリソグラフィ技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜を形成する。
【００４０】
次いで、図６（Ｂ）に示すように、例えば塩素系ガスを用いたドライエッチングによって、ソース電極・ドレイン電極形成予定領域のｎ−ＧａＮキャップ層８を除去する。なお、ここでは、ｎ−ＧａＮキャップ層８を全部除去し、ｎ−ＡｌＧａＮ電子供給層７を除去しない場合を例に挙げて説明しているが、ｎ−ＧａＮキャップ層８を一部残しても良いし、ｎ−ＡｌＧａＮ電子供給層７を一部除去しても良い。
【００４１】
次に、図６（Ｃ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ｎ−ＡｌＧａＮ電子供給層７上のソース電極・ドレイン電極形成予定領域に、例えば、厚さ約２０ｎｍのＴａ層２１、厚さ約２００ｎｍのＡｌ層２２を形成する。ここでは、Ｔａ層２１が下層に位置する層構造を形成する。
このようにして、ｎ−ＡｌＧａＮ電子供給層７上に、Ｔａ／Ａｌ層からなるソース電極４及びドレイン電極５を形成する。
【００４２】
その後、例えば窒素雰囲気中で約４００℃から約１０００℃の温度、例えば５５０℃で熱処理を行なうことによって、オーミック特性を確立する。
次に、図６（Ｄ）に示すように、ウェハ全面にＡｌＯ膜（絶縁膜）９を形成する。つまり、ｎ−ＧａＮキャップ層８の表面全体並びにソース電極４及びドレイン電極５の表面を覆うようにＡｌＯ膜９を形成する。ここでは、例えば約１０ｎｍの厚さのＡｌＯ膜を形成する。このＡｌＯ膜９は、ゲート電極３の直下に形成された部分がゲート絶縁膜として機能し、それ以外の部分がパッシベーション膜として機能する。
【００４３】
なお、絶縁膜９の厚さは、例えば約２ｎｍから約２００ｎｍの間の厚さにすれば良い。また、絶縁膜９の形成方法は、ＡＬＤ法、プラズマＣＶＤ法、スパッタ法を用いるのが好ましい。また、絶縁膜９の材料としては、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗのいずれかを含む酸化物、窒化物又は酸窒化物を用いれば良い。
次に、図７（Ａ）に示すように、ＡｌＯ膜９上にゲート電極３を形成する。つまり、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ＡｌＯ膜９上のゲート電極形成予定領域に、例えば、厚さ約３０ｎｍのＮｉ層２３、厚さ約４００ｎｍのＡｕ層２４を形成する。これにより、ＡｌＯ膜９上に、Ｎｉ／Ａｕ層からなるゲート電極３を形成する。
【００４４】
このようにして、半導体積層構造２の上方に、ゲート電極３、ソース電極４及びドレイン電極５を形成する。
次に、図７（Ｂ）に示すように、絶縁膜２５及び金属配線１４〜１６を含む配線層１３、及び、ボンディングパッド１０〜１２を形成する。
つまり、絶縁膜２５を間に挟んで、ゲート電極３に接続されるゲート配線１４、ソース電極４に接続されるソース配線１５、及び、ドレイン電極５に接続されるドレイン配線１６を形成する。また、ゲート電極３にゲート配線１４を介して接続されるゲートパッド１０、ソース電極４にソース配線１５を介して接続されるソースパッド１１、及び、ドレイン電極５にドレイン配線１６を介して接続されるドレインパッド１２を形成する。このようにして、ゲート電極３、ソース電極４及びドレイン電極５の上方でゲート電極３、ソース電極４及びドレイン電極５のそれぞれに接続されるように、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を形成する。また、本実施形態では、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、素子分離領域１８の上方に形成する。
【００４５】
ここでは、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなるように形成する。
本実施形態では、ゲートパッド１０及びソースパッド１１は、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になるように形成する。一方、ゲートパッド１０及びドレインパッド１２は、ゲートパッド１０とドレインパッド１２との間の距離が、ゲートパッド・導電層間の容量Ｃｇｐ及びドレインパッド・導電層間の容量Ｃｄｐを、ゲート・ドレイン間の容量Ｃｇｄに付加しえない距離になるように形成する。
【００４６】
このようにして、本半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
実際に、上述のようにして作製したＧａＮ−ＨＥＭＴを、後述の第５実施形態のＰＦＣ回路に実装して１０分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。これに対し、導電性ＳｉＣ基板に代えて半絶縁性ＳｉＣ基板を用いたものでは、セルフターンオンが見られた。また、ゲートパッド１０とソースパッド１１との距離をゲートパッド１０とドレインパッド１２との距離と同一にしたもの、あるいは、ソースパッド１１及びドレインパッド１２の両方ともゲートパッド１０から十分に遠くに設けたものでは、セルフターンオンが見られた。
【００４７】
なお、上述の実施形態では、各パッド１０〜１２の下方に設けられる導電層として導電性基板を用いているが、これに限られるものではなく、例えば、導電性を有する層を含む基板を用いても良い。例えば、表面に導電性を有する層を備える絶縁性基板（高抵抗基板）又は半絶縁性基板を用いても良い。
また、上述の実施形態では、導電性基板として導電性ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、導電性Ｓｉ基板、導電性ＧａＮ基板などの他の導電性半導体基板を用いても良い。
【００４８】
また、上述の実施形態では、パッドレイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしているが、これに限られるものではない。例えば、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
配線レイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくするには、ゲート配線１４、ソース配線１５及びドレイン配線１６を、ゲート配線１４とソース配線１５とが絶縁膜２５を挟んで両側に位置する箇所が、ゲート配線１４とドレイン配線１６とが絶縁膜２５を挟んで両側に位置する箇所よりも多くなるように設ければ良い。
【００４９】
例えば図８に示すように、ソース配線１５とゲート配線１４とを絶縁膜２５を挟んで設けると、ゲート配線・ソース配線間の容量Ｃｇｓｌが生じる。このゲート配線・ソース配線間の容量Ｃｇｓｌは、上記式（２）と同様に表すことができる。このため、ソース配線１５とゲート配線１４とを絶縁膜２５を挟んで設ける箇所を増やすことで、ゲート配線・ソース配線間の容量Ｃｇｓｌを大きくすることができる。
【００５０】
このように、配線レイアウトによって、上記式（１）のＣｇｓ／Ｃｇｄを大きくすることができる。
このため、上述の実施形態のパッドレイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくする方法に、配線レイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくする方法を組み合わせて、セルフターンオンが発生しないようにすることができる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００５１】
また、上述の実施形態の構成において、後述の第２実施形態の変形例（高抵抗層を設けるもの；図１０参照）と同様に、導電層としての導電性基板１と電子走行層６との間に、導電性基板１よりも抵抗が高い高抵抗層を設けても良い。これにより、導電層としての導電性半導体層３０へのリーク電流の発生を防止することができる。
また、上述の実施形態では、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を、素子分離領域１８の上方に設けているが、これに限られるものではない。例えば、上述の実施形態の構成において、後述の第３実施形態のように、ドレインパッド１２を、素子分離領域１８の上方に設け、ゲートパッド１０及びソースパッド１１を、非素子分離領域１９の上方に設けても良い。これにより、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０も、各パッド１０、１１との間に容量を生じさせる導電層として機能させることができる。この場合、本ＧａＮ−ＨＥＭＴは、各パッド１０〜１２から基板裏面までの間に導電層１、８、２０を備えることになる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法について、図９を参照しながら説明する。
【００５２】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方に設けられ、各パッド１０〜１２との間に容量を生じさせる導電層が異なる。
つまり、本実施形態では、図９に示すように、基板１が半絶縁性基板であり、基板１と電子走行層６との間に導電性半導体層３０が設けられている。この導電性半導体層３０が、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方に設けられ、各パッド１０〜１２との間に容量を生じさせる導電層である。このため、半導体積層構造２は、導電性半導体層３０を含む。なお、図９では、説明の便宜上、基板１上に形成された半導体積層構造２のみを示しており、他の構成を省略している。
【００５３】
本実施形態では、基板１は、半絶縁性ＳｉＣ基板である。
また、半導体積層構造２は、導電性半導体層３０、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を積層した構造になっている。
ここでは、導電性半導体層３０は、導電性ＧａＮ層、ここではｎ型ＧａＮ層である。なお、ｐ型ＧａＮ層であっても良い。
【００５４】
なお、導電性半導体層３０は、これに限られるものではない。例えば、導電性半導体層３０を基板１上に形成する場合、即ち、基板１上に形成されるバッファ層として導電性バッファ層を設ける場合、導電性バッファ層としての導電性半導体層３０としては、導電性ＡｌＧａＮ層、即ち、ｎ型ＡｌＧａＮ層、又は、導電性ＡｌＮ／ＧａＮ超格子層、即ち、ｎ型ＡｌＮ／ＧａＮ超格子層を用いることができる。また、導電性半導体層３０として、単層の導電性半導体層を設けても良いし、複数の導電性半導体層を設けても良い。
【００５５】
次に、本実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について説明する。
まず、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｎ−ＧａＮ層３０、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を形成する。このようにして、基板１の上方に、導電性半導体層３０、電子走行層６及び電子供給層７を含む半導体積層構造２を形成する。ここでは、導電性ＧａＮ層３０の厚さは約１μｍである。
【００５６】
以後、上述の第１実施形態と同様の工程を経て、本半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
なお、その他の構成及び製造方法は、上述の第１実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【００５７】
実際に、上述のようにして作製したＧａＮ−ＨＥＭＴを、後述の第５実施形態のＰＦＣ回路に実装して１０分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。
なお、上述の実施形態では、基板として半絶縁性ＳｉＣ基板を用いているが、これに限られるものではない。例えば、基板は、上述の第１実施形態と同様に、導電性基板であっても良いし、絶縁性基板（高抵抗基板）であっても良い。また、基板は、Ｓｉ基板、ＧａＮ基板、サファイア基板などの他の基板であっても良い。
【００５８】
また、上述の実施形態の構成において、図１０に示すように、導電層としての導電性半導体層３０と電子走行層６との間に、導電性半導体層３０よりも抵抗が高い高抵抗層３１を設けても良い。ここでは、高抵抗層３１はｉ−ＡｌＮ層である。これにより、導電層としての導電性半導体層３０へのリーク電流の発生を防止することができる。
この場合、半導体積層構造２は、ｎ−ＧａＮ層（導電性半導体層）３０、ｉ−ＡｌＮ層（高抵抗層；絶縁層）３１、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を積層した構造となる。ここでは、ｉ−ＡｌＮ層３１の厚さは約１００ｎｍである。なお、その他は、上述の実施形態のものと同様である。また、基板１と電子走行層６との間に形成される導電性半導体層３０及び高抵抗層３１をバッファ層ともいう。
【００５９】
このようにして作製したＧａＮ−ＨＥＭＴを、後述の第５実施形態のＰＦＣ回路に実装して１０分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。
なお、高抵抗層３１は、これに限られるものではなく、ｉ−ＡｌＮ、ｐ型ＡｌＮ、ｉ−ＡｌＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＧａＮ、ＦｅドープＧａＮ、Ｓｉ酸化物、Ａｌ酸化物、Ｓｉ窒化物及びＣ（例えばダイヤモンド）からなる群から選択された少なくとも１種の材料を含む層であれば良い。但し、高抵抗層３１をｐ型ＧａＮ層とする場合は、導電層としての導電性半導体層３０はｐ型ＧａＮ層以外の層とすれば良い。なお、高抵抗層３１を設けない場合は、ｉ−ＧａＮ電子走行層６の厚さを厚くすれば良い。また、高抵抗層３１として、単層の高抵抗層を設けても良いし、複数の高抵抗層を設けても良い。例えば、Ｓｉ基板を用いる場合、Ｓｉ基板上に、高抵抗層、導電層、高抵抗層の順に形成することで、耐圧を向上させることができる。
【００６０】
また、上述の実施形態では、導電層としての導電性半導体層３０を、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方であって、基板１の上方の全面に設けているが、これに限られるものではない。例えば、導電性半導体層３０を各パッド１０〜１２の下方で各パッド１０〜１２に対応する領域のみに設け、それ以外の領域に他の半導体層を設け、他の半導体層によって各パッド１０〜１２に対応する領域に設けられた導電性半導体層が接続されるようにしても良い。この場合、ゲートパッド１０やソースパッド１１に対応する領域に設けられる導電性半導体層の面積を調整することで、導電性半導体層とゲートパッドとの間及び導電性半導体層とソースパッド１１との間に生じさせる容量を調整することができる。このため、ゲート・ソース間の容量Ｃｇｓを調整することができ、上記式（１）のＣｇｓ／Ｃｇｄを調整することができる。したがって、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００６１】
また、上述の第１実施形態の変形例の場合と同様に、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
また、上述の実施形態では、上述の第１実施形態の場合と同様に、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を、素子分離領域１８の上方に設けることになるが、これに限られるものではない。例えば、上述の実施形態の構成において、後述の第３実施形態のように、ドレインパッド１２を、素子分離領域１８の上方に設け、ゲートパッド１０及びソースパッド１１を、非素子分離領域１９の上方に設けても良い。これにより、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０も、各パッド１０、１１との間に容量を生じさせる導電層として機能させることができる。この場合、本ＧａＮ−ＨＥＭＴは、各パッド１０〜１２から基板裏面までの間に導電層３０、８、２０を備えることになる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
［第３実施形態］
次に、第３実施形態にかかる半導体装置及びその製造方法について、図１１を参照しながら説明する。
【００６２】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、図１１に示すように、ゲートパッド１０及びソースパッド１１が非素子分離領域１９の上方に設けられている点、及び、導電層が異なる。
つまり、本ＧａＮ−ＨＥＭＴは、素子分離領域１８と、素子分離領域１８以外の非素子分離領域１９とを備える。ここで、素子分離領域１８は、素子分離によって高抵抗化された領域であり、非素子分離領域１９は、素子分離によって高抵抗化されていない領域である。そして、ドレインパッド１２は、素子分離領域１８の上方に設けられており、ゲートパッド１０及びソースパッド１１は、非素子分離領域１９の上方に設けられている。ここでは、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域が、非素子分離領域１９の上方に設けられている。なお、図１１中、点線で囲んでいない領域が素子分離領域１８である。
【００６３】
この場合、ゲートパッド１０及びソースパッド１１の下方、即ち、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域の下方であって、これらに対応する領域に位置するｎ−ＧａＮキャップ層８や２次元電子ガス層２０は素子分離されておらず、高抵抗化されていない。このため、半導体積層構造２に含まれるｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能する。
【００６４】
なお、ｎ−ＧａＮキャップ層８を導電性キャップ層又は導電性半導体層ともいう。また、２次元電子ガス層２０を導電性半導体層ともいう。
そして、上述の第１実施形態の場合と同様に、ゲートパッド１０及びソースパッド１１は、それぞれ、ゲート配線１４及びソース配線１５によって、ゲート電極３及びソース電極４に接続されている。また、ゲートパッド１０とソースパッド１１との間には絶縁膜１７が形成されている。さらに、ゲートパッド１０とソースパッド１１との間の領域の下方も非素子分離領域１９になっており、ゲートパッド１０の下方に設けられた非素子分離領域１９とソースパッド１１の下方に設けられた非素子分離領域１９とはつながっている。このため、各パッド１０、１１と導電層８、２０との間の容量同士は、導電層８、２０及び絶縁膜１７を介して接続されている。さらに、ゲートパッド１０とソースパッド１１との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になっている。
【００６５】
このように、本実施形態では、ゲートパッド１０及びソースパッド１１の下方を非素子分離領域１９とすることで、ゲートパッド１０及びソースパッド１１の下方に、導電層としてｎ−ＧａＮキャップ層８や２次元電子ガス層２０を備えるものとしている。これにより、導電層８、２０とゲートパッド１０との間、導電層８、２０とソースパッド１１との間のそれぞれに容量を生じさせている。そして、上述のパッドレイアウトにすることで、ゲート・ソース間の容量Ｃｇｓを増加させて、セルフターンオンが発生しないようにし、安定した動作が実現できるようにしている。
【００６６】
また、本実施形態では、ドレインパッド１２の下方は素子分離領域１８となっており、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、素子分離されており、高抵抗化されている。このため、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、ドレインパッド１２との間に容量を生じさせる導電層としては機能しない。つまり、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０とドレインパッド１２との間には容量が生じないようにしている。これにより、ゲート・ドレイン間の容量Ｃｇｄが増加しないようにしている。
【００６７】
つまり、本実施形態では、上述の第１実施形態の場合と異なり、ゲートパッド１０及びソースパッド１１の下方に導電層８、２０を設けて容量を生じさせ、ドレインパッド１２の下方には導電層を設けないで容量が生じないようにしている。このように、ゲートパッド１０及びソースパッド１１と非素子分離領域１９とのレイアウトによって、上述の第１実施形態の場合と同様に、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄを大きくすることができる。これにより、セルフターンオンが発生しないようにして、安定した動作を実現することができる。
【００６８】
また、本実施形態では、ゲートパッド１０やソースパッド１１の下方に位置する非素子分離領域１９の大きさ、即ち、導電層８、２０の面積を調整することで、導電層８、２０とゲートパッド１０との間、導電層８、２０とソースパッド１１との間のそれぞれに生じさせる容量を調整することができる。このため、ゲート・ソース間の容量Ｃｇｓを調整することができ、上記式（１）のＣｇｓ／Ｃｇｄを調整することができる。したがって、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００６９】
また、本実施形態では、上述の第１実施形態のように、ゲートパッド、ソースパッド及びドレインパッドの下方に導電性基板を設けなくても良い。このため、本実施形態では、基板として、絶縁性基板又は半絶縁性基板を用いることができる。また、基板は、ＳｉＣ基板、Ｓｉ基板、ＧａＮ基板、サファイア基板などを用いることができる。
なお、本実施形態では、上述の第１実施形態の場合と同様に、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなるように、各パッド１０〜１２がレイアウトされている。つまり、ソースパッド１１をゲートパッド１０に近い位置にレイアウトし、ドレインパッド１２をゲートパッド１０から遠い位置にレイアウトしている。しかしながら、パッドレイアウトは、これに限られるものではなく、ゲートパッド１０及びソースパッド１１が非素子分離領域１９の上方に設けられており、ドレインパッド１２が素子分離領域１８の上方に設けられており、ソースパッド１１がゲートパッド１０に近い位置にレイアウトされていれば良い。
【００７０】
次に、本実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について説明する。
まず、基板１（ここでは例えば絶縁性ＳｉＣ基板）上に、上述の第１実施形態の場合と同様に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を形成する［図６（Ａ）参照］。このようにして、基板１の上方に、電子走行層６及び電子供給層７を含む半導体積層構造２を形成する。
【００７１】
次に、ｎ−ＧａＮキャップ層８上に、例えばフォトリソグラフィ技術を用いて、素子分離領域を形成する領域に開口部を有するレジスト膜を形成し、例えば塩素系ガスを用いたドライエッチング又はイオン注入によって素子分離を行なって素子分離領域１８を形成する［図６（Ｂ）参照］。ここでは、半導体積層構造２の表面側からｉ−ＧａＮ電子走行層６の途中までの領域にイオン注入を行なって素子分離領域１８を形成する。この際、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域が上方に形成される領域については素子分離を行なわないようにして、非素子分離領域とする。その後、レジスト膜を除去する。
【００７２】
次に、上述の第１実施形態の場合と同様に、半導体積層構造２の上方に、ゲート電極３、ソース電極４及びドレイン電極５を形成する［図６（Ｃ），図６（Ｄ），図７（Ａ）参照］。
次に、上述の第１実施形態の場合と同様に、絶縁膜２５及び金属配線１４〜１６を含む配線層１３、及び、ボンディングパッド１０〜１２を形成する［図７（Ｂ）参照］。
【００７３】
但し、本実施形態では、ドレインパッド１２を素子分離領域１８の上方に形成し、ゲートパッド１０及びソースパッド１１を素子分離領域１８以外の非素子分離領域１９の上方に形成する。ここでは、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域が非素子分離領域１９の上方に位置するように、ゲートパッド１０及びソースパッド１１を形成する。
【００７４】
また、上述の第１実施形態の場合と同様に、ゲートパッド１０及びソースパッド１１は、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になるように形成する。
このようにして、本半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
【００７５】
なお、その他の構成及び製造方法は、上述の第１実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【００７６】
なお、上述の実施形態では、半導体積層構造２を、電子供給層７上にｎ−ＧａＮキャップ層８を含むものとしているが、これに限られるものではなく、ｎ−ＧａＮキャップ層８を備えないものであっても良い。この場合、半導体積層構造２に含まれる２次元電子ガス層２０が、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能することになる。
【００７７】
また、上述の実施形態では、半導体積層構造２に含まれるｎ−ＧａＮキャップ層８や２次元電子ガス層２０が、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能する場合を例に挙げて説明しているが、これに限られるものではない。例えば、半導体積層構造が異なる場合は、他の半導体層が、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能することもある。
【００７８】
また、上述の実施形態では、ゲートパッド１０とソースパッド１１との間の領域に対応する領域も非素子分離領域１９にして、ゲートパッド１０に対応する非素子分離領域１９とソースパッド１１に対応する非素子分離領域１９とが導電層によって接続されるようにしているが、これに限られるものではない。例えば、ゲートパッド１０とソースパッド１１との間の領域に対応する領域は素子分離領域１８にし、この素子分離領域１８を介して、ゲートパッド１０に対応する非素子分離領域１９とソースパッド１１に対応する非素子分離領域１９とが接続されるようにしても良い。
【００７９】
また、上述の第１実施形態の変形例の場合と同様に、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
［第４実施形態］
次に、第４実施形態にかかる半導体装置及びその製造方法について、図１２を参照しながら説明する。
【００８０】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、図１２に示すように、導電層として金属層４０を設けている点が異なる。
つまり、本半導体装置は、上述の第１実施形態［図１参照］の基板１、半導体積層構造２、絶縁膜９、各電極３〜５及び配線層１３を含む構造４１の上方に、各パッド１０〜１２を備え、基板１の裏面に、導電層としての金属層４０を備える。
【００８１】
ここでは、金属層４０は、基板１の裏面であって、ゲートパッド１０及びソースパッド１１の下方のみに設けられている。つまり、金属層４０は、ゲートパッド１０及びソースパッド１１の下方であって、ゲートパッド１０、ソースパッド１１及びゲートパッド１０とソースパッド１１との間の領域に対応する領域に設けられている。一方、金属層４０は、ドレインパッド１２の下方であって、ドレインパッド１２に対応する領域には設けられていない。このため、金属層４０は、ゲートパッド１０との間、ソースパッド１１との間のそれぞれに容量を生じさせる導電層である。
【００８２】
そして、上述の第１実施形態の場合と同様に、ゲートパッド１０及びソースパッド１１は、それぞれ、ゲート配線１４及びソース配線１５によって、ゲート電極３及びソース電極４に接続されている。また、ゲートパッド１０とソースパッド１１との間には絶縁膜１７が形成されている。さらに、金属層４０は、ゲートパッド１０とソースパッド１１との間の領域の下方にも設けられており、ゲートパッド１０の下方に設けられた金属層とソースパッド１１の下方に設けられた金属層とはつながっている。このため、各パッド１０、１１と導電層としての金属層４０との間の容量同士は、導電層４０及び絶縁膜１７を介して接続されている。さらに、ゲートパッド１０とソースパッド１１との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になっている。
【００８３】
このように、本実施形態では、ゲートパッド１０及びソースパッド１１の下方に、導電層としての金属層４０を設けることで、導電層４０とゲートパッド１０との間、導電層４０とソースパッド１１との間のそれぞれに容量を生じさせている。そして、上述のパッドレイアウトにすることで、ゲート・ソース間の容量Ｃｇｓを増加させて、セルフターンオンが発生しないようにし、安定した動作が実現できるようにしている。
【００８４】
また、本実施形態では、ドレインパッド１２の下方には導電層としての金属層４０は設けられておらず、ドレインパッド１２との間には容量が生じないようにしている。これにより、ゲート・ドレイン間の容量Ｃｇｄが増加しないようにしている。
つまり、本実施形態では、上述の第１実施形態の場合と異なり、ゲートパッド１０及びソースパッド１１の下方に導電層４０を設けて容量を生じさせ、ドレインパッド１２の下方には導電層４０を設けないで容量が生じないようにしている。このように、ゲートパッド１０及びソースパッド１１と金属層４０とのレイアウトによって、上述の第１実施形態の場合と同様に、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄを大きくすることができる。これにより、セルフターンオンが発生しないようにして、安定した動作を実現することができる。
【００８５】
また、本実施形態では、ゲートパッド１０やソースパッド１１の下方に位置する導電層４０の面積を調整することで、導電層４０とゲートパッド１０との間及び導電層４０とソースパッド１１との間に生じさせる容量を調整することができる。このため、ゲート・ソース間の容量Ｃｇｓを調整することができ、上記式（１）のＣｇｓ／Ｃｇｄを調整することができる。したがって、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００８６】
また、本実施形態では、導電層としての金属層４０を備えるため、上述の第１実施形態のように、各パッド１０〜１２の下方に導電層としての導電性基板を用いなくても良い。このため、本実施形態では、基板１として、絶縁性基板又は半絶縁性基板を用いることができる。また、基板１は、ＳｉＣ基板、Ｓｉ基板、ＧａＮ基板、サファイア基板などを用いることができる。但し、基板１として、絶縁性基板又は半絶縁性基板を用いることで、上述の第２実施形態の変形例（高抵抗層を設けるもの）と同様に、導電層としての金属層４０へのリーク電流の発生を防止することができる。
【００８７】
なお、本実施形態では、ゲートパッド１０及びソースパッド１１の下方に金属層４０が設けられており、ドレインパッド１２の下方に金属層４０が設けられておらず、ソースパッド１１がゲートパッド１０に近い位置にレイアウトされていれば良く、ドレインパッド１２は、ゲートパッド１０から遠い位置にレイアウトしても良いし、ゲートパッド１０から近い位置にレイアウトしても良い。
【００８８】
なお、その他の構成及び製造方法は、上述の第１実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【００８９】
なお、上述の実施形態では、基板１の裏面に導電層として金属層４０を設けているが、これに限られるものではなく、基板１の裏面に導電層として導電性半導体層を設けても良い。
また、上述の実施形態では、ゲートパッド１０とソースパッド１１との間の領域に対応する領域にも金属層４０を設け、ゲートパッド１０に対応する領域に設けられた金属層とソースパッド１１に対応する領域に設けられた金属層とが金属層によって接続されるようにしているが、これに限られるものではない。例えば、ゲートパッド１０とソースパッド１１との間の領域に対応する領域に絶縁膜を設け、この絶縁膜を介して、ゲートパッド１０に対応する領域に設けられた金属層とソースパッド１１に対応する領域に設けられた金属層とが接続されるようにしても良い。
【００９０】
また、上述の第１実施形態の変形例の場合と同様に、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
また、上述の実施形態では、上述の第１実施形態の場合と同様に、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を、素子分離領域１８の上方に設けることになるが、これに限られるものではない。例えば、上述の実施形態の構成において、上述の第３実施形態のように、ドレインパッド１２を、素子分離領域１８の上方に設け、ゲートパッド１０及びソースパッド１１を、非素子分離領域１９の上方に設けても良い。これにより、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０も、各パッド１０、１１との間に容量を生じさせる導電層として機能させることができる。この場合、本ＧａＮ−ＨＥＭＴは、基板裏面に導電層４０を備え、さらに、各パッド１０、１１から基板裏面までの間に導電層８、２０を備えることになる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
［第５実施形態］
次に、第５実施形態にかかる半導体装置及びその製造方法、電源装置について、図１３、図１４を参照しながら説明する。
【００９１】
本実施形態にかかる半導体装置は、上述の第１〜第４実施形態及びこれらの変形例のいずれかの半導体装置（ＧａＮ−ＨＥＭＴ）を半導体チップとして備える半導体パッケージである。なお、半導体チップをＨＥＭＴチップともいう。
以下、ディスクリートパッケージを例に挙げて説明する。
本半導体装置は、図１３に示すように、上述の第１〜第４実施形態及びこれらの変形例のいずれかの半導体チップを搭載するステージ５０と、ゲートリード５１と、ソースリード５２と、ドレインリード５３と、ボンディングワイヤ５４Ａ〜５４Ｃ（ここではＡｌワイヤ）と、封止樹脂５５とを備える。なお、封止樹脂をモールド樹脂ともいう。
【００９２】
そして、ステージ５０上に搭載された半導体チップ５６のゲートパッド１０、ソースパッド１１及びドレインパッド１２は、それぞれ、ゲートリード５１、ソースリード５２及びドレインリード５３に、Ａｌワイヤ５４Ａ〜５４Ｃによって接続されており、これらが樹脂封止されている。
ここでは、半導体チップ５６の基板裏面がダイアタッチ剤５７（ここでは、はんだ）によって固定されたステージ５０は、ドレインリード５３と電気的に接続されている。なお、これに限られるものではなく、ステージ５０がソースリード５２と電気的に接続されるようにしても良い。
【００９３】
次に、本実施形態にかかる半導体装置（ディスクリートパッケージ）の製造方法について説明する。
まず、上述の第１実施形態〜第４実施形態及びこれらの変形例のいずれかの半導体チップ５６（ＧａＮ−ＨＥＭＴ）を、例えばダイアタッチ剤５７（ここでは、はんだ）を用いてリードフレームのステージ５０上に固定する。
【００９４】
次に、例えばＡｌワイヤ５４Ａ〜５４Ｃなどを用いたボンディングによって、半導体チップ５６のゲートパッド１０をゲートリード５１に接続し、ドレインパッド１２をドレインリード５３に接続し、ソースパッド１１をソースリード５２に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
【００９５】
このようにして、半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ５６の各パッド１０〜１２を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
【００９６】
次に、上述のＧａＮ−ＨＥＭＴを含む半導体パッケージを備える電源装置について、図１４を参照しながら説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ（図１３、図１参照）を用いる場合を例に挙げて説明する。
【００９７】
本ＰＦＣ回路は、図１４に示すように、ダイオードブリッジ６０と、チョークコイル６１と、第１コンデンサ６２と、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ６３と、ダイオード６４と、第２コンデンサ６５とを備える。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ６０、チョークコイル６１、第１コンデンサ６２、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ６３、ダイオード６４、及び、第２コンデンサ６５が実装されて構成されている。
【００９８】
本実施形態では、上述の半導体パッケージのドレインリード５３、ソースリード５２及びゲートリード５１が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路に、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ６３が接続されている。
【００９９】
そして、本ＰＦＣ回路では、ＧａＮ−ＨＥＭＴ６３のドレイン電極５に、チョークコイル６１の一方の端子及びダイオード６４のアノード端子が接続されている。また、チョークコイル６１の他方の端子には第１コンデンサ６２の一方の端子が接続され、ダイオード６４のカソード端子には第２コンデンサ６５の一方の端子が接続されている。そして、第１コンデンサ６２の他方の端子、ＧａＮ−ＨＥＭＴ６３のソース電極４及び第２コンデンサ６５の他方の端子が接地されている。また、第１コンデンサ６２の両端子には、ダイオードブリッジ６０の一対に端子が接続されており、ダイオードブリッジ６０の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ６５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、ＧａＮ−ＨＥＭＴ６３のゲート電極３には、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路では、ゲートドライバによってＧａＮ−ＨＥＭＴ６３を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
【０１００】
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の第１〜第４実施形態及びこれらの変形例のいずれかの半導体チップ５６を備え、セルフターンオンが発生せず、安定した動作が可能であるため、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の半導体装置（ＧａＮ−ＨＥＭＴ又はＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置（ＧａＮ−ＨＥＭＴ又はＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ−ＤＣコンバータなど）に用いても良い。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【０１０１】
例えば、上述の各実施形態及び変形例の説明において挙げた組み合わせは例示であって、上述の各実施形態や変形例は必要に応じて任意に組み合わせることが可能である。
また、上述の各実施形態及び変形例では、ゲート絶縁膜を有するＭＩＳ型トランジスタを例に挙げて説明しているが、これに限られるものではなく、ショットキー型トランジスタであっても良い。また、ゲート電極の下方にゲートリセスを備える構造であっても良い。
【０１０２】
また、ゲート電極、ソース電極及びドレイン電極の構造は、上述の各実施形態及び変形例のものに限られるものではなく、例えば、単層構造であっても良いし、他の材料を用いたものであっても良い。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドの下方に設けられた導電層とを備え
前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなっていることを特徴とする半導体装置。
【０１０３】
（付記２）
前記基板は、導電性基板又は導電性を有する層を含む基板であり、
前記導電層は、前記導電性基板又は前記導電性を有する層であることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記半導体積層構造は、導電性半導体層を含み、
前記導電層は、前記導電性半導体層であることを特徴とする、付記１に記載の半導体装置。
【０１０４】
（付記４）
前記導電性半導体層は、前記基板と前記電子走行層との間に設けられていることを特徴とする、付記３に記載の半導体装置。
（付記５）
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、付記３又は４に記載の半導体装置。
【０１０５】
（付記６）
前記導電層と前記電子走行層との間に、前記導電層よりも抵抗が高い高抵抗層を備えることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドは、前記素子分離領域の上方に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【０１０６】
（付記８）
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【０１０７】
（付記９）
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に設けられた導電層とを備えることを特徴とする半導体装置。
【０１０８】
（付記１０）
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、付記９に記載の半導体装置。
（付記１１）
素子分離領域と、前記素子分離領域以外の非素子分離領域とを備え、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドは、前記素子分離領域の上方に設けられていることを特徴とする、請求項９又は１０に記載の半導体装置。
【０１０９】
（付記１２）
素子分離領域と、前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする、付記９又は１０に記載の半導体装置。
【０１１０】
（付記１３）
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする半導体装置。
【０１１１】
（付記１４）
前記半導体積層構造は、前記電子供給層上に導電性キャップ層を含むことを特徴とする、付記１３に記載の半導体装置。
（付記１５）
前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
前記ソース電極と前記ソースパッドとを接続するソース配線と、
前記ドレイン電極と前記ドレインパッドとを接続するドレイン配線と、
前記ゲート配線、前記ソース配線及び前記ドレイン配線の間に設けられた絶縁膜とを備え、
前記ゲート配線、前記ソース配線及び前記ドレイン配線は、前記ゲート配線と前記ソース配線とが前記絶縁膜を挟んで両側に位置する箇所が、前記ゲート配線と前記ドレイン配線とが前記絶縁膜を挟んで両側に位置する箇所よりも多くなるように、設けられていることを特徴とする、付記１〜１４のいずれか１項に記載の半導体装置。
【０１１２】
（付記１６）
付記１〜１５のいずれか１項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップの前記ゲートパッドに接続されたゲートリードと、
前記半導体チップの前記ソースパッドに接続されたソースリードと、
前記半導体チップの前記ドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。
【０１１３】
（付記１７）
付記１〜１６のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
（付記１８）
導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
【０１１４】
（付記１９）
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に導電層を形成することを特徴とする半導体装置の製造方法。
【０１１５】
（付記２０）
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
素子分離領域を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ドレインパッドを前記素子分離領域の上方に形成し、ゲートパッド及びソースパッドを前記素子分離領域以外の非素子分離領域の上方に形成することを特徴とする半導体装置の製造方法。
【符号の説明】
【０１１６】
１ 基板
２ 半導体積層構造
３ ゲート電極
４ ソース電極
５ ドレイン電極
６ ｉ−ＧａＮ電子走行層
７ ｎ−ＡｌＧａＮ電子供給層（ｉ−ＡｌＧａＮスペーサ層を含む）
８ ｎ−ＧａＮキャップ層
９ ＡｌＯ膜（絶縁膜）
１０ ゲートパッド
１１ ソースパッド
１２ ドレインパッド
１３ 配線層
１４ ゲート配線
１５ ソース配線
１６ ドレイン配線
１７ 絶縁膜
１８ 素子分離領域
１９ 非素子分離領域
２０ ２次元電子ガス層
２１ Ｔａ層
２２ Ａｌ層
２３ Ｎｉ層
２４ Ａｕ層
２５ 絶縁膜
３０ 導電性半導体層
３１ 高抵抗層
４０ 金属層
４１ 基板、半導体積層構造、絶縁膜、各電極及び配線層を含む構造
５０ ステージ
５１ ゲートリード
５２ ソースリード
５３ ドレインリード
５４Ａ〜５４Ｃ Ａｌワイヤ（ボンディングワイヤ）
５５ 封止樹脂
５６ 半導体チップ（ＧａＮ−ＨＥＭＴ）
５７ ダイアタッチ剤
６０ ダイオードブリッジ
６１ チョークコイル
６２ 第１コンデンサ
６３ ＧａＮ−ＨＥＭＴ
６４ ダイオード
６５ 第２コンデンサ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、電源装置に関する。
【背景技術】
【０００２】
従来、半導体装置として、電子走行層及び電子供給層を含む半導体積層構造を有する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）がある。
近年、ＧａＮ系の化合物半導体であるＡｌＧａＮ／ＧａＮのヘテロ接合を利用し、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用い、これらを積層したＨＥＭＴ構造を有するＧａＮ−ＨＥＭＴの開発が活発である。
【０００３】
ＧａＮは、バンドギャップが約３．４ｅＶであり、Ｓｉのバンドギャップ（約１．１ｅＶ）及びＧａＡｓのバンドギャップ（約１．４ｅＶ）よりも大きく、高い破壊電界強度を有する材料である。また、ＧａＮは、大きい飽和電子速度を有する材料である。このため、ＧａＮは、高電圧動作が可能で、高出力が得られる電源用半導体装置を実現するための材料として極めて有望である。また、ＧａＮ−ＨＥＭＴは、例えば、電子装置に備えられる電源装置に用いられる高効率のスイッチング素子や電気自動車に用いられる高耐圧の電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２４００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＨＥＭＴでは、トランジスタのオフ時に、トランジスタがオンとなるセルフターンオンが発生してしまう場合がある。
そこで、セルフターンオンが発生しないようにし、安定した動作を実現できるようにしたい。
【課題を解決するための手段】
【０００６】
本半導体装置及び電源装置は、基板と、基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、ゲートパッド、ソースパッド及びドレインパッドの下方に設けられた導電層とを備え、ゲートパッドとソースパッドとの間の距離が、ゲートパッドとドレインパッドとの間の距離よりも小さくなっていることを要件とする。
【０００７】
本半導体装置及び電源装置は、基板と、基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、基板の裏面であって、ゲートパッド及びソースパッドの下方に設けられた導電層とを備えることを要件とする。
【０００８】
本半導体装置及び電源装置は、基板と、基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、ゲート電極、ソース電極及びドレイン電極の上方に設けられ、ゲート電極、ソース電極及びドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、素子分離領域と、素子分離領域以外の非素子分離領域とを備え、ドレインパッドは、素子分離領域の上方に設けられており、ゲートパッド及びソースパッドは、非素子分離領域の上方に設けられていることを要件とする。
【０００９】
本半導体装置の製造方法は、導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、ゲート電極、ソース電極及びドレイン電極の上方でゲート電極、ソース電極及びドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、ゲートパッドとソースパッドとの間の距離が、ゲートパッドとドレインパッドとの間の距離よりも小さくなるように形成することを要件とする。
【００１０】
本半導体装置の製造方法は、基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、ゲート電極、ソース電極及びドレイン電極の上方でゲート電極、ソース電極及びドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、基板の裏面であって、ゲートパッド及びソースパッドの下方に導電層を形成することを要件とする。
【００１１】
本半導体装置の製造方法は、基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、素子分離領域を形成し、半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、ゲート電極、ソース電極及びドレイン電極の上方でゲート電極、ソース電極及びドレイン電極のそれぞれに接続されるように、ドレインパッドを素子分離領域の上方に形成し、ゲートパッド及びソースパッドを素子分離領域以外の非素子分離領域の上方に形成することを要件とする。
【発明の効果】
【００１２】
したがって、本半導体装置及びその製造方法、電源装置によれば、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の構成を示す模式的断面図である。
【図２】第１実施形態にかかる半導体装置におけるトランジスタの等価回路を示す模式図である。
【図３】第１実施形態にかかる半導体装置に備えられるパッドと導電層との間の容量を説明するための模式図である。
【図４】第１実施形態にかかる半導体装置におけるトランジスタの等価回路を示す模式図である。
【図５】第１実施形態にかかる半導体装置のパッドレイアウトを示す模式的平面図である。
【図６】（Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図７】（Ａ）、（Ｂ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図８】第１実施形態にかかる半導体装置におけるソース配線とゲート配線との間の容量を説明するための模式図である。
【図９】第２実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図１０】第２実施形態にかかる半導体装置の変形例の構成を示す模式的断面図である。
【図１１】第３実施形態にかかる半導体装置の構成を示す模式的平面図である。
【図１２】第４実施形態にかかる半導体装置の構成を示す模式的断面図である。
【図１３】第５実施形態にかかる半導体装置（半導体パッケージ）の構成を示す模式的平面図である。
【図１４】第５実施形態にかかる電源装置に含まれるＰＦＣ回路の構成を示す模式図である。
【発明を実施するための形態】
【００１４】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図７を参照しながら説明する。
【００１５】
本実施形態にかかる半導体装置は、電子走行層及び電子供給層を含む半導体積層構造を有するＨＥＭＴである。例えば、窒化物系の化合物半導体、例えばＧａＮ系の化合物半導体を用いた化合物半導体装置である。なお、ＧａＮ系の化合物半導体を用いたＨＥＭＴをＧａＮ−ＨＥＭＴ又はＧａＮ系ＨＥＭＴという。
以下、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用い、これらを積層したＨＥＭＴ構造を有し、電子機器や電源装置に備えられるスイッチング素子に用いられる電源向けのＧａＮ−ＨＥＭＴを例に挙げて説明する。
【００１６】
本ＧａＮ−ＨＥＭＴは、図１に示すように、基板１と、基板１の上方に設けられた半導体積層構造２と、半導体積層構造２の上方に設けられたゲート電極３、ソース電極４及びドレイン電極５とを備える。なお、ＧａＮ−ＨＥＭＴをＧａＮトランジスタとも言う。
本実施形態では、基板１は、導電性基板である。ここでは、基板１は、導電性ＳｉＣ基板、即ち、ｎ型ＳｉＣ基板又はｐ型ＳｉＣ基板である。
【００１７】
半導体積層構造２は、電子走行層６及び電子供給層７を含む半導体積層構造である。ここでは、半導体積層構造２は、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を積層した構造になっている。なお、図１中、符号２０は２次元電子ガス層を示している。また、半導体積層構造２は、電子走行層６及び電子供給層７を含むものであれば良く、他の積層構造になっていても良い。
【００１８】
そして、このように構成される半導体積層構造２上に、ゲート電極３、ソース電極４及びドレイン電極５が設けられている。
ここでは、ｎ−ＡｌＧａＮ電子供給層７上に、例えばＴａ／Ａｌからなるソース電極４及びドレイン電極５が設けられている。
また、ｎ−ＧａＮキャップ層８上にＡｌＯ膜（絶縁膜）９が設けられており、このＡｌＯ膜９上に、例えばＮｉ／Ａｕからなるゲート電極３が設けられている。つまり、ゲート電極３は、ｎ−ＧａＮキャップ層８上にゲート絶縁膜としてのＡｌＯ膜９を介して設けられている。
【００１９】
このように、本ＧａＮ−ＨＥＭＴは、ゲート絶縁膜を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタである。
本実施形態では、ＡｌＯ膜９は、半導体積層構造２の表面全体、即ち、ｎ−ＧａＮキャップ層８の表面全体並びにソース電極４及びドレイン電極５の表面（側面及び上面）を覆うように設けられている。つまり、ＡｌＯ膜９は、ゲート電極３の直下でゲート絶縁膜として機能し、これ以外の領域でパッシベーション膜として機能する。
【００２０】
なお、ここでは、絶縁膜の材料としてＡｌＯを用いた場合を例に挙げて説明しているが、これに限られるものではなく、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗのいずれかを含む酸化物、窒化物又は酸窒化物を用いても良い。
また、本ＧａＮ−ＨＥＭＴは、ゲート電極３、ソース電極４及びドレイン電極５の上方に、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を備える。
【００２１】
つまり、ゲート電極３、ソース電極４及びドレイン電極５の上方に、絶縁膜２５及びこの絶縁膜２５を介して設けられた金属配線１４〜１６を含む配線層１３を介して、ゲートパッド１０、ソースパッド１１及びドレインパッド１２が設けられている。そして、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、それぞれ、配線層１３に含まれるゲート配線１４、ソース配線１５及びドレイン配線１６によって、ゲート電極３、ソース電極４及びドレイン電極５に接続されている。
【００２２】
ここで、各パッド１０〜１２は、金属からなり、導電性を有する。また、各パッド１０〜１２は、ボンディングパッドである。また、各パッド１０〜１２の間には絶縁膜１７が形成されている。
特に、本実施形態では、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方に、導電層として、導電性基板１を備える。つまり、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方であって、これらに対応する領域に、導電層としての導電性基板１を備える。
【００２３】
そして、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなるように、各パッド１０〜１２がレイアウトされている。
つまり、上述のように、各パッド１０〜１２の下方に導電層として導電性基板１を設けることで、ゲートパッド１０と導電層１との間、ソースパッド１１と導電層１との間、ドレインパッド１２と導電層１との間のそれぞれに容量を生じさせる。ここで、ゲートパッド１０と導電層１との間の容量をＣｇｐ、ソースパッド１１と導電層１との間の容量をＣｓｐ、ドレインパッド１２と導電層１との間の容量をＣｄｐとする。
【００２４】
そして、上述のようなパッドレイアウトにすることで、以下に具体的に説明するように、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させるようにしている。
これにより、セルフターンオンが発生しないようにし、トランジスタを適切に動作させ、安定した動作が実現できることになる。
【００２５】
つまり、ＧａＮ−ＨＥＭＴは、ＨＥＭＴ構造を有するため、入力容量が小さく、これに起因して高いスイッチングスピードが得られ、スイッチングロスを低減することができるという大きな利点がある。しかしながら、入力容量が小さいことに起因して、トランジスタのオフタイミングでドレイン電圧が急激に高くなると、これに従ってゲート電圧も高くなり、セルフターンオンが発生してしまう。そこで、上述のように構成することで、上述の利点が得られるようにしながら、セルフターンオンが発生しないようにして、安定した動作を実現している。
【００２６】
以下、具体的に説明する。
ここで、図２は、トランジスタの等価回路である。
まず、ソースを接地し、ゲートをフローティングの状態にし（即ち、ゲート電圧Ｖｇを初期電圧０Ｖにし）、ドレイン電圧Ｖｄを０Ｖとする。ここからドレイン電圧Ｖｄを上げた場合、ゲートの電荷保存則より、ゲート電圧Ｖｇは、下記式（１）によって表わすことができる。ここで、ゲート・ソース間の容量をＣｇｓ、ゲート・ドレイン間の容量をＣｇｄ、ドレイン・ソース間の容量をＣｄｓとする。
Ｃｇｄ（Ｖｇ−Ｖｄ）＋ＣｇｓＶｇ＝０
Ｖｇ＝（１／（１＋Ｃｇｓ／Ｃｇｄ））Ｖｄ・・・（１）
トランジスタのオフ時、例えばノーマリオフデバイスではゲートに印加する電圧を０Ｖにした時に、ドレイン電圧Ｖｄが上がり、これにより、ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも大きくなると、トランジスタがオンとなるセルフターンオンが発生することになる。実際にゲートをフローティングの状態にして使用することはまず無いが、トランジスタをオフにした時に、ゲート電圧Ｖｇがゲート・ソース間の抵抗との兼ね合いでドレイン電圧の上昇に伴って閾値電圧Ｖｔｈ以上まで上昇してしまうと、セルフターンオンが発生することになる。
【００２７】
一方、上記式（１）より、Ｃｇｓ／Ｃｇｄが大きいほど、ゲート電圧Ｖｇが小さくなることが分かる。つまり、Ｃｇｓ／Ｃｇｄが大きいほど、ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも大きくなりにくくなり、セルフターンオンが発生しにくくなる。
このため、セルフターンオンが発生しないようにするためには、ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも大きくならないように、上記式（１）のＣｇｓ／Ｃｇｄを大きくすれば良い。
【００２８】
そこで、上述のように構成することで、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄが大きくなるようにして、セルフターンオンが発生しないようにしている。
つまり、上述のように、各パッド１０〜１２の下方に導電層としての導電性基板１を設けることで、ゲートパッド１０と導電層１との間、ソースパッド１１と導電層１との間、ドレインパッド１２と導電層１との間に、それぞれ、容量Ｃｇｐ、Ｃｓｐ、Ｃｄｐを生じさせる。
【００２９】
ここで、図３に示すように、金属からなり、導電性を有するパッド１０〜１２と導電層１との間の容量Ｃｐは、下記式（２）によって表される。ここで、εはパッド１０〜１２と導電層１との間の半導体層（非導電性）の比誘電率、εｏは真空の誘電率、Ｓはパッド１０〜１２の面積、ｔはパッド１０〜１２と導電層１との間の距離である。
Ｃｐ＝ε×εｏ×Ｓ／ｔ・・・（２）
ここでは、ゲートパッド１０と導電層１との間の容量Ｃｇｐ、ソースパッド１１と導電層１との間の容量Ｃｓｐ、ドレインパッド１２と導電層１との間の容量Ｃｄｐは、主に、各パッド１０〜１２の面積に応じて決まる。このため、ゲートパッド１０及びソースパッド１１の面積によって、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを調整することができ、これにより、ゲート・ソース間の容量Ｃｇｓを調整することができる。
【００３０】
そして、ここでは、上述したように、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、それぞれ、ゲート配線１４、ソース配線１５及びドレイン配線１６によって、ゲート電極３、ソース電極４及びドレイン電極５に接続されている。また、各パッド１０〜１２と導電層１との間の容量同士は、導電層１及び絶縁膜１７を介して接続されている。
【００３１】
このため、各パッド１０〜１２と導電層１との間の容量及び各配線１４〜１６の容量を含むトランジスタの等価回路は、図４に示すようになる。
ここで、ゲート・ソース間の容量をＣｇｓ、ゲート・ドレイン間の容量をＣｇｄ、ドレイン・ソース間の容量をＣｄｓとする。また、ゲート電極・ソース電極間の容量をＣｇｓｔ、ゲート電極・ドレイン電極間の容量をＣｇｄｔ、ドレイン電極・ソース電極間の容量をＣｄｓｔとする。また、ゲート配線・ソース配線間の容量をＣｇｓｌ、ゲート配線・ドレイン配線間の容量をＣｇｄｌ、ドレイン配線・ソース配線間の容量をＣｄｓｌとする。また、ゲートパッド１０と導電層１との間の容量をＣｇｐ、ソースパッド１１と導電層１との間の容量をＣｓｐ、ドレインパッド１２と導電層１との間の容量をＣｄｐとする。また、ゲートパッド・導電層間の容量Ｃｇｐとソースパッド・導電層間の容量Ｃｓｐとの間の抵抗、即ち、ゲートパッド・ソースパッド間の抵抗をＲｇｓｐ、ゲートパッド・導電層間の容量Ｃｇｐとドレインパッド・導電層間の容量Ｃｄｐとの間の抵抗、即ち、ゲートパッド・ドレインパッド間の抵抗をＲｇｄｐ、ドレインパッド・導電層間の容量Ｃｄｐとソースパッド・導電層間の容量Ｃｓｐとの間の抵抗、即ち、ドレインパッド・ソースパッド間の抵抗をＲｄｓｐとする。
【００３２】
ここでは、各パッド１０〜１２は配線層１３上に形成されており、各パッド１０〜１２間には絶縁膜１７がある。このため、各パッド間の抵抗Ｒｇｓｐ、Ｒｇｄｐ、Ｒｄｓｐは、各パッド間の距離に比例する。この場合、パッド間の距離が十分に短い場合は、パッド間の抵抗は無視することができる。
本実施形態では、上述のように、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなっている。つまり、ソースパッド１１をゲートパッド１０に近い位置にレイアウトし、ドレインパッド１２をゲートパッド１０から遠い位置にレイアウトしている。
【００３３】
具体的には、図５に示すように、ゲートパッド１０とソースパッド１１との間の距離を十分に短くし、ゲートパッド１０とドレインパッド１２との間の距離を十分に長くしている。
つまり、ゲートパッド１０とソースパッド１１との間の距離を十分に短くすることで、ゲートパッド・ソースパッド間の抵抗Ｒｇｓｐを十分に小さくし、ゲートパッド・導電層間の容量Ｃｇｐとソースパッド・導電層間の容量Ｃｓｐとのつながりを実効的に大きくしている。一方、ゲートパッド１０とドレインパッド１２との間の距離を十分に長くすることで、ゲートパッド・ドレインパッド間の抵抗Ｒｇｄｐを十分に大きくし、ゲートパッド・導電層間の容量Ｃｇｐとドレインパッド・導電層間の容量Ｃｄｐとのつながりを実効的に小さくしている。
【００３４】
これにより、ゲートパッド・ソースパッド間の抵抗Ｒｇｓｐが十分に小さくなり、ゲートパッド・導電層間の容量Ｃｇｐとソースパッド・導電層間の容量Ｃｓｐとの間で電荷のやり取りができるようになっている。このため、ゲート・ソース間の容量Ｃｇｓは、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐの合成容量が付加されたものとなる。したがって、ゲート・ソース間の容量Ｃｇｓは、次式（３）により表すことができる。
Ｃｇｓ＝Ｃｇｓｔ＋Ｃｇｓｌ＋１／（１／Ｃｓｐ＋１／Ｃｇｐ）・・・（３）
一方、ゲートパッド・ドレインパッド間の抵抗Ｒｇｄｐは十分に大きくなり、ゲートパッド・導電層間の容量Ｃｇｐとドレインパッド・導電層間の容量Ｃｄｐとの間で電荷のやり取りができなくなっている。このため、ゲート・ドレイン間の容量Ｃｇｄは、ゲートパッド・導電層間の容量Ｃｇｐ及びドレインパッド・導電層間の容量Ｃｄｐの合成容量が付加されないものとなる。したがって、ゲート・ドレイン間の容量Ｃｇｄは、次式（４）により表すことができる。
Ｃｇｄ＝Ｃｇｄｔ＋Ｃｇｄｌ・・・（４）
このように、パッドレイアウトによって、各パッド１０〜１２の下方に導電層１を設けて生じさせた容量間の抵抗の大きさを調整して、発生させた容量がゲート・ソース間の容量Ｃｇｓに付加され、ゲート・ドレイン間の容量Ｃｇｄには付加されないようにしている。これにより、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄが大きくなるようにしている。この結果、セルフターンオンが発生しないようになり、安定した動作を実現することができる。
【００３５】
このため、本実施形態では、ゲートパッド１０とソースパッド１１との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になっていることになる。一方、ゲートパッド１０とドレインパッド１２との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びドレインパッド・導電層間の容量Ｃｄｐを、ゲート・ドレイン間の容量Ｃｇｄに付加しえない距離になっていることになる。
【００３６】
ところで、本ＧａＮ−ＨＥＭＴは、図１及び図５に示すように、素子分離領域１８と、素子分離領域１８以外の非素子分離領域（トランジスタ領域）１９とを備える。ここで、素子分離領域１８は、素子分離によって高抵抗化された領域であり、非素子分離領域１９は、素子分離によって高抵抗化されていない領域である。そして、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、素子分離領域１８の上方に設けられている。この場合、各パッド１０〜１２と導電層としての導電性基板１との間でｎ−ＧａＮキャップ層８や２次元電子ガス層２０は素子分離されており、高抵抗化されていることになる。このため、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、各パッド１０〜１２との間に容量を生じさせる導電層として機能しない。なお、図５中、点線で囲んでいない領域が素子分離領域１８である。
【００３７】
次に、本実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について、図６、図７を参照しながら説明する。
まず、図６（Ａ）に示すように、導電性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法を用いて、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を形成する。このようにして、導電性基板１の上方に、電子走行層６及び電子供給層７を含む半導体積層構造２を形成する。
【００３８】
ここでは、ｉ−ＧａＮ電子走行層６は厚さ約３μｍである。また、ｉ−ＡｌＧａＮスペーサ層は厚さ約５ｎｍである。また、ｎ−ＡｌＧａＮ電子供給層７は、厚さ約３０ｎｍであり、Ｓｉドーピング濃度は約５×１０１８ｃｍ−３である。また、ｎ−ＧａＮキャップ層８は、厚さ約１０ｎｍであり、Ｓｉドーピング濃度は約５×１０１８ｃｍ−３である。
次に、ｎ−ＧａＮキャップ層８上に、例えばフォトリソグラフィ技術を用いて、素子分離領域を形成する領域に開口部を有するレジスト膜を形成し、例えばイオン注入によって素子分離領域１８を形成する。ここでは、半導体積層構造２の表面側からｉ−ＧａＮ電子走行層６の途中までの領域にイオン注入を行なって高抵抗化することで素子分離領域１８を形成する。その後、レジスト膜を除去する。なお、素子分離領域１８の形成方法は、これに限られるものではない。例えば塩素系ガスを用いたドライエッチングによって溝を形成し、この溝を絶縁膜で埋め込んで素子分離領域１８を形成しても良い。
【００３９】
次に、図６（Ｂ）、図６（Ｃ）に示すように、ｎ−ＡｌＧａＮ電子供給層７上にソース電極４及びドレイン電極５を形成する。
つまり、まず、図示していないが、ｎ−ＧａＮキャップ層８上に、例えばフォトリソグラフィ技術を用いて、ソース電極・ドレイン電極形成予定領域のそれぞれに開口部を有するレジスト膜を形成する。
【００４０】
次いで、図６（Ｂ）に示すように、例えば塩素系ガスを用いたドライエッチングによって、ソース電極・ドレイン電極形成予定領域のｎ−ＧａＮキャップ層８を除去する。なお、ここでは、ｎ−ＧａＮキャップ層８を全部除去し、ｎ−ＡｌＧａＮ電子供給層７を除去しない場合を例に挙げて説明しているが、ｎ−ＧａＮキャップ層８を一部残しても良いし、ｎ−ＡｌＧａＮ電子供給層７を一部除去しても良い。
【００４１】
次に、図６（Ｃ）に示すように、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ｎ−ＡｌＧａＮ電子供給層７上のソース電極・ドレイン電極形成予定領域に、例えば、厚さ約２０ｎｍのＴａ層２１、厚さ約２００ｎｍのＡｌ層２２を形成する。ここでは、Ｔａ層２１が下層に位置する層構造を形成する。
このようにして、ｎ−ＡｌＧａＮ電子供給層７上に、Ｔａ／Ａｌ層からなるソース電極４及びドレイン電極５を形成する。
【００４２】
その後、例えば窒素雰囲気中で約４００℃から約１０００℃の温度、例えば５５０℃で熱処理を行なうことによって、オーミック特性を確立する。
次に、図６（Ｄ）に示すように、ウェハ全面にＡｌＯ膜（絶縁膜）９を形成する。つまり、ｎ−ＧａＮキャップ層８の表面全体並びにソース電極４及びドレイン電極５の表面を覆うようにＡｌＯ膜９を形成する。ここでは、例えば約１０ｎｍの厚さのＡｌＯ膜を形成する。このＡｌＯ膜９は、ゲート電極３の直下に形成された部分がゲート絶縁膜として機能し、それ以外の部分がパッシベーション膜として機能する。
【００４３】
なお、絶縁膜９の厚さは、例えば約２ｎｍから約２００ｎｍの間の厚さにすれば良い。また、絶縁膜９の形成方法は、ＡＬＤ法、プラズマＣＶＤ法、スパッタ法を用いるのが好ましい。また、絶縁膜９の材料としては、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗのいずれかを含む酸化物、窒化物又は酸窒化物を用いれば良い。
次に、図７（Ａ）に示すように、ＡｌＯ膜９上にゲート電極３を形成する。つまり、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、ＡｌＯ膜９上のゲート電極形成予定領域に、例えば、厚さ約３０ｎｍのＮｉ層２３、厚さ約４００ｎｍのＡｕ層２４を形成する。これにより、ＡｌＯ膜９上に、Ｎｉ／Ａｕ層からなるゲート電極３を形成する。
【００４４】
このようにして、半導体積層構造２の上方に、ゲート電極３、ソース電極４及びドレイン電極５を形成する。
次に、図７（Ｂ）に示すように、絶縁膜２５及び金属配線１４〜１６を含む配線層１３、及び、ボンディングパッド１０〜１２を形成する。
つまり、絶縁膜２５を間に挟んで、ゲート電極３に接続されるゲート配線１４、ソース電極４に接続されるソース配線１５、及び、ドレイン電極５に接続されるドレイン配線１６を形成する。また、ゲート電極３にゲート配線１４を介して接続されるゲートパッド１０、ソース電極４にソース配線１５を介して接続されるソースパッド１１、及び、ドレイン電極５にドレイン配線１６を介して接続されるドレインパッド１２を形成する。このようにして、ゲート電極３、ソース電極４及びドレイン電極５の上方でゲート電極３、ソース電極４及びドレイン電極５のそれぞれに接続されるように、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を形成する。また、本実施形態では、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、素子分離領域１８の上方に形成する。
【００４５】
ここでは、ゲートパッド１０、ソースパッド１１及びドレインパッド１２は、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなるように形成する。
本実施形態では、ゲートパッド１０及びソースパッド１１は、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になるように形成する。一方、ゲートパッド１０及びドレインパッド１２は、ゲートパッド１０とドレインパッド１２との間の距離が、ゲートパッド・導電層間の容量Ｃｇｐ及びドレインパッド・導電層間の容量Ｃｄｐを、ゲート・ドレイン間の容量Ｃｇｄに付加しえない距離になるように形成する。
【００４６】
このようにして、本半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
実際に、上述のようにして作製したＧａＮ−ＨＥＭＴを、後述の第５実施形態のＰＦＣ回路に実装して１０分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。これに対し、導電性ＳｉＣ基板に代えて半絶縁性ＳｉＣ基板を用いたものでは、セルフターンオンが見られた。また、ゲートパッド１０とソースパッド１１との距離をゲートパッド１０とドレインパッド１２との距離と同一にしたもの、あるいは、ソースパッド１１及びドレインパッド１２の両方ともゲートパッド１０から十分に遠くに設けたものでは、セルフターンオンが見られた。
【００４７】
なお、上述の実施形態では、各パッド１０〜１２の下方に設けられる導電層として導電性基板を用いているが、これに限られるものではなく、例えば、導電性を有する層を含む基板を用いても良い。例えば、表面に導電性を有する層を備える絶縁性基板（高抵抗基板）又は半絶縁性基板を用いても良い。
また、上述の実施形態では、導電性基板として導電性ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、導電性Ｓｉ基板、導電性ＧａＮ基板などの他の導電性半導体基板を用いても良い。
【００４８】
また、上述の実施形態では、パッドレイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしているが、これに限られるものではない。例えば、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
配線レイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくするには、ゲート配線１４、ソース配線１５及びドレイン配線１６を、ゲート配線１４とソース配線１５とが絶縁膜２５を挟んで両側に位置する箇所が、ゲート配線１４とドレイン配線１６とが絶縁膜２５を挟んで両側に位置する箇所よりも多くなるように設ければ良い。
【００４９】
例えば図８に示すように、ソース配線１５とゲート配線１４とを絶縁膜２５を挟んで設けると、ゲート配線・ソース配線間の容量Ｃｇｓｌが生じる。このゲート配線・ソース配線間の容量Ｃｇｓｌは、上記式（２）と同様に表すことができる。このため、ソース配線１５とゲート配線１４とを絶縁膜２５を挟んで設ける箇所を増やすことで、ゲート配線・ソース配線間の容量Ｃｇｓｌを大きくすることができる。
【００５０】
このように、配線レイアウトによって、上記式（１）のＣｇｓ／Ｃｇｄを大きくすることができる。
このため、上述の実施形態のパッドレイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくする方法に、配線レイアウトによって上記式（１）のＣｇｓ／Ｃｇｄを大きくする方法を組み合わせて、セルフターンオンが発生しないようにすることができる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００５１】
また、上述の実施形態の構成において、後述の第２実施形態の変形例（高抵抗層を設けるもの；図１０参照）と同様に、導電層としての導電性基板１と電子走行層６との間に、導電性基板１よりも抵抗が高い高抵抗層を設けても良い。これにより、導電層としての導電性半導体層３０へのリーク電流の発生を防止することができる。
また、上述の実施形態では、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を、素子分離領域１８の上方に設けているが、これに限られるものではない。例えば、上述の実施形態の構成において、後述の第３実施形態のように、ドレインパッド１２を、素子分離領域１８の上方に設け、ゲートパッド１０及びソースパッド１１を、非素子分離領域１９の上方に設けても良い。これにより、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０も、各パッド１０、１１との間に容量を生じさせる導電層として機能させることができる。この場合、本ＧａＮ−ＨＥＭＴは、各パッド１０〜１２から基板裏面までの間に導電層１、８、２０を備えることになる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法について、図９を参照しながら説明する。
【００５２】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方に設けられ、各パッド１０〜１２との間に容量を生じさせる導電層が異なる。
つまり、本実施形態では、図９に示すように、基板１が半絶縁性基板であり、基板１と電子走行層６との間に導電性半導体層３０が設けられている。この導電性半導体層３０が、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方に設けられ、各パッド１０〜１２との間に容量を生じさせる導電層である。このため、半導体積層構造２は、導電性半導体層３０を含む。なお、図９では、説明の便宜上、基板１上に形成された半導体積層構造２のみを示しており、他の構成を省略している。
【００５３】
本実施形態では、基板１は、半絶縁性ＳｉＣ基板である。
また、半導体積層構造２は、導電性半導体層３０、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を積層した構造になっている。
ここでは、導電性半導体層３０は、導電性ＧａＮ層、ここではｎ型ＧａＮ層である。なお、ｐ型ＧａＮ層であっても良い。
【００５４】
なお、導電性半導体層３０は、これに限られるものではない。例えば、導電性半導体層３０を基板１上に形成する場合、即ち、基板１上に形成されるバッファ層として導電性バッファ層を設ける場合、導電性バッファ層としての導電性半導体層３０としては、導電性ＡｌＧａＮ層、即ち、ｎ型ＡｌＧａＮ層、又は、導電性ＡｌＮ／ＧａＮ超格子層、即ち、ｎ型ＡｌＮ／ＧａＮ超格子層を用いることができる。また、導電性半導体層３０として、単層の導電性半導体層を設けても良いし、複数の導電性半導体層を設けても良い。
【００５５】
次に、本実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について説明する。
まず、半絶縁性ＳｉＣ基板１上に、例えばＭＯＶＰＥ法を用いて、ｎ−ＧａＮ層３０、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を形成する。このようにして、基板１の上方に、導電性半導体層３０、電子走行層６及び電子供給層７を含む半導体積層構造２を形成する。ここでは、導電性ＧａＮ層３０の厚さは約１μｍである。
【００５６】
以後、上述の第１実施形態と同様の工程を経て、本半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
なお、その他の構成及び製造方法は、上述の第１実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【００５７】
実際に、上述のようにして作製したＧａＮ−ＨＥＭＴを、後述の第５実施形態のＰＦＣ回路に実装して１０分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。
なお、上述の実施形態では、基板として半絶縁性ＳｉＣ基板を用いているが、これに限られるものではない。例えば、基板は、上述の第１実施形態と同様に、導電性基板であっても良いし、絶縁性基板（高抵抗基板）であっても良い。また、基板は、Ｓｉ基板、ＧａＮ基板、サファイア基板などの他の基板であっても良い。
【００５８】
また、上述の実施形態の構成において、図１０に示すように、導電層としての導電性半導体層３０と電子走行層６との間に、導電性半導体層３０よりも抵抗が高い高抵抗層３１を設けても良い。ここでは、高抵抗層３１はｉ−ＡｌＮ層である。これにより、導電層としての導電性半導体層３０へのリーク電流の発生を防止することができる。
この場合、半導体積層構造２は、ｎ−ＧａＮ層（導電性半導体層）３０、ｉ−ＡｌＮ層（高抵抗層；絶縁層）３１、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を積層した構造となる。ここでは、ｉ−ＡｌＮ層３１の厚さは約１００ｎｍである。なお、その他は、上述の実施形態のものと同様である。また、基板１と電子走行層６との間に形成される導電性半導体層３０及び高抵抗層３１をバッファ層ともいう。
【００５９】
このようにして作製したＧａＮ−ＨＥＭＴを、後述の第５実施形態のＰＦＣ回路に実装して１０分間動作させ、オシロスコープを用いて動作波形を確認したところ、セルフターンオンは見られなかった。
なお、高抵抗層３１は、これに限られるものではなく、ｉ−ＡｌＮ、ｐ型ＡｌＮ、ｉ−ＡｌＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＧａＮ、ＦｅドープＧａＮ、Ｓｉ酸化物、Ａｌ酸化物、Ｓｉ窒化物及びＣ（例えばダイヤモンド）からなる群から選択された少なくとも１種の材料を含む層であれば良い。但し、高抵抗層３１をｐ型ＧａＮ層とする場合は、導電層としての導電性半導体層３０はｐ型ＧａＮ層以外の層とすれば良い。なお、高抵抗層３１を設けない場合は、ｉ−ＧａＮ電子走行層６の厚さを厚くすれば良い。また、高抵抗層３１として、単層の高抵抗層を設けても良いし、複数の高抵抗層を設けても良い。例えば、Ｓｉ基板を用いる場合、Ｓｉ基板上に、高抵抗層、導電層、高抵抗層の順に形成することで、耐圧を向上させることができる。
【００６０】
また、上述の実施形態では、導電層としての導電性半導体層３０を、ゲートパッド１０、ソースパッド１１及びドレインパッド１２の下方であって、基板１の上方の全面に設けているが、これに限られるものではない。例えば、導電性半導体層３０を各パッド１０〜１２の下方で各パッド１０〜１２に対応する領域のみに設け、それ以外の領域に他の半導体層を設け、他の半導体層によって各パッド１０〜１２に対応する領域に設けられた導電性半導体層が接続されるようにしても良い。この場合、ゲートパッド１０やソースパッド１１に対応する領域に設けられる導電性半導体層の面積を調整することで、導電性半導体層とゲートパッドとの間及び導電性半導体層とソースパッド１１との間に生じさせる容量を調整することができる。このため、ゲート・ソース間の容量Ｃｇｓを調整することができ、上記式（１）のＣｇｓ／Ｃｇｄを調整することができる。したがって、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００６１】
また、上述の第１実施形態の変形例の場合と同様に、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
また、上述の実施形態では、上述の第１実施形態の場合と同様に、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を、素子分離領域１８の上方に設けることになるが、これに限られるものではない。例えば、上述の実施形態の構成において、後述の第３実施形態のように、ドレインパッド１２を、素子分離領域１８の上方に設け、ゲートパッド１０及びソースパッド１１を、非素子分離領域１９の上方に設けても良い。これにより、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０も、各パッド１０、１１との間に容量を生じさせる導電層として機能させることができる。この場合、本ＧａＮ−ＨＥＭＴは、各パッド１０〜１２から基板裏面までの間に導電層３０、８、２０を備えることになる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
［第３実施形態］
次に、第３実施形態にかかる半導体装置及びその製造方法について、図１１を参照しながら説明する。
【００６２】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、図１１に示すように、ゲートパッド１０及びソースパッド１１が非素子分離領域１９の上方に設けられている点、及び、導電層が異なる。
つまり、本ＧａＮ−ＨＥＭＴは、素子分離領域１８と、素子分離領域１８以外の非素子分離領域１９とを備える。ここで、素子分離領域１８は、素子分離によって高抵抗化された領域であり、非素子分離領域１９は、素子分離によって高抵抗化されていない領域である。そして、ドレインパッド１２は、素子分離領域１８の上方に設けられており、ゲートパッド１０及びソースパッド１１は、非素子分離領域１９の上方に設けられている。ここでは、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域が、非素子分離領域１９の上方に設けられている。なお、図１１中、点線で囲んでいない領域が素子分離領域１８である。
【００６３】
この場合、ゲートパッド１０及びソースパッド１１の下方、即ち、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域の下方であって、これらに対応する領域に位置するｎ−ＧａＮキャップ層８や２次元電子ガス層２０は素子分離されておらず、高抵抗化されていない。このため、半導体積層構造２に含まれるｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能する。
【００６４】
なお、ｎ−ＧａＮキャップ層８を導電性キャップ層又は導電性半導体層ともいう。また、２次元電子ガス層２０を導電性半導体層ともいう。
そして、上述の第１実施形態の場合と同様に、ゲートパッド１０及びソースパッド１１は、それぞれ、ゲート配線１４及びソース配線１５によって、ゲート電極３及びソース電極４に接続されている。また、ゲートパッド１０とソースパッド１１との間には絶縁膜１７が形成されている。さらに、ゲートパッド１０とソースパッド１１との間の領域の下方も非素子分離領域１９になっており、ゲートパッド１０の下方に設けられた非素子分離領域１９とソースパッド１１の下方に設けられた非素子分離領域１９とはつながっている。このため、各パッド１０、１１と導電層８、２０との間の容量同士は、導電層８、２０及び絶縁膜１７を介して接続されている。さらに、ゲートパッド１０とソースパッド１１との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になっている。
【００６５】
このように、本実施形態では、ゲートパッド１０及びソースパッド１１の下方を非素子分離領域１９とすることで、ゲートパッド１０及びソースパッド１１の下方に、導電層としてｎ−ＧａＮキャップ層８や２次元電子ガス層２０を備えるものとしている。これにより、導電層８、２０とゲートパッド１０との間、導電層８、２０とソースパッド１１との間のそれぞれに容量を生じさせている。そして、上述のパッドレイアウトにすることで、ゲート・ソース間の容量Ｃｇｓを増加させて、セルフターンオンが発生しないようにし、安定した動作が実現できるようにしている。
【００６６】
また、本実施形態では、ドレインパッド１２の下方は素子分離領域１８となっており、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、素子分離されており、高抵抗化されている。このため、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０は、ドレインパッド１２との間に容量を生じさせる導電層としては機能しない。つまり、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０とドレインパッド１２との間には容量が生じないようにしている。これにより、ゲート・ドレイン間の容量Ｃｇｄが増加しないようにしている。
【００６７】
つまり、本実施形態では、上述の第１実施形態の場合と異なり、ゲートパッド１０及びソースパッド１１の下方に導電層８、２０を設けて容量を生じさせ、ドレインパッド１２の下方には導電層を設けないで容量が生じないようにしている。このように、ゲートパッド１０及びソースパッド１１と非素子分離領域１９とのレイアウトによって、上述の第１実施形態の場合と同様に、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄを大きくすることができる。これにより、セルフターンオンが発生しないようにして、安定した動作を実現することができる。
【００６８】
また、本実施形態では、ゲートパッド１０やソースパッド１１の下方に位置する非素子分離領域１９の大きさ、即ち、導電層８、２０の面積を調整することで、導電層８、２０とゲートパッド１０との間、導電層８、２０とソースパッド１１との間のそれぞれに生じさせる容量を調整することができる。このため、ゲート・ソース間の容量Ｃｇｓを調整することができ、上記式（１）のＣｇｓ／Ｃｇｄを調整することができる。したがって、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００６９】
また、本実施形態では、上述の第１実施形態のように、ゲートパッド、ソースパッド及びドレインパッドの下方に導電性基板を設けなくても良い。このため、本実施形態では、基板として、絶縁性基板又は半絶縁性基板を用いることができる。また、基板は、ＳｉＣ基板、Ｓｉ基板、ＧａＮ基板、サファイア基板などを用いることができる。
なお、本実施形態では、上述の第１実施形態の場合と同様に、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド１０とドレインパッド１２との間の距離よりも小さくなるように、各パッド１０〜１２がレイアウトされている。つまり、ソースパッド１１をゲートパッド１０に近い位置にレイアウトし、ドレインパッド１２をゲートパッド１０から遠い位置にレイアウトしている。しかしながら、パッドレイアウトは、これに限られるものではなく、ゲートパッド１０及びソースパッド１１が非素子分離領域１９の上方に設けられており、ドレインパッド１２が素子分離領域１８の上方に設けられており、ソースパッド１１がゲートパッド１０に近い位置にレイアウトされていれば良い。
【００７０】
次に、本実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法について説明する。
まず、基板１（ここでは例えば絶縁性ＳｉＣ基板）上に、上述の第１実施形態の場合と同様に、例えばＭＯＶＰＥ法を用いて、ｉ−ＧａＮ電子走行層６、ｉ−ＡｌＧａＮスペーサ層を含むｎ−ＡｌＧａＮ電子供給層７、ｎ−ＧａＮキャップ層８を形成する［図６（Ａ）参照］。このようにして、基板１の上方に、電子走行層６及び電子供給層７を含む半導体積層構造２を形成する。
【００７１】
次に、ｎ−ＧａＮキャップ層８上に、例えばフォトリソグラフィ技術を用いて、素子分離領域を形成する領域に開口部を有するレジスト膜を形成し、例えば塩素系ガスを用いたドライエッチング又はイオン注入によって素子分離を行なって素子分離領域１８を形成する［図６（Ｂ）参照］。ここでは、半導体積層構造２の表面側からｉ−ＧａＮ電子走行層６の途中までの領域にイオン注入を行なって素子分離領域１８を形成する。この際、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域が上方に形成される領域については素子分離を行なわないようにして、非素子分離領域とする。その後、レジスト膜を除去する。
【００７２】
次に、上述の第１実施形態の場合と同様に、半導体積層構造２の上方に、ゲート電極３、ソース電極４及びドレイン電極５を形成する［図６（Ｃ），図６（Ｄ），図７（Ａ）参照］。
次に、上述の第１実施形態の場合と同様に、絶縁膜２５及び金属配線１４〜１６を含む配線層１３、及び、ボンディングパッド１０〜１２を形成する［図７（Ｂ）参照］。
【００７３】
但し、本実施形態では、ドレインパッド１２を素子分離領域１８の上方に形成し、ゲートパッド１０及びソースパッド１１を素子分離領域１８以外の非素子分離領域１９の上方に形成する。ここでは、ゲートパッド１０の全部、ソースパッド１１の一部及びゲートパッド１０とソースパッド１１との間の領域が非素子分離領域１９の上方に位置するように、ゲートパッド１０及びソースパッド１１を形成する。
【００７４】
また、上述の第１実施形態の場合と同様に、ゲートパッド１０及びソースパッド１１は、ゲートパッド１０とソースパッド１１との間の距離が、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になるように形成する。
このようにして、本半導体装置（ＧａＮ−ＨＥＭＴ）を作製することができる。
【００７５】
なお、その他の構成及び製造方法は、上述の第１実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【００７６】
なお、上述の実施形態では、半導体積層構造２を、電子供給層７上にｎ−ＧａＮキャップ層８を含むものとしているが、これに限られるものではなく、ｎ−ＧａＮキャップ層８を備えないものであっても良い。この場合、半導体積層構造２に含まれる２次元電子ガス層２０が、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能することになる。
【００７７】
また、上述の実施形態では、半導体積層構造２に含まれるｎ−ＧａＮキャップ層８や２次元電子ガス層２０が、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能する場合を例に挙げて説明しているが、これに限られるものではない。例えば、半導体積層構造が異なる場合は、他の半導体層が、ゲートパッド１０との間及びソースパッド１１との間に容量を生じさせる導電層として機能することもある。
【００７８】
また、上述の実施形態では、ゲートパッド１０とソースパッド１１との間の領域に対応する領域も非素子分離領域１９にして、ゲートパッド１０に対応する非素子分離領域１９とソースパッド１１に対応する非素子分離領域１９とが導電層によって接続されるようにしているが、これに限られるものではない。例えば、ゲートパッド１０とソースパッド１１との間の領域に対応する領域は素子分離領域１８にし、この素子分離領域１８を介して、ゲートパッド１０に対応する非素子分離領域１９とソースパッド１１に対応する非素子分離領域１９とが接続されるようにしても良い。
【００７９】
また、上述の第１実施形態の変形例の場合と同様に、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
［第４実施形態］
次に、第４実施形態にかかる半導体装置及びその製造方法について、図１２を参照しながら説明する。
【００８０】
本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、図１２に示すように、導電層として金属層４０を設けている点が異なる。
つまり、本半導体装置は、上述の第１実施形態［図１参照］の基板１、半導体積層構造２、絶縁膜９、各電極３〜５及び配線層１３を含む構造４１の上方に、各パッド１０〜１２を備え、基板１の裏面に、導電層としての金属層４０を備える。
【００８１】
ここでは、金属層４０は、基板１の裏面であって、ゲートパッド１０及びソースパッド１１の下方のみに設けられている。つまり、金属層４０は、ゲートパッド１０及びソースパッド１１の下方であって、ゲートパッド１０、ソースパッド１１及びゲートパッド１０とソースパッド１１との間の領域に対応する領域に設けられている。一方、金属層４０は、ドレインパッド１２の下方であって、ドレインパッド１２に対応する領域には設けられていない。このため、金属層４０は、ゲートパッド１０との間、ソースパッド１１との間のそれぞれに容量を生じさせる導電層である。
【００８２】
そして、上述の第１実施形態の場合と同様に、ゲートパッド１０及びソースパッド１１は、それぞれ、ゲート配線１４及びソース配線１５によって、ゲート電極３及びソース電極４に接続されている。また、ゲートパッド１０とソースパッド１１との間には絶縁膜１７が形成されている。さらに、金属層４０は、ゲートパッド１０とソースパッド１１との間の領域の下方にも設けられており、ゲートパッド１０の下方に設けられた金属層とソースパッド１１の下方に設けられた金属層とはつながっている。このため、各パッド１０、１１と導電層としての金属層４０との間の容量同士は、導電層４０及び絶縁膜１７を介して接続されている。さらに、ゲートパッド１０とソースパッド１１との間の距離は、ゲートパッド・導電層間の容量Ｃｇｐ及びソースパッド・導電層間の容量Ｃｓｐを、ゲート・ソース間の容量Ｃｇｓに付加しうる距離になっている。
【００８３】
このように、本実施形態では、ゲートパッド１０及びソースパッド１１の下方に、導電層としての金属層４０を設けることで、導電層４０とゲートパッド１０との間、導電層４０とソースパッド１１との間のそれぞれに容量を生じさせている。そして、上述のパッドレイアウトにすることで、ゲート・ソース間の容量Ｃｇｓを増加させて、セルフターンオンが発生しないようにし、安定した動作が実現できるようにしている。
【００８４】
また、本実施形態では、ドレインパッド１２の下方には導電層としての金属層４０は設けられておらず、ドレインパッド１２との間には容量が生じないようにしている。これにより、ゲート・ドレイン間の容量Ｃｇｄが増加しないようにしている。
つまり、本実施形態では、上述の第１実施形態の場合と異なり、ゲートパッド１０及びソースパッド１１の下方に導電層４０を設けて容量を生じさせ、ドレインパッド１２の下方には導電層４０を設けないで容量が生じないようにしている。このように、ゲートパッド１０及びソースパッド１１と金属層４０とのレイアウトによって、上述の第１実施形態の場合と同様に、ゲート・ドレイン間の容量Ｃｇｄを増加させることなく、ゲート・ソース間の容量Ｃｇｓを増加させ、上記式（１）のＣｇｓ／Ｃｇｄを大きくすることができる。これにより、セルフターンオンが発生しないようにして、安定した動作を実現することができる。
【００８５】
また、本実施形態では、ゲートパッド１０やソースパッド１１の下方に位置する導電層４０の面積を調整することで、導電層４０とゲートパッド１０との間及び導電層４０とソースパッド１１との間に生じさせる容量を調整することができる。このため、ゲート・ソース間の容量Ｃｇｓを調整することができ、上記式（１）のＣｇｓ／Ｃｇｄを調整することができる。したがって、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
【００８６】
また、本実施形態では、導電層としての金属層４０を備えるため、上述の第１実施形態のように、各パッド１０〜１２の下方に導電層としての導電性基板を用いなくても良い。このため、本実施形態では、基板１として、絶縁性基板又は半絶縁性基板を用いることができる。また、基板１は、ＳｉＣ基板、Ｓｉ基板、ＧａＮ基板、サファイア基板などを用いることができる。但し、基板１として、絶縁性基板又は半絶縁性基板を用いることで、上述の第２実施形態の変形例（高抵抗層を設けるもの）と同様に、導電層としての金属層４０へのリーク電流の発生を防止することができる。
【００８７】
なお、本実施形態では、ゲートパッド１０及びソースパッド１１の下方に金属層４０が設けられており、ドレインパッド１２の下方に金属層４０が設けられておらず、ソースパッド１１がゲートパッド１０に近い位置にレイアウトされていれば良く、ドレインパッド１２は、ゲートパッド１０から遠い位置にレイアウトしても良いし、ゲートパッド１０から近い位置にレイアウトしても良い。
【００８８】
なお、その他の構成及び製造方法は、上述の第１実施形態と同様であるため、ここでは、その説明を省略する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、セルフターンオンが発生しないようにすることができ、安定した動作を実現できるという利点がある。
【００８９】
なお、上述の実施形態では、基板１の裏面に導電層として金属層４０を設けているが、これに限られるものではなく、基板１の裏面に導電層として導電性半導体層を設けても良い。
また、上述の実施形態では、ゲートパッド１０とソースパッド１１との間の領域に対応する領域にも金属層４０を設け、ゲートパッド１０に対応する領域に設けられた金属層とソースパッド１１に対応する領域に設けられた金属層とが金属層によって接続されるようにしているが、これに限られるものではない。例えば、ゲートパッド１０とソースパッド１１との間の領域に対応する領域に絶縁膜を設け、この絶縁膜を介して、ゲートパッド１０に対応する領域に設けられた金属層とソースパッド１１に対応する領域に設けられた金属層とが接続されるようにしても良い。
【００９０】
また、上述の第１実施形態の変形例の場合と同様に、パッドレイアウトと配線レイアウトとを組み合わせて上記式（１）のＣｇｓ／Ｃｇｄを大きくしてセルフターンオンが発生しないようにしても良い。
また、上述の実施形態では、上述の第１実施形態の場合と同様に、ゲートパッド１０、ソースパッド１１及びドレインパッド１２を、素子分離領域１８の上方に設けることになるが、これに限られるものではない。例えば、上述の実施形態の構成において、上述の第３実施形態のように、ドレインパッド１２を、素子分離領域１８の上方に設け、ゲートパッド１０及びソースパッド１１を、非素子分離領域１９の上方に設けても良い。これにより、ｎ−ＧａＮキャップ層８や２次元電子ガス層２０も、各パッド１０、１１との間に容量を生じさせる導電層として機能させることができる。この場合、本ＧａＮ−ＨＥＭＴは、基板裏面に導電層４０を備え、さらに、各パッド１０、１１から基板裏面までの間に導電層８、２０を備えることになる。これにより、設計自由度が増し、上記式（１）のＣｇｓ／Ｃｇｄの調整の幅が広がることになる。
［第５実施形態］
次に、第５実施形態にかかる半導体装置及びその製造方法、電源装置について、図１３、図１４を参照しながら説明する。
【００９１】
本実施形態にかかる半導体装置は、上述の第１〜第４実施形態及びこれらの変形例のいずれかの半導体装置（ＧａＮ−ＨＥＭＴ）を半導体チップとして備える半導体パッケージである。なお、半導体チップをＨＥＭＴチップともいう。
以下、ディスクリートパッケージを例に挙げて説明する。
本半導体装置は、図１３に示すように、上述の第１〜第４実施形態及びこれらの変形例のいずれかの半導体チップを搭載するステージ５０と、ゲートリード５１と、ソースリード５２と、ドレインリード５３と、ボンディングワイヤ５４Ａ〜５４Ｃ（ここではＡｌワイヤ）と、封止樹脂５５とを備える。なお、封止樹脂をモールド樹脂ともいう。
【００９２】
そして、ステージ５０上に搭載された半導体チップ５６のゲートパッド１０、ソースパッド１１及びドレインパッド１２は、それぞれ、ゲートリード５１、ソースリード５２及びドレインリード５３に、Ａｌワイヤ５４Ａ〜５４Ｃによって接続されており、これらが樹脂封止されている。
ここでは、半導体チップ５６の基板裏面がダイアタッチ剤５７（ここでは、はんだ）によって固定されたステージ５０は、ドレインリード５３と電気的に接続されている。なお、これに限られるものではなく、ステージ５０がソースリード５２と電気的に接続されるようにしても良い。
【００９３】
次に、本実施形態にかかる半導体装置（ディスクリートパッケージ）の製造方法について説明する。
まず、上述の第１実施形態〜第４実施形態及びこれらの変形例のいずれかの半導体チップ５６（ＧａＮ−ＨＥＭＴ）を、例えばダイアタッチ剤５７（ここでは、はんだ）を用いてリードフレームのステージ５０上に固定する。
【００９４】
次に、例えばＡｌワイヤ５４Ａ〜５４Ｃなどを用いたボンディングによって、半導体チップ５６のゲートパッド１０をゲートリード５１に接続し、ドレインパッド１２をドレインリード５３に接続し、ソースパッド１１をソースリード５２に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
【００９５】
このようにして、半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ５６の各パッド１０〜１２を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
【００９６】
次に、上述のＧａＮ−ＨＥＭＴを含む半導体パッケージを備える電源装置について、図１４を参照しながら説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ（図１３、図１参照）を用いる場合を例に挙げて説明する。
【００９７】
本ＰＦＣ回路は、図１４に示すように、ダイオードブリッジ６０と、チョークコイル６１と、第１コンデンサ６２と、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ６３と、ダイオード６４と、第２コンデンサ６５とを備える。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ６０、チョークコイル６１、第１コンデンサ６２、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ６３、ダイオード６４、及び、第２コンデンサ６５が実装されて構成されている。
【００９８】
本実施形態では、上述の半導体パッケージのドレインリード５３、ソースリード５２及びゲートリード５１が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路に、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ６３が接続されている。
【００９９】
そして、本ＰＦＣ回路では、ＧａＮ−ＨＥＭＴ６３のドレイン電極５に、チョークコイル６１の一方の端子及びダイオード６４のアノード端子が接続されている。また、チョークコイル６１の他方の端子には第１コンデンサ６２の一方の端子が接続され、ダイオード６４のカソード端子には第２コンデンサ６５の一方の端子が接続されている。そして、第１コンデンサ６２の他方の端子、ＧａＮ−ＨＥＭＴ６３のソース電極４及び第２コンデンサ６５の他方の端子が接地されている。また、第１コンデンサ６２の両端子には、ダイオードブリッジ６０の一対に端子が接続されており、ダイオードブリッジ６０の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ６５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、ＧａＮ−ＨＥＭＴ６３のゲート電極３には、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路では、ゲートドライバによってＧａＮ−ＨＥＭＴ６３を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
【０１００】
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の第１〜第４実施形態及びこれらの変形例のいずれかの半導体チップ５６を備え、セルフターンオンが発生せず、安定した動作が可能であるため、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の半導体装置（ＧａＮ−ＨＥＭＴ又はＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置（ＧａＮ−ＨＥＭＴ又はＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ−ＤＣコンバータなど）に用いても良い。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【０１０１】
例えば、上述の各実施形態及び変形例の説明において挙げた組み合わせは例示であって、上述の各実施形態や変形例は必要に応じて任意に組み合わせることが可能である。
また、上述の各実施形態及び変形例では、ゲート絶縁膜を有するＭＩＳ型トランジスタを例に挙げて説明しているが、これに限られるものではなく、ショットキー型トランジスタであっても良い。また、ゲート電極の下方にゲートリセスを備える構造であっても良い。
【０１０２】
また、ゲート電極、ソース電極及びドレイン電極の構造は、上述の各実施形態及び変形例のものに限られるものではなく、例えば、単層構造であっても良いし、他の材料を用いたものであっても良い。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドの下方に設けられた導電層とを備え
前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなっていることを特徴とする半導体装置。
【０１０３】
（付記２）
前記基板は、導電性基板又は導電性を有する層を含む基板であり、
前記導電層は、前記導電性基板又は前記導電性を有する層であることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記半導体積層構造は、導電性半導体層を含み、
前記導電層は、前記導電性半導体層であることを特徴とする、付記１に記載の半導体装置。
【０１０４】
（付記４）
前記導電性半導体層は、前記基板と前記電子走行層との間に設けられていることを特徴とする、付記３に記載の半導体装置。
（付記５）
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、付記３又は４に記載の半導体装置。
【０１０５】
（付記６）
前記導電層と前記電子走行層との間に、前記導電層よりも抵抗が高い高抵抗層を備えることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドは、前記素子分離領域の上方に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【０１０６】
（付記８）
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【０１０７】
（付記９）
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に設けられた導電層とを備えることを特徴とする半導体装置。
【０１０８】
（付記１０）
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、付記９に記載の半導体装置。
（付記１１）
素子分離領域と、前記素子分離領域以外の非素子分離領域とを備え、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドは、前記素子分離領域の上方に設けられていることを特徴とする、請求項９又は１０に記載の半導体装置。
【０１０９】
（付記１２）
素子分離領域と、前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする、付記９又は１０に記載の半導体装置。
【０１１０】
（付記１３）
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする半導体装置。
【０１１１】
（付記１４）
前記半導体積層構造は、前記電子供給層上に導電性キャップ層を含むことを特徴とする、付記１３に記載の半導体装置。
（付記１５）
前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
前記ソース電極と前記ソースパッドとを接続するソース配線と、
前記ドレイン電極と前記ドレインパッドとを接続するドレイン配線と、
前記ゲート配線、前記ソース配線及び前記ドレイン配線の間に設けられた絶縁膜とを備え、
前記ゲート配線、前記ソース配線及び前記ドレイン配線は、前記ゲート配線と前記ソース配線とが前記絶縁膜を挟んで両側に位置する箇所が、前記ゲート配線と前記ドレイン配線とが前記絶縁膜を挟んで両側に位置する箇所よりも多くなるように、設けられていることを特徴とする、付記１〜１４のいずれか１項に記載の半導体装置。
【０１１２】
（付記１６）
付記１〜１５のいずれか１項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップの前記ゲートパッドに接続されたゲートリードと、
前記半導体チップの前記ソースパッドに接続されたソースリードと、
前記半導体チップの前記ドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。
【０１１３】
（付記１７）
付記１〜１６のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
（付記１８）
導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
【０１１４】
（付記１９）
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に導電層を形成することを特徴とする半導体装置の製造方法。
【０１１５】
（付記２０）
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
素子分離領域を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ドレインパッドを前記素子分離領域の上方に形成し、ゲートパッド及びソースパッドを前記素子分離領域以外の非素子分離領域の上方に形成することを特徴とする半導体装置の製造方法。
【符号の説明】
【０１１６】
１ 基板
２ 半導体積層構造
３ ゲート電極
４ ソース電極
５ ドレイン電極
６ ｉ−ＧａＮ電子走行層
７ ｎ−ＡｌＧａＮ電子供給層（ｉ−ＡｌＧａＮスペーサ層を含む）
８ ｎ−ＧａＮキャップ層
９ ＡｌＯ膜（絶縁膜）
１０ ゲートパッド
１１ ソースパッド
１２ ドレインパッド
１３ 配線層
１４ ゲート配線
１５ ソース配線
１６ ドレイン配線
１７ 絶縁膜
１８ 素子分離領域
１９ 非素子分離領域
２０ ２次元電子ガス層
２１ Ｔａ層
２２ Ａｌ層
２３ Ｎｉ層
２４ Ａｕ層
２５ 絶縁膜
３０ 導電性半導体層
３１ 高抵抗層
４０ 金属層
４１ 基板、半導体積層構造、絶縁膜、各電極及び配線層を含む構造
５０ ステージ
５１ ゲートリード
５２ ソースリード
５３ ドレインリード
５４Ａ〜５４Ｃ Ａｌワイヤ（ボンディングワイヤ）
５５ 封止樹脂
５６ 半導体チップ（ＧａＮ−ＨＥＭＴ）
５７ ダイアタッチ剤
６０ ダイオードブリッジ
６１ チョークコイル
６２ 第１コンデンサ
６３ ＧａＮ−ＨＥＭＴ
６４ ダイオード
６５ 第２コンデンサ
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドの下方に設けられた導電層とを備え、
前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなっていることを特徴とする半導体装置。
【請求項２】
前記導電層と前記電子走行層との間に、前記導電層よりも抵抗が高い高抵抗層を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に設けられた導電層とを備えることを特徴とする半導体装置。
【請求項４】
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする半導体装置。
【請求項６】
前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
前記ソース電極と前記ソースパッドとを接続するソース配線と、
前記ドレイン電極と前記ドレインパッドとを接続するドレイン配線と、
前記ゲート配線、前記ソース配線及び前記ドレイン配線の間に設けられた絶縁膜とを備え、
前記ゲート配線、前記ソース配線及び前記ドレイン配線は、前記ゲート配線と前記ソース配線とが前記絶縁膜を挟んで両側に位置する箇所が、前記ゲート配線と前記ドレイン配線とが前記絶縁膜を挟んで両側に位置する箇所よりも多くなるように、設けられていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップの前記ゲートパッドに接続されたゲートリードと、
前記半導体チップの前記ソースパッドに接続されたソースリードと、
前記半導体チップの前記ドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
【請求項９】
導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１０】
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に導電層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
素子分離領域を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ドレインパッドを前記素子分離領域の上方に形成し、ゲートパッド及びソースパッドを前記素子分離領域以外の非素子分離領域の上方に形成することを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記ゲートパッド、前記ソースパッド及び前記ドレインパッドの下方に設けられた導電層とを備え、
前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなっていることを特徴とする半導体装置。
【請求項２】
前記導電層と前記電子走行層との間に、前記導電層よりも抵抗が高い高抵抗層を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に設けられた導電層とを備えることを特徴とする半導体装置。
【請求項４】
前記基板は、半絶縁性基板又は絶縁性基板であることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
基板と、
前記基板の上方に設けられ、電子走行層及び電子供給層を含む半導体積層構造と、
前記半導体積層構造の上方に設けられたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されたゲートパッド、ソースパッド及びドレインパッドと、
素子分離領域と、
前記素子分離領域以外の非素子分離領域とを備え、
前記ドレインパッドは、前記素子分離領域の上方に設けられており、
前記ゲートパッド及び前記ソースパッドは、前記非素子分離領域の上方に設けられていることを特徴とする半導体装置。
【請求項６】
前記ゲート電極と前記ゲートパッドとを接続するゲート配線と、
前記ソース電極と前記ソースパッドとを接続するソース配線と、
前記ドレイン電極と前記ドレインパッドとを接続するドレイン配線と、
前記ゲート配線、前記ソース配線及び前記ドレイン配線の間に設けられた絶縁膜とを備え、
前記ゲート配線、前記ソース配線及び前記ドレイン配線は、前記ゲート配線と前記ソース配線とが前記絶縁膜を挟んで両側に位置する箇所が、前記ゲート配線と前記ドレイン配線とが前記絶縁膜を挟んで両側に位置する箇所よりも多くなるように、設けられていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップの前記ゲートパッドに接続されたゲートリードと、
前記半導体チップの前記ソースパッドに接続されたソースリードと、
前記半導体チップの前記ドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
【請求項９】
導電性基板又は表面に導電性を有する層を含む基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを、前記ゲートパッドと前記ソースパッドとの間の距離が、前記ゲートパッドと前記ドレインパッドとの間の距離よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１０】
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ゲートパッド、ソースパッド及びドレインパッドを形成し、
前記基板の裏面であって、前記ゲートパッド及び前記ソースパッドの下方に導電層を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
基板の上方に、電子走行層及び電子供給層を含む半導体積層構造を形成し、
素子分離領域を形成し、
前記半導体積層構造の上方に、ゲート電極、ソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極の上方で前記ゲート電極、前記ソース電極及び前記ドレイン電極のそれぞれに接続されるように、ドレインパッドを前記素子分離領域の上方に形成し、ゲートパッド及びソースパッドを前記素子分離領域以外の非素子分離領域の上方に形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１１９６２５（Ｐ２０１２−１１９６２５Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２７０４６９（Ｐ２０１０−２７０４６９）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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