【課題】高周波帯域で高出力動作可能な半導体装置の提供。
【解決手段】半導体装置を、半導体基板12上に形成されたP型Si層13と、絶縁膜を介して設けられたゲート電極3と、ゲート電極3の一方側のP型Si層13内に形成されN型の第1低濃度不純物拡散層44および第1拡散層44より高い不純物濃度を有するN型第2高濃度不純物拡散層45からなるドレイン領域と、第2拡散層45の各辺に対して所定間隔内側に設けられたコンタクトホール53を有する層間絶縁膜9aと、ゲート電極3の他方側のP型Si層13内に形成されN型の高濃度の第3不純物拡散層からなるソース領域41と、素子分離用絶縁膜11と、P型分離拡散層14とを備え、P型分離拡散層14は結晶欠陥を有し、ゲート幅方向の絶縁膜11と第2拡散層45の対向する端部間距離がゲート長方向における第2拡散層45とゲート電極3の対向する端部間の距離より長い。 （もっと読む）

【課題】半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成され、Ｓを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する界面層と、界面層上に形成され、略全域にＳを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する金属半導体化合物層と、金属半導体化合物層上の金属電極を有することを特徴とする半導体装置。半導体基板上に金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、金属半導体化合物層に、飛程が金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】本発明は、ｇｍの低下を抑制し、ｇｄｓ、ｇｍｂを維持して、ＭＯＳトランジスタの高性能化を可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３のソース側の前記半導体基板１１に形成されたエクステンション領域１４と、前記ゲート電極１３のソース側の前記半導体基板１１にエクステンション領域１４を介して形成されたソース領域１６と、前記ゲート電極１３のドレイン側の前記半導体基板１１に形成されたＬＤＤ領域１５と、前記ゲート電極１３のドレイン側の前記半導体基板１１にＬＤＤ領域１５を介して形成されたドレイン領域１７を有し、前記エクステンション領域１４は前記ＬＤＤ領域１６よりも濃度が高く、前記ＬＤＤ領域１６よりも浅く形成されている。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】埋設導通層を備えた低オン抵抗値の横方向高電圧ＦＥＴを提供する。
【解決手段】Ｐ−型基板に形成されたＮ−ウエル内にＰ−型埋設層領域を設け、これをＮ−ウエル領域に形成された第１のＰ−型ドレイン拡散領域によってドレイン電極に接続すると共に、ＰＭＯＳゲート領域の一端で表面から下方に延びる第２のＰ−型ドレイン拡散領域にも接続し、ソース電極に接続されるＰ−型ソース拡散領域でゲート領域の他端を定めるようにする。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂを形成してから、半導体基板１上にＮｉ_１−ｘＰｔ_ｘ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂとを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行なう。これにより、ｙ＞ｘとなる。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層４１ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂを形成する。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。 （もっと読む）

【課題】ＥＳＤダメージが低いＥＳＤパワーレベルで発生するＦｉｎＦＥＴ集積回路において、ＥＳＤから回路デバイスを保護することができる電子回路を提供する。
【解決手段】電子回路４００’は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護される電界効果トランジスタ４００ａとを含む。保護電界効果トランジスタ４００ｂは、保護される電界効果トランジスタ４００ａの結晶方位とは異なった結晶方位を含む。 （もっと読む）

【課題】高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを有する半導体装置を提供する。
【解決手段】高耐圧を有するLOCOSオフセットMOS型トランジスタにおいて、第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域５を形成する際に、ポリシリコンゲート電極をマスクにしてゲート酸化膜を除去しても、チャネル形成領域７上のゲート酸化膜６はエッチングされないように、ソース側にもソースフィールド酸化膜１４を設け、第２導電型高濃度ソースフィールド領域１３の距離を最適化したことで、高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを得ることが出来る。 （もっと読む）

【課題】半導体層の中または半導体層に隣接した領域の間を接続するための構造を提供する。
【解決手段】半導体デバイス２０４は半導体材料の第１の層１１２と、第１の層の中に形成された第１のソース／ドレイン領域１１６を有する第１の電界効果トランジスタ１８０とを含み、チャネル領域１６０は第１の層の上に形成され、関連する第２のソース／ドレイン領域１６４はチャネル領域の上に形成される。このデバイスはまた、第１の層１１４の中に形成された第１のソース／ドレイン領域１１８を有する第２の電界効果トランジスタ１９０を含み、チャネル領域１６２は第１の層の上に形成され、関連する第２のソース／ドレイン領域１６６はチャネル領域の上に形成される。金属を含む導電層１２０は、各トランジスタの第１のソース／ドレイン領域の間に置かれて、１つの第１のソース／ドレイン領域から他の第１のソース／ドレイン領域に電流を導く。 （もっと読む）

【課題】動作速度を向上させたｎ型ＦＥＴを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】素子領域のうちゲート電極を挟むソース／ドレイン・コンタクト領域となる領域に、炭素クラスターイオンをイオン注入することにより、ソース／ドレイン・コンタクト領域となる領域を非晶質化し、さらに、非晶質化された領域に、ｎ型の不純物として砒素および燐のうち少なくとも一つをイオン注入することにより、ソース／ドレイン・コンタクト領域となる不純物注入層を形成し、その処理時間が０．２ｍ秒〜２．０ｍ秒の熱処理により、不純物注入層中の炭素および不純物を活性化する。 （もっと読む）

【課題】 ＬＤＤ形成工程に於けるプラズマプロセスが原因となり生じる素子の
損傷を極力低減した半導体装置の作製方法を提供すること。
【解決手段】 基板全面を覆うように導電性膜を形成した状態で、ハードマスク
を利用した半導体装置の作製方法でＬＤＤ構造の素子を形成することにより、Ｌ
ＤＤ形成工程におけるプラズマプロセスによる素子への損傷を極力低減する。導
電性膜が全面に形成されていることにより、異方性エッチング等のプラズマによ
る処理（プラズマプロセス）においてゲート電極に蓄積される電荷密度を低減で
き、プラズマプロセスによる損傷を低減できる。 （もっと読む）

【課題】特徴サイズの小さいＭＯＳトランジスタとその製造方法を提供する。
【解決手段】本発明は、ショートチャネルの影響を低減し、薄くドープしたドレイン領域（ＬＤＤ構造）を有さない。ＭＯＳトランジスタのゲート長さは１．２５μｍ以下である。本発明のＭＯＳトランジスタはゲート酸化物層を含み、この層は基板との間で平面状でかつストレスのないインタフェースを形成する。その結果、ホットキャリアの発生およびホットキャリアの悪影響が回避できる。ＬＤＤ構造を省略したために、製造プロセスの複雑さが低下し、ソース−ドレインの直列抵抗が減り、その結果駆動電流と切り換え速度が改善された。 （もっと読む）

【課題】 チップサイズを縮小することができ、低コスト化が可能となるスイッチングトランジスタ、及びそれを用いた出力制御装置を提供する。
【解決手段】 第一導電型の半導体基板１の主面上に、第二導電型の高濃度埋め込み層２を有し、エピタキシャル層３の表面に形成される第二導電型のドレイン領域９と第二導電型の高濃度埋め込み層２が第二導電型の柱状の高濃度拡散領域１１を介して電気的に接続していることにより、ドレイン端子１０が基板表面上にある縦型トランジスタを用いる。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、ｐ型不純物を、異なる注入エネルギーでｎ型半導体層内部と表面に多段注入し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、表面からある程度の深さ（５μｍ程度）までの不純物プロファイルが略平坦なｐ型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。 （もっと読む）

【課題】シリサイドの異常成長によるリーク電流の増大を低減した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極２２Ａの側面上に第１サイドウォール２３Ａと第２サイドウォール２４Ａとが形成されている。半導体基板１０におけるゲート電極２２Ａの側方には第１高濃度不純物領域３１Ａが形成されている。第１高濃度不純物領域３１Ａの外側方で且つ第１高濃度不純物領域よりも深い位置には、第２高濃度不純物領域３２Ａが形成されている。第２サイドウォール２３Ａよりも外側で且つ第２高濃度不純物領域３２Ａよりも深い位置には、第１高濃度不純物領域３１Ａ及び第２高濃度不純物領域３２Ａよりも不純物濃度が低い、低濃度不純物領域３３Ａが形成されている。 （もっと読む）

【課題】高耐圧を要求されるＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】ＬＯＣＯＳ酸化膜を用いたオフセットＭＯＳトランジスタにおいて、高耐圧が要求されるドレイン拡散層周辺のＬＯＣＯＳ酸化膜をエッチングし、ＬＯＣＯＳ酸化膜が薄くなった領域の下方の半導体基板表面領域にまでドレイン拡散層を形成することによって、ドレイン拡散層端部がオフセット拡散層によってカバーされるため、ドレイン拡散層下部の領域で発生する電界集中を緩和することができ、５０Ｖ以上の電圧下においても安全に動作しうるＭＯＳトランジスタとなる。 （もっと読む）

【課題】動作速度の向上を実現し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたチャネル領域４４上にゲート絶縁膜１８を介して形成されたゲート電極２０ｂと、ゲート電極の側壁部分に形成されたサイドウォール絶縁膜２６と、ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層３８と、ソース／ドレイン拡散層に埋め込まれ、半導体基板と格子定数が異なる半導体層５２とを有し、半導体層は、半導体基板のうちのサイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部５４と、半導体基板のうちのサイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部５６とを有している。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】入力電圧ライン１１と誘導性負荷Ｌとの間に接続される第１のスイッチング素子Ｍ１を有するハイサイドスイッチング素子と、誘導性負荷Ｌと基準電圧ラインとの間に並列接続される第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とを有するローサイドスイッチング素子と、を備え、ローサイドスイッチング素子における誘導性負荷Ｌに接続される端子にサージが印加されたとき、サージ電流は第３のスイッチング素子Ｍ３を介して基準電圧ラインへと放電される。 （もっと読む）