【課題】界面準位密度およびフラットバンド電圧がともに良好な界面特性を有する半導体装置の製造方法を提供すること。
【解決手段】まず、炭化珪素基板１の表面を洗浄する（ステップＳ１）。つぎに、原料ガスをＥＣＲプラズマ化し、原料ガスに含まれる原子を炭化珪素基板１に照射することで、炭化珪素基板１の表面にシリコン窒化膜２を成長させる（ステップＳ２）。つぎに、ＥＣＲプラズマ化学気相成長法により、シリコン窒化膜２の表面にシリコン酸化膜３を堆積する（ステップＳ３）。つぎに、窒素雰囲気中で、シリコン窒化膜２およびシリコン酸化膜３が形成された炭化珪素基板１のアニール処理を行う（ステップＳ４）。 （もっと読む）

【課題】安定に動作する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、基板１１内に形成された第１導電型のウェル１３と、ウェル１３上にゲート絶縁膜１７を介して配置されるゲート電極１８と、ゲート電極１８を挟んで基板１１内に対向して配置される第２導電型のソース領域１５及びドレイン領域１６と、基板１１内にソース領域１５と隣接して配置され、ウェル１に電気的に接続される第１導電型のウェルタップ１９と、ウェル１３とウェルタップ１９とに接し、ウェル１３よりも不純物濃度が高く、第１導電型を有するポケット領域２０と、を備える。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】配線の低抵抗化を図る。
【解決手段】本実施形態の半導体装置は、半導体基板１０を覆う第１の層間絶縁膜上に設けられる配線６０と、配線６０の上面上に設けられるキャップ層６８と、配線６０と第２の層間絶縁膜との間に設けられるバリア膜６２と、を含む。配線６０は高融点導電層を含み、配線６０の配線幅Ｗ１は、キャップ層６８の幅Ｗ２よりも小さい。バリア膜６２は、高融点導電層６０が含む元素の化合物からなり、配線６０を覆う層間絶縁膜６９，７０に起因する不純物が配線６０内に拡散するのを抑制する。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】信頼性が高い半導体装置を提供する。
【解決手段】例えば、ドレイン用の半導体層ＤＦ２（ｎ），ＤＦ１（ｎ^＋）およびコンタクト層ＣＮＴｄと、ソース用の半導体領域ＤＦＡおよびコンタクト層と、ソース・ドレイン間に配置されるゲート層ＧＴとを備える。ソース用のコンタクト層は、長辺側に対応する２個のコンタクト層ＣＮＴｓ１，ＣＮＴｓ２で構成され、短辺側に対応する部分には配置されない（Ｃ１−Ｃ１’間でＹ軸方向に延伸するコンタクト層は備えない）。また、ドレイン用のＣＮＴｄとＤＦ１（ｎ^＋）の短辺側の間隔Ｘ１は、長辺側の間隔Ｙ１よりも例えば３倍以上広い。 （もっと読む）

【課題】微細化されても高耐圧トランジスタのドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】ゲート電極１０４Ａの側面の側方下に位置する領域の半導体基板（活性領域）１０１の表面部が除去されて掘り下げ部１２１が形成されている。掘り下げ部１２１の側壁面及び底面の近傍に位置する部分の半導体基板１０１中に低濃度ドレイン領域１０５Ａ２が形成されている。ゲート電極１０４Ａの側面並びに掘り下げ部１２１の側壁面及び底面の一部を覆うように絶縁性サイドウォールスペーサ１０８Ａが形成されている。絶縁性サイドウォールスペーサ１０８Ａの外側で且つ掘り下げ部１２１の底面の近傍に位置する部分の半導体基板１０１中に、低濃度ドレイン領域１０５Ａ２に囲まれるように高濃度ドレイン領域１０９Ａ２が形成されている。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈが高い半導体装置を提供する。
【解決手段】基板１０２の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に、バックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、バックバリア層１０６の上方の少なくとも一部に設けられたリセス部１２２において、他の部分より膜厚が薄いチャネル層１０８と、チャネル層１０８にオーミック接合された第１の電極１１６，１１８と、少なくともリセス部においてチャネル層の上方に形成された第２の電極１２０と、を備える半導体装置を提供する。 （もっと読む）

【課題】高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第１導電型の第１電界効果トランジスタを第１基板に設ける。そして、第１導電型と異なる第２導電型の第２電界効果トランジスタを第２基板に設ける。そして、第１基板と第２基板とのそれぞれを対面させて貼り合わせる。そして、第１電界効果トランジスタと第２電界効果トランジスタとの間を電気的に接続させる。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。 （もっと読む）

【課題】１回のリソグラフィ工程によりセルフアラインでトンネルトランジスタを製造する方法を提供する。
【解決手段】ゲート絶縁膜及びゲート電極が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型不純物を半導体基板に導入しソースを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート電極を形成した後、第２導電型不純物を半導体基板に導入しドレインを形成する工程を含むトンネルトランジスタの製造方法。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）