【課題】配線層に銅配線を使用する半導体装置において、半導体基板の裏面に付着した銅原子が半導体基板の裏面から内部へと拡散することを抑制し、半導体基板の主面に形成されているＭＩＳＦＥＴなどの半導体素子の特性劣化を抑制できる技術を提供する。
【解決手段】半導体基板１Ｓの主面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ａとし、半導体基板１Ｓの裏面に形成される銅拡散防止膜を銅拡散防止膜ＤＣＦ１ｂとする。本実施の形態１の特徴は、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成する点にある。このように、銅配線の形成工程の前に、半導体基板１Ｓの裏面に銅拡散防止膜ＤＣＦ１ｂを形成することにより、半導体基板１Ｓの裏面から銅原子（銅化合物を含む）が拡散することを防止できる。 （もっと読む）

【課題】近年、半導体集積回路装置の製造プロセスにおいて、窒化シリコン膜等が有する応力に起因する歪を利用したキャリア移動度向上技術が活用されている。これに伴って、ウエハの表側における複雑なデバイス構造上の窒化シリコン膜を高選択で除去するため、熱燐酸によるバッチ方式ウエット処理が必須となっている。これによって、ウエハの裏面の窒化シリコン膜も除去され、一群の歪付与工程の後のプロセスにおいては、ウエハの裏側の表面はポリ・シリコン部材ということとなる。しかし、一般的なウエハの裏面等の洗浄に使用する方法は、裏面が窒化シリコン膜等であることを前提とするものであり、その特性の異なるポリ・シリコン主体の裏面を有するウエハでは洗浄の効果が十分といえない恐れがある。
【解決手段】リソグラフィ工程の前に、ＦＰＭ処理の後ＳＰＭ処理を実行する２工程を含むウエハ裏面に対するウエット洗浄処理を実行する。 （もっと読む）

【課題】窒化物半導体装置の表面安定化を実現し、これにより、電流コラプスを抑制した窒化物半導体装置を提供する。
【解決手段】第１の窒化物半導体からなるキャリア走行層１０３と、キャリア走行層１０３の上方に設けられた第２の窒化物半導体からなるキャリア供給層１０４と、キャリア走行層１０３とオーミック接触するソース電極１０６及びドレイン電極１０７と、キャリア供給層１０４の上方に設けられたゲート電極１１０とを備え、ゲート電極１１０とドレイン電極１０７との間において、キャリア供給層１０４の表面の少なくとも一部が、構成元素として窒素元素を含む窒化物絶縁膜で覆われ、窒化物絶縁膜において、窒素元素の含有量が他の構成元素の含有量の合計よりも多い。 （もっと読む）

【課題】ソース・ドレイン電極及び／又はゲート電極の低抵抗化を図り、微細化・高集積化を損なうことなく、低消費電力で高速操作可能な半導体素子を提供する。
【解決手段】素子分離領域１０２によりシリコン基板１０１Ａ表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域１０６と、ソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、チャネル領域上にゲート絶縁膜１０３を介して形成されたゲート電極と、を備えた半導体素子において、ソース・ドレイン電極及び／又はゲート電極を、ソース・ドレイン領域表面又はゲートを構成するポリシリコン層表面に形成した第１金属膜がシリサイド化されてなるシリサイド層１０７ｂと、このシリサイド層上に無電解メッキ法により形成された第２金属膜１０８と、で構成する。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にする。
【解決手段】半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、ゲート絶縁膜上に残存する金属膜を除去する工程と、ゲート絶縁膜上に、ゲート電極膜を形成する工程とを備える。 （もっと読む）

【課題】移動体通信装置用半導体装置（ＲＦパワーモジュール）の電力付加効率を向上させる。
【解決手段】パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ⁻型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。これにより、オン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。 （もっと読む）

【課題】ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なｐ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１ａは、半導体基板２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、半導体基板２と結晶層１３との間に形成された、ゲート電極１５の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層１２と、半導体基板２、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成され、結晶層１３内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域１７と、を有し、Ｃ含有Ｓｉ系結晶は第２の不純物の拡散を抑制する機能を有し、第１の不純物は、Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する。 （もっと読む）

【課題】ゲート電極をシリサイド化する際にゲート長方向の体積膨張が生じにくく、ゲート電極とコンタクトプラグ等との短絡不良が生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の上にゲート絶縁膜１５を介在させて形成され、上部がシリサイド化されたゲート電極１７と、ゲート電極１７の側面上に形成されたオフセットスペーサ２０と、オフセットスペーサ２０の側面上を覆う断面Ｌ字状のサイドウォール２２Ａとを備えている。オフセットスペーサ２０は、ゲート電極１７側に形成された内側オフセットスペーサ２０Ａと、内側オフセットスペーサ２０Ａの側面上に形成された外側オフセットスペーサ２０Ｂとを有している。内側オフセットスペーサ２０Ａと、外側オフセットスペーサ２０Ｂ及び内側サイドウォール２２Ａとは、エッチング選択性が異なる材料からなる。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制できるスタティック・ランダム・アクセス・メモリを得ること。
【解決手段】スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜は、前記前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在することを特徴とする。 （もっと読む）

【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。 （もっと読む）

【課題】電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ特性のばらつきを小さくした半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】半導体基板１０と、半導体基板１０から突出され、先端側に大径部３１が設けられ、大径部３１の基端側に小径部３３が設けられ、かつ、大径部３１の周端面３１ｃよりも小径部３３の周端面１ｃが後退されて段部１ｄが設けられたピラー部１と、ピラー部１の周端面１ｃに備えられた第１の絶縁膜２と、第１の絶縁膜２を介して少なくとも一部が段部１ｄに埋められた電極部３と、ピラー部１の基端側および先端側に設けられた不純物拡散領域１５、１６と、を具備し、電極部３の段部１ｄに埋められた部分の高さが、ピラー部１の全周に渡って均一の高さとされている半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ゲート絶縁膜の侵食を抑制し、ＦＥＴの故障や不良の発生を抑制することが可能な半導体装置の製造方法を提供すること。
【解決手段】基板１０上にＧａＮ系半導体層１５を形成する工程と、ＧａＮ系半導体層１５上に酸化アルミニウムからなるゲート絶縁膜１８を４５０℃以下の成膜温度で形成する工程と、ゲート絶縁膜１８の上面に保護膜１９を形成する工程、ゲート絶縁膜１８を熱処理する工程、及びゲート絶縁膜１８をプラズマ処理する工程のいずれか一つと、前記いずれか一つの工程の後に、ゲート絶縁膜１８を形成する工程の後のアルカリ溶液を用いた処理を実行する工程と、前記ゲート絶縁膜１８上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供する。
【解決手段】ゲート電極ＧＥは、ソース領域およびドリフト領域ＤＲに挟まれる領域上に絶縁層ＦＯを介在して形成されている。フィールドプレートＦＰは、ゲート電極ＧＥおよびドリフト領域ＤＲ上を延在し、かつゲート電極ＧＥに電気的に接続されている。ダミー導電層ＤＣは、フィールドプレートＦＰとドリフト領域ＤＲとの間において絶縁層ＦＯ上に形成され、かつソース領域に電気的に接続されている。 （もっと読む）

【課題】コンタクト抵抗を低くし、かつ半導体装置が大型化することを抑制する。
【解決手段】能動素子は、第１電極２１０（ゲート電極）及び第２電極２２０（拡散層領域）を有している。ゲート電極２１０の表面には第１金属化合物層２１２（シリサイド層）が形成されており、拡散層領域２２０の表面には第２金属化合物層２２２（シリサイド層）が形成されている。ゲート電極２１０には第１コンタクト３１０が接続しており、拡散層領域２２０には第２コンタクト３２０が接続している。第１コンタクト３１０は、基板２００に平行な方向の断面形状が長方形又は楕円であり、かつ下端が第１金属化合物層２１２に入り込んでいるが、突き抜けていない。第２コンタクト３２０は、基板２００に平行な方向の断面形状が円である。 （もっと読む）

【課題】ゲート電極とコンタクト配線のショート不良を防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３２上にゲートハードマスク、ゲート電極３４及びゲート絶縁膜３３を形成する。ゲートハードマスクの線幅をゲート電極よりも狭くした後、Ｓ／Ｄエクステンション３６を形成する。全面にシリコン酸化膜を堆積形成し、エッチバックしてゲート電極の側壁から上面の一部上に渡って連続的に残存させた絶縁部材３７を形成する。ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション３８を形成する。金属シリサイド膜を形成後、シリコン窒化膜４０と層間絶縁膜４１を順次堆積形成する。層間絶縁膜にコンタクトホールを形成し、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜を除去することでコンタクトホールを開孔し、コンタクト配線４３を形成する。 （もっと読む）

【課題】
メタルゲートを有するｐチャネルＭＩＳトランジスタとメタルゲートを有するｎチャネルＭＩＳトランジスタとを、少ない工程数で形成する。
【解決手段】
半導体装置は、シリコン層を有する半導体基板と、半導体基板に画定されたｎ型活性領域とｐ型活性領域と、ｎ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有し、表面にＡｌを含有する第１高誘電率ゲート絶縁膜と、ｐ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有する第２高誘電率ゲート絶縁膜と、第１高誘電率ゲート絶縁膜および第２高誘電率ゲート絶縁膜の各々の上に形成され、ｎチャネルトランジスタに適した仕事関数を有する金属又は金属化合物を含む材料で形成された、第１ゲート電極および第２ゲート電極と、を有することを特徴とする。 （もっと読む）

【課題】 熱処理方法、半導体装置の製造方法、及びフラッシュランプアニール装置に関し、紫外線照射による絶縁膜／半導体界面における水素で終端されたダングリング・ボンドからの水素の乖離を抑制する。
【解決手段】 加熱源となるＸｅフラッシュランプの放出光を、前記放出光の内の紫外線の少なくとも一部を除去した状態で酸素を含む絶縁膜とＳｉを含む半導体基体との界面を有する試料に照射して熱処理を行う。 （もっと読む）

【課題】、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供すること。
【解決手段】 例えば、半導体基板１０と、半導体基板１０に形成されたＰ型のウェル１０Ａ（第１伝導型の第１領域）と、Ｐ型のウェル１０Ａ内に埋め込まれて形成されたＮ型のウェル１０Ｂ（第２伝導型の第２領域）と、Ｐ型のウェル１０Ａ内であってＮ型のウェル１０Ｂよりも上方に形成されたＰ型のウェル１０Ｃ（第１伝導型の第３領域）と、Ｐ型のウェル１０Ｃに形成された半導体素子２０と、Ｐ型のウェル１０ＣをＮ型のウェル１０Ｂと共に取り囲むと共に、少なくとも底部がＮ型のウェル１０Ｂと接触する深さを持って形成されたトレンチ型絶縁領域３０と、を具備する半導体装置、及びその製造方法である。 （もっと読む）

【課題】 サドルフィン形態のチャンネルを形成する際に、ゲートパターンとプラグとの間のブリッジ発生を防止することが可能な半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、半導体基板と、半導体基板内に活性領域を限定するように形成された素子分離膜と、活性領域および素子分離膜に形成されたゲート用リセスパターンと、リセスパターン内およびリセスパターン上に形成されたゲートパターンと、ゲートパターンを覆うように形成されたゲートスペーサとを含み、ゲート用リセスパターンは、活性領域では第１深さを有し、素子分離膜では第１深さよりも深い第２深さを有し、ゲートパターンと素子分離膜のゲート用リセスパターン上部側面との間には空間が形成されて、ゲートスペーサが前記空間を埋め立てる。 （もっと読む）