半導体装置の製造方法
【課題】ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にする。
【解決手段】半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、ゲート絶縁膜上に残存する金属膜を除去する工程と、ゲート絶縁膜上に、ゲート電極膜を形成する工程とを備える。
【解決手段】半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、ゲート絶縁膜上に残存する金属膜を除去する工程と、ゲート絶縁膜上に、ゲート電極膜を形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化によるMetal Oxide Semiconductor電解効果型トランジスタ(MOSFET)の微細化に伴い、ゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流が増加する。そのため、ゲート絶縁膜に誘電率の高い高誘電率(High-k)膜を用いることにより、電気的膜厚を薄くしつつ、物理的膜厚を厚くすることでゲートリーク電流の小さいトランジスタの作成が行われている。
【0003】
ゲート絶縁膜に高誘電率膜を用い、ゲート電極にポリシリコンを用いる場合、フェルミレベルピニングによりゲート電極の閾値電圧(Vth)が深くなる。また、ゲート絶縁膜に高誘電率膜を用い、ゲート電極に金属材料を用いる場合、ソース・ドレイン活性化熱処理等の高温熱処理により閾値電圧が深くなる。ゲート電極の閾値電圧を制御するため、ゲート絶縁膜上に金属酸化膜を形成する構造が提案されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表2008−515190号公報
【特許文献2】特開2007−142153号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来方法では、ゲート絶縁膜上に金属酸化膜を形成し、ゲート絶縁膜内に金属原子を拡散させることにより、ゲート電極の閾値電圧を制御する。しかし、金属酸化膜の種類によっては、ゲート絶縁膜上の金属酸化膜の除去が困難な場合がある。
【0006】
本件の方法は、ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にする技術を提供する。
【課題を解決するための手段】
【0007】
本発明の一観点による半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、を備える。
【発明の効果】
【0008】
本件の方法によれば、ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にすることができる。
【図面の簡単な説明】
【0009】
【図1】第1実施形態に係る半導体装置の断面図である。
【図2】第1実施形態に係る半導体装置の断面図である。
【図3】第1実施形態に係る半導体装置の断面図である。
【図4】第1実施形態に係る半導体装置の断面図である。
【図5】第1実施形態に係る半導体装置の断面図である。
【図6】第1実施形態に係る半導体製造装置の構造図である。
【図7】第1実施形態に係る半導体装置の断面図である。
【図8】第1実施形態に係る半導体装置の断面図である。
【図9】第1実施形態に係る半導体装置の断面図である。
【図10】第1実施形態に係る半導体装置の断面図である。
【図11】第1実施形態に係る半導体装置の断面図である。
【図12】第1実施形態に係る半導体装置の断面図である。
【図13】第1実施形態に係る半導体装置の断面図である。
【図14】第1実施形態に係る半導体装置の断面図である。
【図15】第1実施形態に係る半導体装置の断面図である。
【図16】第1実施形態に係る半導体装置の断面図である。
【図17】第1実施形態に係る半導体装置の断面図である。
【図18】第1実施形態に係る半導体装置の断面図である。
【図19】第2実施形態に係る半導体装置の断面図である。
【図20】第2実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本発明を実施するための形態に係る半導体装置及びその製造方法について説明する。以下の実施形態の構成は例示であり、本案の半導体装置及びその製造方法は実施形態の構成に限定されない。
【0011】
〈第1実施形態〉
図1から図18を参照して、第1実施形態に係る半導体装置及びその製造方法について説明する。第1実施形態に係る半導体装置の製造方法においては、まず、半導体基板1上の全面に、例えば、熱酸化法により膜厚5nmのシリコン酸化膜2を形成する。半導体基板1として、例えば、p型のシリコン基板を用いる。次に、例えば、Chemical Vapor Deposition(CVD、化学気相成長)法により、シリコン酸化膜2上に膜厚80nmのシリコン窒化膜3を形成する。
【0012】
次に、例えば、スピンコート法により、シリコン窒化膜3上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、図1に示すように、シリコン窒化膜3上にレジストパターン4を形成する。レジストパターン4をマスクとして、シリコン酸化膜2及びシリコン窒化膜3をエッチングする。次に、レジストパターン4を除去する。そして、シリコン酸化膜2及びシリコン窒化膜3をハードマスクとして、半導体基板1をエッチングすることにより、半導体基板1に溝を形成する。
【0013】
次に、図2に示すように、半導体基板1上の全面に、例えば、プラズマCVD法により、膜厚450nmのシリコン酸化膜5を形成する。そして、例えば、Chemical Mechanical Polishing(CMP、化学機械研磨)法により、シリコン窒化膜3の表面が露出するまでシリコン酸化膜5の表面を研磨する。シリコン窒化膜3は、研磨を行う際におけるストッパ膜として機能する。シリコン酸化膜5の表面を研磨することにより、図3に示すように、半導体基板1の溝に素子分離絶縁膜6が形成される。半導体基板1に素子分離絶縁膜6を形成することにより、半導体基板1にn型のMOSFETが形成される領域(nMOS領域)及びp型のMOSFETが形成される領域(pMOS領域)が画定される。
【0014】
そして、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、半導体基板1上方に残っているシリコン窒化膜3を除去する。次に、例えば、スピンコート法により、半導体基板1上の全面にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、nMOS領域を覆うレジストパターンを形成する。
【0015】
そして、nMOS領域を覆うレジストパターンをマスクとして、半導体基板1内にn型不純物を注入することにより、半導体基板1にn型ウェル7が形成される。n型不純物として、例えば、リン(P)を用いる。その後、nMOS領域を覆うレジストパターンを除去する。
【0016】
次に、例えば、フッ酸(HF)を用いたウェットエッチングにより、半導体基板1上方に残っているシリコン酸化膜2を除去する。そして、Rapid Thermal Oxidation(RTO、瞬時熱酸化)法により、図4に示すように、半導体基板1上に膜厚0.5nm以上1nm以下の下地膜8を成膜する。下地膜8は、例えば、SiO2膜又はSiON膜である。例えば、酸素ガスの雰囲気中において、半導体基板1の温度を約800℃、成膜チャンバ内の圧力を約667Pa、処理時間を約5秒の条件で、半導体基板1上に膜厚約0.5nmのSiO2膜を成膜する。
【0017】
次に、図5に示すように、下地膜8上に膜厚1nm以上3nm以下のゲート絶縁膜9を成膜する。ゲート絶縁膜9の成膜は、例えば、Chemical Vapor Deposition(CVD、化学気相蒸着)法、Atomic Layer Deposition(ALD、原子層蒸着)法又はPhysical Vapor Deposition(PVD、物理気相蒸着)法を用いてもよい。ゲート絶縁膜9の膜厚を薄くすることにより、電気的膜厚を薄くすることができる。ゲート絶縁膜9の誘電率を大きくすることで膜厚を厚くすることができる。
【0018】
ゲート絶縁膜9は、Hf、Si及びZrのうちの少なくとも1種類を含む金属酸化物又は金属酸窒化物である。このような金属酸化物又は金属酸窒化物として、例えば、HfO2、ZrO2、HfSiO、ZrSiO、HfZrO、HfO2(N)、ZrO2(N)、HfSiO(N)及びHfZrO(N)がある。すなわち、ゲート絶縁膜9は、High-K材料を含む高誘電率絶縁膜である。
【0019】
ゲート絶縁膜9の膜厚1nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、ゲート絶縁膜9の膜厚が1nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。ゲート絶縁膜9の膜厚が厚すぎると、ゲート絶縁膜9内に金属原子を拡散させる際に、下地膜8とゲート絶縁膜9との界面まで金属原子が拡散しづらくなる。ゲート絶縁膜9内への金属原子の拡散が十分に行われるゲート絶縁膜9の膜厚としては3nm以下が好ましい。
【0020】
ここで、ゲート絶縁膜9としてHfSiO膜を用いる場合の成膜条件について説明する。図6は、第1実施形態に係る半導体装置を製造するために使用される半導体製造装置100の構造の一例を示す図である。半導体製造装置100は、真空排気を行うためのロードロック室101、成膜処理を行うための成膜チャンバ102、103、熱処理を行うための熱処理チャンバ104、搬送ロボット105及び搬送室106を有する。成膜チャンバ102又は103に半導体基板1が搬送され、成膜チャンバ102又は103内で成膜処理が行われる。熱処理チャンバ104に半導体基板1が搬送され、熱処理チャンバ104内で熱処理が行われる。搬送ロボット105は、半導体基板1の搬送を行う。搬送室106には、搬送ロボット105が設置される。
【0021】
例えば、シリコン基板1の温度を約500℃、成膜チャンバ102内の圧力を約667Paにしながら、TDEAH(テトラキスジエチルアミノハフニウム)ガス、TDMAS(トリスジメチルアミノシラン)ガス、O2ガス及びN2ガスを成膜チャンバ102内に導入する。
【0022】
TDEAHガスは、原料であるTDEAHを流量5mg/min、キャリアガスであるN2ガスを流量500cc/minで成膜チャンバ102内に導入する。TDMASガスは、原料であるTDMASを流量50mg/min、キャリアガスであるN2ガスを流量500cc/minで
成膜チャンバ102内に導入する。O2ガスは、流量1500cc/minで成膜チャンバ102内に導入する。N2ガスは、流量2000cc/minで成膜チャンバ102内に導入する。成膜時間を約300秒とすることにより、シリコン基板1上に膜厚約2.0nmのHfSiO膜が成膜される。
【0023】
そして、ゲート絶縁膜9上に膜厚10nm以上20nm以下の窒化ケイ素(SiN)膜を成膜する。窒化ケイ素膜の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、pMOS領域を覆うレジストパターンを形成する。
【0024】
次に、pMOS領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図7に示すように、pMOS領域を覆う保護パターン11を形成する。なお、図7では、pMOS領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、CHF3ガスを使用した反応性イオンエッチング(Reactive Ion Etching、RIE)を用いることが可能である。
【0025】
そして、図8に示すように、ゲート絶縁膜9及び保護パターン11上に膜厚0.2nm以上0.5nm以下の金属膜12を成膜する。金属膜12の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。金属膜12は、ランタノイド(La)膜、イットリウム(Y)膜又はマグネシウム(Mg)膜である。
【0026】
金属膜12の膜厚0.2nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、金属膜12の膜厚が0.2nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。金属膜12の膜厚0.5nmは、金属膜12の除去が容易である最大値である。すなわち、金属膜12の膜厚が0.5nmより大きい場合、金属膜12の除去が難しくなる。
【0027】
次に、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。真空搬送、窒素ガスの雰囲気中の搬送及び不活性ガスの雰囲気中の搬送は、酸素ガスを含まない状況下での搬送である。
【0028】
そして、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜12に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜12に対して熱処理を行うことにより、金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散することにより、nMOS領域に形成されるNMOSFETの閾値電圧を制御することが可能である。
【0029】
熱処理を行うことにより、金属膜12に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0030】
図8に示すように、保護パターン11は、pMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜12に対して熱処理を行っても、金属膜12に含まれる金属原子は、pMOS領域におけるゲート絶縁
膜9内に拡散しない。したがって、保護パターン11は、pMOS領域におけるゲート絶縁膜9内に、金属膜12に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0031】
次に、塩酸(HCl)溶液、硫酸(H2SO4)溶液、硝酸(HNO3)溶液等の強酸溶液を用いて、ゲート絶縁膜9上に残存する金属膜12を除去する。熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜12の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行うため、金属膜12の酸化が抑制される。したがって、ゲート絶縁膜9上に残存する金属膜12を除去する際には、金属膜12の酸化が抑制されている状態にある。そのため、強酸溶液を用いた除去処理により、金属膜12をゲート絶縁膜9上から容易に除去することが可能である。
【0032】
ゲート絶縁膜9上に金属酸化物を成膜した場合と比較して、ゲート絶縁膜9上に成膜する金属膜12の膜厚を薄くすることが可能である。すなわち、金属膜12と金属酸化物とでは、ゲート絶縁膜9内に拡散する原子量が同等の場合、金属膜12は酸化物を形成していない分だけ金属膜12の膜厚が薄くなる。そのため、ゲート絶縁膜9内に拡散させる原子量を同等とする場合、ゲート絶縁膜9上の金属酸化物を除去するよりも、ゲート絶縁膜9上の金属膜12を除去する方が容易である。
【0033】
そして、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、ゲート絶縁膜9上の保護パターン11を除去する。また、例えば、CDE(Chemical Dry Etching)により、ゲート絶縁膜9上の保護パターン11を除去してもよい。
【0034】
次に、ゲート絶縁膜9上に膜厚10nm以上20nm以下の窒化ケイ素(SiN)膜を成膜する。窒化ケイ素膜の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、nMOS領域を覆うレジストパターンを形成する。
【0035】
次に、nMOS領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図9に示すように、nMOS領域を覆う保護パターン13を形成する。なお、図9では、nMOS領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、CHF3ガスを使用した反応性イオンエッチング(Reactive Ion Etching、RIE)を用いることが可能である。
【0036】
そして、図10に示すように、ゲート絶縁膜9及び保護パターン13上に膜厚0.2nm以上0.5nm以下の金属膜14を成膜する。金属膜14の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。金属膜14は、アルミニウム(Al)膜又はチタニウム(Ti)膜である。
【0037】
金属膜14の膜厚0.2nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、金属膜14の膜厚が0.2nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。金属膜14の膜厚0.5nmは、金属膜14の除去が容易である最大値である。すなわち、金属膜14の膜厚が0.5nmより大きい場合、金属膜14の除去が難しくなる。
【0038】
次に、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0039】
そして、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜14に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜14に対して熱処理を行うことにより、金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散することにより、pMOS領域に形成されるPMOSFETの閾値電圧を制御することが可能である。
【0040】
熱処理を行うことにより、金属膜14に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0041】
図10に示すように、保護パターン13は、nMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜14に対して熱処理を行っても、金属膜14に含まれる金属原子は、nMOS領域におけるゲート絶縁膜9内に拡散しない。したがって、保護パターン13は、nMOS領域におけるゲート絶縁膜9内に、金属膜14に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0042】
次に、アンモニア水溶液(NH4OH)等のアルカリ性溶液又はレジスト現像液を用いて、ゲート絶縁膜9上に残存する金属膜14を除去する。熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜14の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜14の酸化が抑制される。したがって、ゲート絶縁膜9上に残存する金属膜14を除去する際には、金属膜14の酸化が抑制されている状態にある。そのため、アンモニア水溶液(NH4OH)等のアルカリ性溶液又はレジスト現像液を用いた除去処理により、金属膜14をゲート絶縁膜9上から容易に除去することが可能である。
【0043】
ゲート絶縁膜9上に金属酸化物を成膜した場合と比較して、ゲート絶縁膜9上に成膜する金属膜14の膜厚を薄くすることが可能である。すなわち、金属膜14と金属酸化物とでは、ゲート絶縁膜9内に拡散する原子量が同等の場合、金属膜14は酸化物を形成していない分だけ金属膜14の膜厚が薄くなる。そのため、ゲート絶縁膜9内に拡散させる原子量を同等とする場合、ゲート絶縁膜9上の金属酸化物を除去するよりも、ゲート絶縁膜9上の金属膜14を除去する方が容易である。
【0044】
そして、図11に示すように、ゲート絶縁膜9上にゲート電極膜15を成膜する。ゲート電極膜15の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。ゲート電極膜15は、例えば、窒化チタン(TiN)膜である。ゲート電極膜15として、ポリシリコン膜、TiAlN膜、TaN膜、TaC膜及びTaCN膜の何れかをゲート絶縁膜9上に成膜してもよい。
【0045】
次に、例えば、スピンコート法により、ゲート電極膜15上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ゲート電極膜15上にゲートパターンを形成する。ゲート電極膜15上に形成されたゲートパターンをマスクとして、ゲート電極膜15、ゲート絶縁膜9及び下地膜8を順にドライエッチングすることにより、図12に示すように、半導体基板1上方にゲ
ート電極16を形成する。
【0046】
次に、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン17を形成する。この場合、pMOS領域を覆うようにレジストパターン17を形成する。
【0047】
そして、図13に示すように、p型Lightly Doped Drain(LDD)領域18を形成する。具体的には、ゲート電極16及びレジストパターン17をマスクとして、半導体基板1内にp型不純物を注入することにより、p型LDD領域18を形成する。p型不純物として、例えば、ホウ素(B)を用いる。その後、レジストパターン17を除去する。
【0048】
次に、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン19を形成する。この場合、nMOS領域を覆うようにレジストパターン19を形成する。
【0049】
次に、図14に示すように、n型LDD領域20を形成する。具体的には、ゲート電極16及びレジストパターン19をマスクとして、半導体基板1内にn型不純物を注入することにより、n型LDD領域20を形成する。n型不純物として、例えば、リン(P)を用いる。その後、レジストパターン19を除去する。
【0050】
そして、半導体基板1上に、ゲート電極16を覆うように窒化ケイ素(SiN)膜を堆積する。例えば、CVD法又はALD法を用いることにより、窒化ケイ素膜を半導体基板1上に堆積することが可能である。窒化ケイ素膜に替えて、シリコン酸化膜を半導体基板1上に堆積させてもよい。
【0051】
次に、窒化ケイ素膜に対して、異方性ドライエッチング(エッチバック)を行う。異方性ドライエッチング(エッチバック)を行うことにより、ゲート電極16の側面にサイドウォール絶縁膜21を形成する。
【0052】
そして、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン22を形成する。この場合、pMOS領域を覆うようにレジストパターン22を形成する。
【0053】
次に、図15に示すように、ソース/ドレイン領域23を形成する。具体的には、ゲート電極16、サイドウォール絶縁膜21及びレジストパターン22をマスクとして、半導体基板1にp型不純物を注入することにより、ソース/ドレイン領域23を形成する。例えば、p型LDD領域18よりも高不純物濃度となる条件でp型不純物を注入し、p型LDD領域18の一部と重畳するソース/ドレイン領域23を形成する。p型不純物として、例えば、ホウ素(B)を用いる。その後、レジストパターン22を除去する。
【0054】
そして、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン24を形成する。この場合、nMOS領域を覆うようにレジストパターン24を形成する。
【0055】
次に、図16に示すように、ソース/ドレイン領域25を形成する。具体的には、ゲート電極16、サイドウォール絶縁膜21及びレジストパターン24をマスクとして、半導
体基板1にn型不純物を注入することにより、ソース/ドレイン領域25を形成する。例えば、n型LDD領域20よりも高不純物濃度となる条件でn型不純物を注入し、n型LDD領域20の一部と重畳するソース/ドレイン領域25を形成する。n型不純物として、例えば、リン(P)を用いる。その後、レジストパターン24を除去する。
【0056】
そして、半導体基板1の上方に層間絶縁膜26を形成し、CMP法により層間絶縁膜26を平坦化する。層間絶縁膜26は、例えばシリコン酸化膜である。シランガスと酸素ガスとを用いたCVD法により、層間絶縁膜26を形成することが可能である。
【0057】
次に、図17に示すように、コンタクト27及び配線28を形成する。具体的には、フォトリソグラフィ及びエッチングにより、層間絶縁膜26にコンタクトホールを形成する。そして、層間絶縁膜26上に例えばタングステン(W)を堆積した後、CMP法によりタングステンを研磨することで層間絶縁膜26にコンタクト27を形成する。次に、アルミニウム(Al)や銅(Cu)等の金属を層間絶縁膜26上に堆積し、フォトリソグラフィ及びエッチングにより、層間絶縁膜26上に配線28を形成する。
【0058】
そして、図18に示すように、層間絶縁膜29、コンタクト30及び配線31を形成する。具体的には、配線28上に層間絶縁膜29を形成し、CMP法により層間絶縁膜29を平坦化する。層間絶縁膜29は、例えば、シリコン酸化膜である。シランガスと酸素ガスとを用いたCVD法により、層間絶縁膜29を配線28上に形成することが可能である。コンタクト30及び配線31の形成は、コンタクト27及び配線28の形成と同様に行う。
【0059】
このように、層間絶縁膜29、コンタクト30及び配線31を形成することにより、多層配線を形成することが可能である。また、必要に応じて、さらに層間絶縁層及び配線層の形成の工程を繰り返してもよい。
【0060】
〈第2実施形態〉
図19及び図20を参照して、第2実施形態に係る半導体装置及びその製造方法について説明する。第1実施形態では、ゲート絶縁膜9上に金属膜12を成膜し、金属膜12を熱処理することにより、金属膜12に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明した。また、第1実施形態では、ゲート絶縁膜9上に金属膜14を成膜し、金属膜14を熱処理することにより、金属膜14に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明した。
【0061】
第2実施形態では、金属膜12の酸化を抑制するための膜を金属膜12上に更に成膜し、金属膜12を熱処理することにより、金属膜12に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明する。また、第2実施では、金属膜14の酸化を抑制するための膜を金属膜14上に更に成膜し、金属膜14を熱処理することにより、金属膜14に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明する。なお、同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図1から図18の図面を参照する。
【0062】
第2実施形態に係る半導体装置の製造方法は、第1実施形態に係る半導体装置の製造方法において図1から図8を用いて説明した工程と同様の工程を行う。次に、図19に示すように、金属膜12上に酸化保護膜40を成膜する。この場合、金属膜12を成膜した成膜チャンバ102を使用して、CVD法、ALD法又はPVD法により金属膜12上に酸化保護膜40を成膜してもよい。また、金属膜12を成膜した成膜チャンバ102と別の成膜チャンバ103に半導体基板1を搬送して、CVD法、ALD法又はPVD法により金属膜12上に酸化保護膜40を成膜してもよい。成膜チャンバ103への半導体基板1
の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0063】
酸化保護膜40は、窒化チタン(TiN)膜である。例えば、ALD法により窒化チタン膜を金属膜12上に成膜する場合、TiCl4ガスとNH3ガスとを使用し、半導体基板1の温度を400℃にして、膜厚10nmの窒化チタン膜を金属膜12上に成膜する。
【0064】
そして、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0065】
次に、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜12及び酸化保護膜40に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9、金属膜12及び酸化保護膜40に対して熱処理を行うことにより、金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散することにより、nMOS領域に形成されるNMOSFETの閾値電圧を制御することが可能である。
【0066】
熱処理を行うことにより、金属膜12に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0067】
図19に示すように、保護パターン11は、pMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜12及び酸化保護膜40に対して熱処理を行っても、金属膜12に含まれる金属原子は、pMOS領域におけるゲート絶縁膜9内に拡散しない。したがって、保護パターン11は、pMOS領域におけるゲート絶縁膜9内に、金属膜12に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0068】
図19に示すように、酸化保護膜40は、金属膜12上に成膜されている。窒化チタン膜である酸化保護膜40は、金属膜12と比べて耐酸化性が高い。そのため、金属膜12上に酸化保護膜40を成膜した場合、金属膜12の酸化を抑制する。例えば、金属膜12上に酸化保護膜40を成膜した半導体基板1が大気中を移動した場合であっても、金属膜12上に酸化保護膜40を成膜していない場合と比べて金属膜12の酸化が抑制される。
【0069】
次に、アルカリ洗浄液であるSC−1溶液(NH4OH、H2O2及びH2Oの混合液)又はSPM溶液(H2SO4及びH2O2の混合液)を用いて、酸化保護膜40を除去する。窒化チタン膜である酸化保護膜40は、SC−1溶液又はSPM溶液に容易に溶解するため、SC−1溶液又はSPM溶液を用いて、酸化保護膜40を除去するのが容易である。
【0070】
そして、塩酸(HCl)溶液、硫酸(H2SO4)溶液、硝酸(HNO3)溶液等の強酸溶液を用いて、ゲート絶縁膜9上に残存する金属膜12を除去する。熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜12の酸化が抑制されている。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜12の酸化が抑制されている。更に、金属膜12上に酸化保護膜40を成膜して熱処理を行っているため、金属膜12の酸化が抑制されている。したがって、ゲート絶縁膜9上に残存する
金属膜12を除去する際には、金属膜12の酸化が抑制されている状態にある。そのため、強酸溶液を用いた除去処理により、金属膜12をゲート絶縁膜9上から容易に除去することが可能である。
【0071】
なお、SPM溶液を用いた酸化保護膜40の除去工程で、酸化保護膜40及び金属膜12が除去されている場合には、強酸溶液を用いた金属膜12の除去工程を省略することも可能である。
【0072】
次に、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、ゲート絶縁膜9上の保護パターン11を除去する。また、例えば、CDE(Chemical Dry Etching)により、ゲート絶縁膜9上の保護パターン11を除去してもよい。
【0073】
そして、ゲート絶縁膜9上に膜厚10nm以上20nm以下の窒化ケイ素(SiN)膜を成膜する。窒化ケイ素膜の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、nMOS領域を覆うレジストパターンを形成する。
【0074】
次に、nMOS領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図9に示すように、nMOS領域を覆う保護パターン13を形成する。なお、図9では、nMOS領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、CHF3ガスを使用した反応性イオンエッチング(Reactive Ion Etching、RIE)を用いることが可能である。
【0075】
そして、図10に示すように、ゲート絶縁膜9及び保護パターン13上に膜厚0.2nm以上0.5nm以下の金属膜14を成膜する。金属膜14の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。金属膜14は、アルミニウム(Al)膜又はチタニウム(Ti)膜である。
【0076】
金属膜14の膜厚0.2nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、金属膜14の膜厚が0.2nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。金属膜14の膜厚0.5nmは、金属膜14の除去が容易である最大値である。すなわち、金属膜14の膜厚が0.5nmより大きい場合、金属膜14の除去が難しくなる。
【0077】
次に、図20に示すように、金属膜14上に酸化保護膜41を成膜する。この場合、金属膜14を成膜した成膜チャンバ102を使用して、CVD法、ALD法又はPVD法により金属膜14上に酸化保護膜41を成膜してもよい。また、金属膜14を成膜した成膜チャンバ102と別の成膜チャンバ103に半導体基板1を搬送して、CVD法、ALD法又はPVD法により金属膜14上に酸化保護膜41を成膜してもよい。成膜チャンバ103への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0078】
酸化保護膜41は、窒化チタン(TiN)膜である。例えば、ALD法により窒化チタン膜を金属膜14上に成膜する場合、TiCl4ガスとNH3ガスとを使用し、半導体基板1の温度を400℃にして、膜厚10nmの窒化チタン膜を金属膜14上に成膜する。
【0079】
次に、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0080】
そして、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜14及び酸化保護膜41に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9、金属膜14及び酸化保護膜41に対して熱処理を行うことにより、金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散することにより、pMOS領域に形成されるPMOSFETの閾値電圧を制御することが可能である。
【0081】
熱処理を行うことにより、金属膜14に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0082】
図20に示すように、保護パターン13は、nMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜14及び酸化保護膜41に対して熱処理を行っても、金属膜14に含まれる金属原子は、nMOS領域におけるゲート絶縁膜9内に拡散しない。したがって、保護パターン13は、nMOS領域におけるゲート絶縁膜9内に、金属膜14に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0083】
図20に示すように、酸化保護膜41は、金属膜14上に成膜されている。窒化チタン膜である酸化保護膜41は、金属膜14と比べて耐酸化性が高い。そのため、金属膜14上に酸化保護膜41を成膜した場合、金属膜14の酸化を抑制する。例えば、金属膜14上に酸化保護膜41を成膜した半導体基板1が大気中を移動した場合であっても、金属膜14上に酸化保護膜41を成膜していない場合と比べて金属膜14の酸化が抑制される。
【0084】
次に、SC−1溶液又はSPM溶液を用いて、ゲート絶縁膜9上に残存する金属膜14及び酸化保護膜41を除去する。窒化チタン膜である酸化保護膜41は、SC−1溶液又はSPM溶液に容易に溶解するため、SC−1溶液又はSPM溶液を用いて、酸化保護膜41を除去するのが容易である。金属膜14は、SC−1溶液又はSPM溶液に溶解するため、SC−1溶液又はSPM溶液を用いた同一の工程で金属膜14及び酸化保護膜41を除去することが可能である。
【0085】
熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜14の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜14の酸化が抑制される。したがって、ゲート絶縁膜9上に残存する金属膜14を除去する際には、金属膜14の酸化が抑制されている状態にある。そのため、SC−1溶液又はSPM溶液を用いた除去処理により、金属膜14をゲート絶縁膜9上から容易に除去することが可能である。
【0086】
次に、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、ゲート絶縁膜9上の保護パターン13を除去する。また、例えば、CDE(Chemical Dry Etching)により、ゲート絶縁膜9上の保護パターン13を除去してもよい。絶縁膜9上の保護パターン13を除去した後の工程は、第1実施形態に係る半導体装置の製造方法において図11から図17を用いて説明した工程と同様である。
【0087】
半導体製造装置100は、成膜チャンバ102及び103と熱処理チャンバ104とを
備える。しかし、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置100に設置されていない場合がある。この場合、成膜処理を行う装置に半導体基板1を搬送する際、半導体基板1が大気に曝され、大気中の酸素や水分により金属膜12及び金属膜14が酸化される。
【0088】
第2実施形態に係る半導体装置の製造方法では、金属膜12上に酸化保護膜40を成膜するため、半導体基板1が大気に曝される状況が発生しても、金属膜12の酸化を抑制することが可能である。例えば、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置100に設置されていない場合であっても、金属膜12上に酸化保護膜40を成膜することで、金属膜12の酸化を抑制することが可能である。
【0089】
第2実施形態に係る半導体装置の製造方法では、金属膜14上に酸化保護膜41を成膜するため、半導体基板1が大気に曝される状況が発生しても、金属膜14の酸化を抑制することが可能である。例えば、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置100に設置されていない場合であっても、金属膜14上に酸化保護膜41を成膜することで、金属膜14の酸化を抑制することが可能である。
【0090】
第1実施形態及び第2実施形態では、CMOSFETを製造する例を示したが、これに限らず、NMOSFET又はPMOSFETを製造する場合にも第1実施形態及び第2実施形態に係る半導体装置及びその製造方法を適用することが可能である。
【符号の説明】
【0091】
1 半導体基板
2、5 シリコン酸化膜
3 シリコン窒化膜
4、17、19、22、24 レジストパターン
6 素子分離絶縁膜
7 n型ウェル
8 下地膜
9 ゲート絶縁膜
11、13 保護パターン
12、14 金属膜
15 ゲート電極膜
16 ゲート電極
18 p型LDD領域
20 n型LDD領域
21 サイドウォール絶縁膜
23、25 ソース/ドレイン領域
26、29 層間絶縁膜
27、30 コンタクト
28、31 配線
40、41 酸化保護膜
100 半導体製造装置
101 ロードロック室
102、103 成膜チャンバ
104 熱処理チャンバ
105 搬送ロボット
106 搬送室
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の高集積化によるMetal Oxide Semiconductor電解効果型トランジスタ(MOSFET)の微細化に伴い、ゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流が増加する。そのため、ゲート絶縁膜に誘電率の高い高誘電率(High-k)膜を用いることにより、電気的膜厚を薄くしつつ、物理的膜厚を厚くすることでゲートリーク電流の小さいトランジスタの作成が行われている。
【0003】
ゲート絶縁膜に高誘電率膜を用い、ゲート電極にポリシリコンを用いる場合、フェルミレベルピニングによりゲート電極の閾値電圧(Vth)が深くなる。また、ゲート絶縁膜に高誘電率膜を用い、ゲート電極に金属材料を用いる場合、ソース・ドレイン活性化熱処理等の高温熱処理により閾値電圧が深くなる。ゲート電極の閾値電圧を制御するため、ゲート絶縁膜上に金属酸化膜を形成する構造が提案されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表2008−515190号公報
【特許文献2】特開2007−142153号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来方法では、ゲート絶縁膜上に金属酸化膜を形成し、ゲート絶縁膜内に金属原子を拡散させることにより、ゲート電極の閾値電圧を制御する。しかし、金属酸化膜の種類によっては、ゲート絶縁膜上の金属酸化膜の除去が困難な場合がある。
【0006】
本件の方法は、ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にする技術を提供する。
【課題を解決するための手段】
【0007】
本発明の一観点による半導体装置の製造方法は、半導体基板上に下地膜を形成する工程と、下地膜上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で半導体基板、下地膜、ゲート絶縁膜及び金属膜を熱処理する工程と、を備える。
【発明の効果】
【0008】
本件の方法によれば、ゲート絶縁膜内に金属原子を拡散させるための膜の除去を容易にすることができる。
【図面の簡単な説明】
【0009】
【図1】第1実施形態に係る半導体装置の断面図である。
【図2】第1実施形態に係る半導体装置の断面図である。
【図3】第1実施形態に係る半導体装置の断面図である。
【図4】第1実施形態に係る半導体装置の断面図である。
【図5】第1実施形態に係る半導体装置の断面図である。
【図6】第1実施形態に係る半導体製造装置の構造図である。
【図7】第1実施形態に係る半導体装置の断面図である。
【図8】第1実施形態に係る半導体装置の断面図である。
【図9】第1実施形態に係る半導体装置の断面図である。
【図10】第1実施形態に係る半導体装置の断面図である。
【図11】第1実施形態に係る半導体装置の断面図である。
【図12】第1実施形態に係る半導体装置の断面図である。
【図13】第1実施形態に係る半導体装置の断面図である。
【図14】第1実施形態に係る半導体装置の断面図である。
【図15】第1実施形態に係る半導体装置の断面図である。
【図16】第1実施形態に係る半導体装置の断面図である。
【図17】第1実施形態に係る半導体装置の断面図である。
【図18】第1実施形態に係る半導体装置の断面図である。
【図19】第2実施形態に係る半導体装置の断面図である。
【図20】第2実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本発明を実施するための形態に係る半導体装置及びその製造方法について説明する。以下の実施形態の構成は例示であり、本案の半導体装置及びその製造方法は実施形態の構成に限定されない。
【0011】
〈第1実施形態〉
図1から図18を参照して、第1実施形態に係る半導体装置及びその製造方法について説明する。第1実施形態に係る半導体装置の製造方法においては、まず、半導体基板1上の全面に、例えば、熱酸化法により膜厚5nmのシリコン酸化膜2を形成する。半導体基板1として、例えば、p型のシリコン基板を用いる。次に、例えば、Chemical Vapor Deposition(CVD、化学気相成長)法により、シリコン酸化膜2上に膜厚80nmのシリコン窒化膜3を形成する。
【0012】
次に、例えば、スピンコート法により、シリコン窒化膜3上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、図1に示すように、シリコン窒化膜3上にレジストパターン4を形成する。レジストパターン4をマスクとして、シリコン酸化膜2及びシリコン窒化膜3をエッチングする。次に、レジストパターン4を除去する。そして、シリコン酸化膜2及びシリコン窒化膜3をハードマスクとして、半導体基板1をエッチングすることにより、半導体基板1に溝を形成する。
【0013】
次に、図2に示すように、半導体基板1上の全面に、例えば、プラズマCVD法により、膜厚450nmのシリコン酸化膜5を形成する。そして、例えば、Chemical Mechanical Polishing(CMP、化学機械研磨)法により、シリコン窒化膜3の表面が露出するまでシリコン酸化膜5の表面を研磨する。シリコン窒化膜3は、研磨を行う際におけるストッパ膜として機能する。シリコン酸化膜5の表面を研磨することにより、図3に示すように、半導体基板1の溝に素子分離絶縁膜6が形成される。半導体基板1に素子分離絶縁膜6を形成することにより、半導体基板1にn型のMOSFETが形成される領域(nMOS領域)及びp型のMOSFETが形成される領域(pMOS領域)が画定される。
【0014】
そして、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、半導体基板1上方に残っているシリコン窒化膜3を除去する。次に、例えば、スピンコート法により、半導体基板1上の全面にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、nMOS領域を覆うレジストパターンを形成する。
【0015】
そして、nMOS領域を覆うレジストパターンをマスクとして、半導体基板1内にn型不純物を注入することにより、半導体基板1にn型ウェル7が形成される。n型不純物として、例えば、リン(P)を用いる。その後、nMOS領域を覆うレジストパターンを除去する。
【0016】
次に、例えば、フッ酸(HF)を用いたウェットエッチングにより、半導体基板1上方に残っているシリコン酸化膜2を除去する。そして、Rapid Thermal Oxidation(RTO、瞬時熱酸化)法により、図4に示すように、半導体基板1上に膜厚0.5nm以上1nm以下の下地膜8を成膜する。下地膜8は、例えば、SiO2膜又はSiON膜である。例えば、酸素ガスの雰囲気中において、半導体基板1の温度を約800℃、成膜チャンバ内の圧力を約667Pa、処理時間を約5秒の条件で、半導体基板1上に膜厚約0.5nmのSiO2膜を成膜する。
【0017】
次に、図5に示すように、下地膜8上に膜厚1nm以上3nm以下のゲート絶縁膜9を成膜する。ゲート絶縁膜9の成膜は、例えば、Chemical Vapor Deposition(CVD、化学気相蒸着)法、Atomic Layer Deposition(ALD、原子層蒸着)法又はPhysical Vapor Deposition(PVD、物理気相蒸着)法を用いてもよい。ゲート絶縁膜9の膜厚を薄くすることにより、電気的膜厚を薄くすることができる。ゲート絶縁膜9の誘電率を大きくすることで膜厚を厚くすることができる。
【0018】
ゲート絶縁膜9は、Hf、Si及びZrのうちの少なくとも1種類を含む金属酸化物又は金属酸窒化物である。このような金属酸化物又は金属酸窒化物として、例えば、HfO2、ZrO2、HfSiO、ZrSiO、HfZrO、HfO2(N)、ZrO2(N)、HfSiO(N)及びHfZrO(N)がある。すなわち、ゲート絶縁膜9は、High-K材料を含む高誘電率絶縁膜である。
【0019】
ゲート絶縁膜9の膜厚1nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、ゲート絶縁膜9の膜厚が1nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。ゲート絶縁膜9の膜厚が厚すぎると、ゲート絶縁膜9内に金属原子を拡散させる際に、下地膜8とゲート絶縁膜9との界面まで金属原子が拡散しづらくなる。ゲート絶縁膜9内への金属原子の拡散が十分に行われるゲート絶縁膜9の膜厚としては3nm以下が好ましい。
【0020】
ここで、ゲート絶縁膜9としてHfSiO膜を用いる場合の成膜条件について説明する。図6は、第1実施形態に係る半導体装置を製造するために使用される半導体製造装置100の構造の一例を示す図である。半導体製造装置100は、真空排気を行うためのロードロック室101、成膜処理を行うための成膜チャンバ102、103、熱処理を行うための熱処理チャンバ104、搬送ロボット105及び搬送室106を有する。成膜チャンバ102又は103に半導体基板1が搬送され、成膜チャンバ102又は103内で成膜処理が行われる。熱処理チャンバ104に半導体基板1が搬送され、熱処理チャンバ104内で熱処理が行われる。搬送ロボット105は、半導体基板1の搬送を行う。搬送室106には、搬送ロボット105が設置される。
【0021】
例えば、シリコン基板1の温度を約500℃、成膜チャンバ102内の圧力を約667Paにしながら、TDEAH(テトラキスジエチルアミノハフニウム)ガス、TDMAS(トリスジメチルアミノシラン)ガス、O2ガス及びN2ガスを成膜チャンバ102内に導入する。
【0022】
TDEAHガスは、原料であるTDEAHを流量5mg/min、キャリアガスであるN2ガスを流量500cc/minで成膜チャンバ102内に導入する。TDMASガスは、原料であるTDMASを流量50mg/min、キャリアガスであるN2ガスを流量500cc/minで
成膜チャンバ102内に導入する。O2ガスは、流量1500cc/minで成膜チャンバ102内に導入する。N2ガスは、流量2000cc/minで成膜チャンバ102内に導入する。成膜時間を約300秒とすることにより、シリコン基板1上に膜厚約2.0nmのHfSiO膜が成膜される。
【0023】
そして、ゲート絶縁膜9上に膜厚10nm以上20nm以下の窒化ケイ素(SiN)膜を成膜する。窒化ケイ素膜の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、pMOS領域を覆うレジストパターンを形成する。
【0024】
次に、pMOS領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図7に示すように、pMOS領域を覆う保護パターン11を形成する。なお、図7では、pMOS領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、CHF3ガスを使用した反応性イオンエッチング(Reactive Ion Etching、RIE)を用いることが可能である。
【0025】
そして、図8に示すように、ゲート絶縁膜9及び保護パターン11上に膜厚0.2nm以上0.5nm以下の金属膜12を成膜する。金属膜12の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。金属膜12は、ランタノイド(La)膜、イットリウム(Y)膜又はマグネシウム(Mg)膜である。
【0026】
金属膜12の膜厚0.2nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、金属膜12の膜厚が0.2nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。金属膜12の膜厚0.5nmは、金属膜12の除去が容易である最大値である。すなわち、金属膜12の膜厚が0.5nmより大きい場合、金属膜12の除去が難しくなる。
【0027】
次に、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。真空搬送、窒素ガスの雰囲気中の搬送及び不活性ガスの雰囲気中の搬送は、酸素ガスを含まない状況下での搬送である。
【0028】
そして、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜12に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜12に対して熱処理を行うことにより、金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散することにより、nMOS領域に形成されるNMOSFETの閾値電圧を制御することが可能である。
【0029】
熱処理を行うことにより、金属膜12に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0030】
図8に示すように、保護パターン11は、pMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜12に対して熱処理を行っても、金属膜12に含まれる金属原子は、pMOS領域におけるゲート絶縁
膜9内に拡散しない。したがって、保護パターン11は、pMOS領域におけるゲート絶縁膜9内に、金属膜12に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0031】
次に、塩酸(HCl)溶液、硫酸(H2SO4)溶液、硝酸(HNO3)溶液等の強酸溶液を用いて、ゲート絶縁膜9上に残存する金属膜12を除去する。熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜12の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行うため、金属膜12の酸化が抑制される。したがって、ゲート絶縁膜9上に残存する金属膜12を除去する際には、金属膜12の酸化が抑制されている状態にある。そのため、強酸溶液を用いた除去処理により、金属膜12をゲート絶縁膜9上から容易に除去することが可能である。
【0032】
ゲート絶縁膜9上に金属酸化物を成膜した場合と比較して、ゲート絶縁膜9上に成膜する金属膜12の膜厚を薄くすることが可能である。すなわち、金属膜12と金属酸化物とでは、ゲート絶縁膜9内に拡散する原子量が同等の場合、金属膜12は酸化物を形成していない分だけ金属膜12の膜厚が薄くなる。そのため、ゲート絶縁膜9内に拡散させる原子量を同等とする場合、ゲート絶縁膜9上の金属酸化物を除去するよりも、ゲート絶縁膜9上の金属膜12を除去する方が容易である。
【0033】
そして、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、ゲート絶縁膜9上の保護パターン11を除去する。また、例えば、CDE(Chemical Dry Etching)により、ゲート絶縁膜9上の保護パターン11を除去してもよい。
【0034】
次に、ゲート絶縁膜9上に膜厚10nm以上20nm以下の窒化ケイ素(SiN)膜を成膜する。窒化ケイ素膜の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、nMOS領域を覆うレジストパターンを形成する。
【0035】
次に、nMOS領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図9に示すように、nMOS領域を覆う保護パターン13を形成する。なお、図9では、nMOS領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、CHF3ガスを使用した反応性イオンエッチング(Reactive Ion Etching、RIE)を用いることが可能である。
【0036】
そして、図10に示すように、ゲート絶縁膜9及び保護パターン13上に膜厚0.2nm以上0.5nm以下の金属膜14を成膜する。金属膜14の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。金属膜14は、アルミニウム(Al)膜又はチタニウム(Ti)膜である。
【0037】
金属膜14の膜厚0.2nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、金属膜14の膜厚が0.2nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。金属膜14の膜厚0.5nmは、金属膜14の除去が容易である最大値である。すなわち、金属膜14の膜厚が0.5nmより大きい場合、金属膜14の除去が難しくなる。
【0038】
次に、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0039】
そして、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜14に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜14に対して熱処理を行うことにより、金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散することにより、pMOS領域に形成されるPMOSFETの閾値電圧を制御することが可能である。
【0040】
熱処理を行うことにより、金属膜14に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0041】
図10に示すように、保護パターン13は、nMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9及び金属膜14に対して熱処理を行っても、金属膜14に含まれる金属原子は、nMOS領域におけるゲート絶縁膜9内に拡散しない。したがって、保護パターン13は、nMOS領域におけるゲート絶縁膜9内に、金属膜14に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0042】
次に、アンモニア水溶液(NH4OH)等のアルカリ性溶液又はレジスト現像液を用いて、ゲート絶縁膜9上に残存する金属膜14を除去する。熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜14の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜14の酸化が抑制される。したがって、ゲート絶縁膜9上に残存する金属膜14を除去する際には、金属膜14の酸化が抑制されている状態にある。そのため、アンモニア水溶液(NH4OH)等のアルカリ性溶液又はレジスト現像液を用いた除去処理により、金属膜14をゲート絶縁膜9上から容易に除去することが可能である。
【0043】
ゲート絶縁膜9上に金属酸化物を成膜した場合と比較して、ゲート絶縁膜9上に成膜する金属膜14の膜厚を薄くすることが可能である。すなわち、金属膜14と金属酸化物とでは、ゲート絶縁膜9内に拡散する原子量が同等の場合、金属膜14は酸化物を形成していない分だけ金属膜14の膜厚が薄くなる。そのため、ゲート絶縁膜9内に拡散させる原子量を同等とする場合、ゲート絶縁膜9上の金属酸化物を除去するよりも、ゲート絶縁膜9上の金属膜14を除去する方が容易である。
【0044】
そして、図11に示すように、ゲート絶縁膜9上にゲート電極膜15を成膜する。ゲート電極膜15の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。ゲート電極膜15は、例えば、窒化チタン(TiN)膜である。ゲート電極膜15として、ポリシリコン膜、TiAlN膜、TaN膜、TaC膜及びTaCN膜の何れかをゲート絶縁膜9上に成膜してもよい。
【0045】
次に、例えば、スピンコート法により、ゲート電極膜15上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、ゲート電極膜15上にゲートパターンを形成する。ゲート電極膜15上に形成されたゲートパターンをマスクとして、ゲート電極膜15、ゲート絶縁膜9及び下地膜8を順にドライエッチングすることにより、図12に示すように、半導体基板1上方にゲ
ート電極16を形成する。
【0046】
次に、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン17を形成する。この場合、pMOS領域を覆うようにレジストパターン17を形成する。
【0047】
そして、図13に示すように、p型Lightly Doped Drain(LDD)領域18を形成する。具体的には、ゲート電極16及びレジストパターン17をマスクとして、半導体基板1内にp型不純物を注入することにより、p型LDD領域18を形成する。p型不純物として、例えば、ホウ素(B)を用いる。その後、レジストパターン17を除去する。
【0048】
次に、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン19を形成する。この場合、nMOS領域を覆うようにレジストパターン19を形成する。
【0049】
次に、図14に示すように、n型LDD領域20を形成する。具体的には、ゲート電極16及びレジストパターン19をマスクとして、半導体基板1内にn型不純物を注入することにより、n型LDD領域20を形成する。n型不純物として、例えば、リン(P)を用いる。その後、レジストパターン19を除去する。
【0050】
そして、半導体基板1上に、ゲート電極16を覆うように窒化ケイ素(SiN)膜を堆積する。例えば、CVD法又はALD法を用いることにより、窒化ケイ素膜を半導体基板1上に堆積することが可能である。窒化ケイ素膜に替えて、シリコン酸化膜を半導体基板1上に堆積させてもよい。
【0051】
次に、窒化ケイ素膜に対して、異方性ドライエッチング(エッチバック)を行う。異方性ドライエッチング(エッチバック)を行うことにより、ゲート電極16の側面にサイドウォール絶縁膜21を形成する。
【0052】
そして、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン22を形成する。この場合、pMOS領域を覆うようにレジストパターン22を形成する。
【0053】
次に、図15に示すように、ソース/ドレイン領域23を形成する。具体的には、ゲート電極16、サイドウォール絶縁膜21及びレジストパターン22をマスクとして、半導体基板1にp型不純物を注入することにより、ソース/ドレイン領域23を形成する。例えば、p型LDD領域18よりも高不純物濃度となる条件でp型不純物を注入し、p型LDD領域18の一部と重畳するソース/ドレイン領域23を形成する。p型不純物として、例えば、ホウ素(B)を用いる。その後、レジストパターン22を除去する。
【0054】
そして、例えば、スピンコート法により、半導体基板1上方にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることによりレジストパターン24を形成する。この場合、nMOS領域を覆うようにレジストパターン24を形成する。
【0055】
次に、図16に示すように、ソース/ドレイン領域25を形成する。具体的には、ゲート電極16、サイドウォール絶縁膜21及びレジストパターン24をマスクとして、半導
体基板1にn型不純物を注入することにより、ソース/ドレイン領域25を形成する。例えば、n型LDD領域20よりも高不純物濃度となる条件でn型不純物を注入し、n型LDD領域20の一部と重畳するソース/ドレイン領域25を形成する。n型不純物として、例えば、リン(P)を用いる。その後、レジストパターン24を除去する。
【0056】
そして、半導体基板1の上方に層間絶縁膜26を形成し、CMP法により層間絶縁膜26を平坦化する。層間絶縁膜26は、例えばシリコン酸化膜である。シランガスと酸素ガスとを用いたCVD法により、層間絶縁膜26を形成することが可能である。
【0057】
次に、図17に示すように、コンタクト27及び配線28を形成する。具体的には、フォトリソグラフィ及びエッチングにより、層間絶縁膜26にコンタクトホールを形成する。そして、層間絶縁膜26上に例えばタングステン(W)を堆積した後、CMP法によりタングステンを研磨することで層間絶縁膜26にコンタクト27を形成する。次に、アルミニウム(Al)や銅(Cu)等の金属を層間絶縁膜26上に堆積し、フォトリソグラフィ及びエッチングにより、層間絶縁膜26上に配線28を形成する。
【0058】
そして、図18に示すように、層間絶縁膜29、コンタクト30及び配線31を形成する。具体的には、配線28上に層間絶縁膜29を形成し、CMP法により層間絶縁膜29を平坦化する。層間絶縁膜29は、例えば、シリコン酸化膜である。シランガスと酸素ガスとを用いたCVD法により、層間絶縁膜29を配線28上に形成することが可能である。コンタクト30及び配線31の形成は、コンタクト27及び配線28の形成と同様に行う。
【0059】
このように、層間絶縁膜29、コンタクト30及び配線31を形成することにより、多層配線を形成することが可能である。また、必要に応じて、さらに層間絶縁層及び配線層の形成の工程を繰り返してもよい。
【0060】
〈第2実施形態〉
図19及び図20を参照して、第2実施形態に係る半導体装置及びその製造方法について説明する。第1実施形態では、ゲート絶縁膜9上に金属膜12を成膜し、金属膜12を熱処理することにより、金属膜12に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明した。また、第1実施形態では、ゲート絶縁膜9上に金属膜14を成膜し、金属膜14を熱処理することにより、金属膜14に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明した。
【0061】
第2実施形態では、金属膜12の酸化を抑制するための膜を金属膜12上に更に成膜し、金属膜12を熱処理することにより、金属膜12に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明する。また、第2実施では、金属膜14の酸化を抑制するための膜を金属膜14上に更に成膜し、金属膜14を熱処理することにより、金属膜14に含まれる金属原子をゲート絶縁膜9内に拡散させる方法について説明する。なお、同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図1から図18の図面を参照する。
【0062】
第2実施形態に係る半導体装置の製造方法は、第1実施形態に係る半導体装置の製造方法において図1から図8を用いて説明した工程と同様の工程を行う。次に、図19に示すように、金属膜12上に酸化保護膜40を成膜する。この場合、金属膜12を成膜した成膜チャンバ102を使用して、CVD法、ALD法又はPVD法により金属膜12上に酸化保護膜40を成膜してもよい。また、金属膜12を成膜した成膜チャンバ102と別の成膜チャンバ103に半導体基板1を搬送して、CVD法、ALD法又はPVD法により金属膜12上に酸化保護膜40を成膜してもよい。成膜チャンバ103への半導体基板1
の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0063】
酸化保護膜40は、窒化チタン(TiN)膜である。例えば、ALD法により窒化チタン膜を金属膜12上に成膜する場合、TiCl4ガスとNH3ガスとを使用し、半導体基板1の温度を400℃にして、膜厚10nmの窒化チタン膜を金属膜12上に成膜する。
【0064】
そして、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0065】
次に、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜12及び酸化保護膜40に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9、金属膜12及び酸化保護膜40に対して熱処理を行うことにより、金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜12に含まれる金属原子がゲート絶縁膜9内に拡散することにより、nMOS領域に形成されるNMOSFETの閾値電圧を制御することが可能である。
【0066】
熱処理を行うことにより、金属膜12に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0067】
図19に示すように、保護パターン11は、pMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜12及び酸化保護膜40に対して熱処理を行っても、金属膜12に含まれる金属原子は、pMOS領域におけるゲート絶縁膜9内に拡散しない。したがって、保護パターン11は、pMOS領域におけるゲート絶縁膜9内に、金属膜12に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0068】
図19に示すように、酸化保護膜40は、金属膜12上に成膜されている。窒化チタン膜である酸化保護膜40は、金属膜12と比べて耐酸化性が高い。そのため、金属膜12上に酸化保護膜40を成膜した場合、金属膜12の酸化を抑制する。例えば、金属膜12上に酸化保護膜40を成膜した半導体基板1が大気中を移動した場合であっても、金属膜12上に酸化保護膜40を成膜していない場合と比べて金属膜12の酸化が抑制される。
【0069】
次に、アルカリ洗浄液であるSC−1溶液(NH4OH、H2O2及びH2Oの混合液)又はSPM溶液(H2SO4及びH2O2の混合液)を用いて、酸化保護膜40を除去する。窒化チタン膜である酸化保護膜40は、SC−1溶液又はSPM溶液に容易に溶解するため、SC−1溶液又はSPM溶液を用いて、酸化保護膜40を除去するのが容易である。
【0070】
そして、塩酸(HCl)溶液、硫酸(H2SO4)溶液、硝酸(HNO3)溶液等の強酸溶液を用いて、ゲート絶縁膜9上に残存する金属膜12を除去する。熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜12の酸化が抑制されている。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜12の酸化が抑制されている。更に、金属膜12上に酸化保護膜40を成膜して熱処理を行っているため、金属膜12の酸化が抑制されている。したがって、ゲート絶縁膜9上に残存する
金属膜12を除去する際には、金属膜12の酸化が抑制されている状態にある。そのため、強酸溶液を用いた除去処理により、金属膜12をゲート絶縁膜9上から容易に除去することが可能である。
【0071】
なお、SPM溶液を用いた酸化保護膜40の除去工程で、酸化保護膜40及び金属膜12が除去されている場合には、強酸溶液を用いた金属膜12の除去工程を省略することも可能である。
【0072】
次に、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、ゲート絶縁膜9上の保護パターン11を除去する。また、例えば、CDE(Chemical Dry Etching)により、ゲート絶縁膜9上の保護パターン11を除去してもよい。
【0073】
そして、ゲート絶縁膜9上に膜厚10nm以上20nm以下の窒化ケイ素(SiN)膜を成膜する。窒化ケイ素膜の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。次に、例えば、スピンコート法により、窒化ケイ素膜上にフォトレジスト膜を形成する。そして、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングすることにより、nMOS領域を覆うレジストパターンを形成する。
【0074】
次に、nMOS領域を覆うレジストパターンをマスクとして、ドライエッチングで窒化ケイ素膜をパターニングすることにより、図9に示すように、nMOS領域を覆う保護パターン13を形成する。なお、図9では、nMOS領域を覆うレジストパターンは除去されている。窒化ケイ素膜に対するドライエッチングは、CHF3ガスを使用した反応性イオンエッチング(Reactive Ion Etching、RIE)を用いることが可能である。
【0075】
そして、図10に示すように、ゲート絶縁膜9及び保護パターン13上に膜厚0.2nm以上0.5nm以下の金属膜14を成膜する。金属膜14の成膜は、例えば、CVD法、ALD法又はPVD法を用いてもよい。金属膜14は、アルミニウム(Al)膜又はチタニウム(Ti)膜である。
【0076】
金属膜14の膜厚0.2nmは、CVD法、ALD法又はPVD法で膜厚制御できる最小値である。すなわち、金属膜14の膜厚が0.2nmより小さい場合は、CVD法、ALD法又はPVD法による膜厚制御が難しくなる。金属膜14の膜厚0.5nmは、金属膜14の除去が容易である最大値である。すなわち、金属膜14の膜厚が0.5nmより大きい場合、金属膜14の除去が難しくなる。
【0077】
次に、図20に示すように、金属膜14上に酸化保護膜41を成膜する。この場合、金属膜14を成膜した成膜チャンバ102を使用して、CVD法、ALD法又はPVD法により金属膜14上に酸化保護膜41を成膜してもよい。また、金属膜14を成膜した成膜チャンバ102と別の成膜チャンバ103に半導体基板1を搬送して、CVD法、ALD法又はPVD法により金属膜14上に酸化保護膜41を成膜してもよい。成膜チャンバ103への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0078】
酸化保護膜41は、窒化チタン(TiN)膜である。例えば、ALD法により窒化チタン膜を金属膜14上に成膜する場合、TiCl4ガスとNH3ガスとを使用し、半導体基板1の温度を400℃にして、膜厚10nmの窒化チタン膜を金属膜14上に成膜する。
【0079】
次に、半導体基板1を熱処理チャンバ104に搬送する。熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガスの雰囲気中の搬送又は不活性ガスの雰囲気中の搬送の何れかにより行う。
【0080】
そして、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜14及び酸化保護膜41に対して熱処理を行う。例えば、処理ガスの雰囲気中において、半導体基板1の温度を1000℃以上1100℃以下、処理時間を1秒以上5秒以下の条件で熱処理を行う。処理ガスとして、窒素ガス、不活性ガス、窒素ガスと不活性ガスとの混合ガスの何れかを用いることが可能である。半導体基板1、下地膜8、ゲート絶縁膜9、金属膜14及び酸化保護膜41に対して熱処理を行うことにより、金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散する。金属膜14に含まれる金属原子がゲート絶縁膜9内に拡散することにより、pMOS領域に形成されるPMOSFETの閾値電圧を制御することが可能である。
【0081】
熱処理を行うことにより、金属膜14に含まれる金属原子はゲート絶縁膜9内に拡散するが、金属原子の多くは下地膜8とゲート絶縁膜9との界面に存在することになる。下地膜8は、ゲート絶縁膜9内に拡散した金属原子が半導体基板1にまで達することを防止する防止膜として機能する。
【0082】
図20に示すように、保護パターン13は、nMOS領域内のゲート絶縁膜9上に形成されている。そのため、半導体基板1、下地膜8、ゲート絶縁膜9、金属膜14及び酸化保護膜41に対して熱処理を行っても、金属膜14に含まれる金属原子は、nMOS領域におけるゲート絶縁膜9内に拡散しない。したがって、保護パターン13は、nMOS領域におけるゲート絶縁膜9内に、金属膜14に含まれる金属原子が拡散するのを抑止する抑止膜として機能する。
【0083】
図20に示すように、酸化保護膜41は、金属膜14上に成膜されている。窒化チタン膜である酸化保護膜41は、金属膜14と比べて耐酸化性が高い。そのため、金属膜14上に酸化保護膜41を成膜した場合、金属膜14の酸化を抑制する。例えば、金属膜14上に酸化保護膜41を成膜した半導体基板1が大気中を移動した場合であっても、金属膜14上に酸化保護膜41を成膜していない場合と比べて金属膜14の酸化が抑制される。
【0084】
次に、SC−1溶液又はSPM溶液を用いて、ゲート絶縁膜9上に残存する金属膜14及び酸化保護膜41を除去する。窒化チタン膜である酸化保護膜41は、SC−1溶液又はSPM溶液に容易に溶解するため、SC−1溶液又はSPM溶液を用いて、酸化保護膜41を除去するのが容易である。金属膜14は、SC−1溶液又はSPM溶液に溶解するため、SC−1溶液又はSPM溶液を用いた同一の工程で金属膜14及び酸化保護膜41を除去することが可能である。
【0085】
熱処理を行う際、熱処理チャンバ104への半導体基板1の搬送は、真空搬送、窒素ガス雰囲気中の搬送又は不活性ガス雰囲気中の搬送の何れかにより行うため、金属膜14の酸化が抑制される。また、酸化ガスを含まない処理ガスを用いて熱処理を行っているため、金属膜14の酸化が抑制される。したがって、ゲート絶縁膜9上に残存する金属膜14を除去する際には、金属膜14の酸化が抑制されている状態にある。そのため、SC−1溶液又はSPM溶液を用いた除去処理により、金属膜14をゲート絶縁膜9上から容易に除去することが可能である。
【0086】
次に、例えば、熱リン酸(H3PO4)を用いたウェットエッチングにより、ゲート絶縁膜9上の保護パターン13を除去する。また、例えば、CDE(Chemical Dry Etching)により、ゲート絶縁膜9上の保護パターン13を除去してもよい。絶縁膜9上の保護パターン13を除去した後の工程は、第1実施形態に係る半導体装置の製造方法において図11から図17を用いて説明した工程と同様である。
【0087】
半導体製造装置100は、成膜チャンバ102及び103と熱処理チャンバ104とを
備える。しかし、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置100に設置されていない場合がある。この場合、成膜処理を行う装置に半導体基板1を搬送する際、半導体基板1が大気に曝され、大気中の酸素や水分により金属膜12及び金属膜14が酸化される。
【0088】
第2実施形態に係る半導体装置の製造方法では、金属膜12上に酸化保護膜40を成膜するため、半導体基板1が大気に曝される状況が発生しても、金属膜12の酸化を抑制することが可能である。例えば、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置100に設置されていない場合であっても、金属膜12上に酸化保護膜40を成膜することで、金属膜12の酸化を抑制することが可能である。
【0089】
第2実施形態に係る半導体装置の製造方法では、金属膜14上に酸化保護膜41を成膜するため、半導体基板1が大気に曝される状況が発生しても、金属膜14の酸化を抑制することが可能である。例えば、成膜処理を行う装置と熱処理を行う装置とが同一の半導体製造装置100に設置されていない場合であっても、金属膜14上に酸化保護膜41を成膜することで、金属膜14の酸化を抑制することが可能である。
【0090】
第1実施形態及び第2実施形態では、CMOSFETを製造する例を示したが、これに限らず、NMOSFET又はPMOSFETを製造する場合にも第1実施形態及び第2実施形態に係る半導体装置及びその製造方法を適用することが可能である。
【符号の説明】
【0091】
1 半導体基板
2、5 シリコン酸化膜
3 シリコン窒化膜
4、17、19、22、24 レジストパターン
6 素子分離絶縁膜
7 n型ウェル
8 下地膜
9 ゲート絶縁膜
11、13 保護パターン
12、14 金属膜
15 ゲート電極膜
16 ゲート電極
18 p型LDD領域
20 n型LDD領域
21 サイドウォール絶縁膜
23、25 ソース/ドレイン領域
26、29 層間絶縁膜
27、30 コンタクト
28、31 配線
40、41 酸化保護膜
100 半導体製造装置
101 ロードロック室
102、103 成膜チャンバ
104 熱処理チャンバ
105 搬送ロボット
106 搬送室
【特許請求の範囲】
【請求項1】
半導体基板上に下地膜を形成する工程と、
前記下地膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で前記半導体基板、前記下地膜、前記ゲート絶縁膜及び前記金属膜を熱処理する工程と、
前記ゲート絶縁膜上に残存する前記金属膜を除去する工程と、
前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と
を備える半導体装置の製造方法。
【請求項2】
前記熱処理する工程を行う際、前記下地膜、前記ゲート絶縁膜及び前記金属膜が形成された前記半導体基板を、真空搬送、窒素ガス雰囲気中の搬送及び不活性ガス雰囲気中の搬送の何れか一つを用いて熱処理チャンバに搬送する工程を更に備える請求項1に記載の半導体装置の製造方法。
【請求項3】
半導体基板上に下地膜を形成する工程と、
前記下地膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
前記金属膜上に保護膜を形成する工程と、
窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で前記半導体基板、前記下地膜、前記ゲート絶縁膜、前記金属膜及び前記保護膜を熱処理する工程と、
前記ゲート絶縁膜上に残存する前記金属膜および前記保護膜を除去する工程と、
前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と
を備える半導体装置の製造方法。
【請求項4】
前記熱処理する工程を行う際、前記下地膜、前記ゲート絶縁膜、前記金属膜及び前記保護膜が形成された前記半導体基板を、真空搬送、窒素ガス雰囲気中の搬送及び不活性ガス雰囲気中の搬送の何れか一つを用いて熱処理チャンバに搬送する工程を更に備える請求項3に記載の半導体装置の製造方法。
【請求項5】
前記金属膜の膜厚は、0.2nm以上0.5nm以下である請求項1乃至4の何れか一項に記載の半導体装置の製造方法。
【請求項1】
半導体基板上に下地膜を形成する工程と、
前記下地膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で前記半導体基板、前記下地膜、前記ゲート絶縁膜及び前記金属膜を熱処理する工程と、
前記ゲート絶縁膜上に残存する前記金属膜を除去する工程と、
前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と
を備える半導体装置の製造方法。
【請求項2】
前記熱処理する工程を行う際、前記下地膜、前記ゲート絶縁膜及び前記金属膜が形成された前記半導体基板を、真空搬送、窒素ガス雰囲気中の搬送及び不活性ガス雰囲気中の搬送の何れか一つを用いて熱処理チャンバに搬送する工程を更に備える請求項1に記載の半導体装置の製造方法。
【請求項3】
半導体基板上に下地膜を形成する工程と、
前記下地膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属膜を形成する工程と、
前記金属膜上に保護膜を形成する工程と、
窒素ガス及び不活性ガスの少なくとも一方の雰囲気中で前記半導体基板、前記下地膜、前記ゲート絶縁膜、前記金属膜及び前記保護膜を熱処理する工程と、
前記ゲート絶縁膜上に残存する前記金属膜および前記保護膜を除去する工程と、
前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と
を備える半導体装置の製造方法。
【請求項4】
前記熱処理する工程を行う際、前記下地膜、前記ゲート絶縁膜、前記金属膜及び前記保護膜が形成された前記半導体基板を、真空搬送、窒素ガス雰囲気中の搬送及び不活性ガス雰囲気中の搬送の何れか一つを用いて熱処理チャンバに搬送する工程を更に備える請求項3に記載の半導体装置の製造方法。
【請求項5】
前記金属膜の膜厚は、0.2nm以上0.5nm以下である請求項1乃至4の何れか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2010−177265(P2010−177265A)
【公開日】平成22年8月12日(2010.8.12)
【国際特許分類】
【出願番号】特願2009−15573(P2009−15573)
【出願日】平成21年1月27日(2009.1.27)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成22年8月12日(2010.8.12)
【国際特許分類】
【出願日】平成21年1月27日(2009.1.27)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
[ Back to top ]