半導体装置、及びその製造方法
【課題】、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供すること。
【解決手段】 例えば、半導体基板１０と、半導体基板１０に形成されたＰ型のウェル１０Ａ（第１伝導型の第１領域）と、Ｐ型のウェル１０Ａ内に埋め込まれて形成されたＮ型のウェル１０Ｂ（第２伝導型の第２領域）と、Ｐ型のウェル１０Ａ内であってＮ型のウェル１０Ｂよりも上方に形成されたＰ型のウェル１０Ｃ（第１伝導型の第３領域）と、Ｐ型のウェル１０Ｃに形成された半導体素子２０と、Ｐ型のウェル１０ＣをＮ型のウェル１０Ｂと共に取り囲むと共に、少なくとも底部がＮ型のウェル１０Ｂと接触する深さを持って形成されたトレンチ型絶縁領域３０と、を具備する半導体装置、及びその製造方法である。
【解決手段】 例えば、半導体基板１０と、半導体基板１０に形成されたＰ型のウェル１０Ａ（第１伝導型の第１領域）と、Ｐ型のウェル１０Ａ内に埋め込まれて形成されたＮ型のウェル１０Ｂ（第２伝導型の第２領域）と、Ｐ型のウェル１０Ａ内であってＮ型のウェル１０Ｂよりも上方に形成されたＰ型のウェル１０Ｃ（第１伝導型の第３領域）と、Ｐ型のウェル１０Ｃに形成された半導体素子２０と、Ｐ型のウェル１０ＣをＮ型のウェル１０Ｂと共に取り囲むと共に、少なくとも底部がＮ型のウェル１０Ｂと接触する深さを持って形成されたトレンチ型絶縁領域３０と、を具備する半導体装置、及びその製造方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、特に、三重ウェル構造（三重構造のウェル）を持つ半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板上に形成された半導体素子（例えばＭＯＳＦＥＴ等）では、外部からのノイズや漏洩電流が基板を通じて半導体素子に影響を与え、半導体素子で構成された半導体装置に影響を及ぼす問題点があった。この問題点を解決するため、特許文献１〜２では、Ｐ型半導体基板上にｎウェルを形成し、ｎウェルに取り囲まれたｐウェル上に半導体素子（例えばｎＭＯＳＦＥＴ等）を形成させ、上記ｎウェルによって外部からのノイズや漏洩電流を遮断する効果が得られている。また、特許文献３では深掘のディープトレンチ構造によって横からのノイズやリーク電流を低減させる方法がとられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１９９８２５号公報
【特許文献２】特開２００４−０５６０７７公報
【特許文献３】特開２００４−２５３６３３公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１〜２では、第三層領域のｐウェルを第二層領域であるｎウェルで囲む必要があるため、各半導体素子を取り囲む素子分離層（絶縁領域）同士の距離を確保する必要がある。この素子分離層（絶縁領域）同士の距離は、概ね２μｍ以上の広さが必要となるため、隣合う２つの半導体素子間のスペースを小さくすることができないため、サイズ（チップサイズ）が大きくなってしまい、半導体装置にかかる製造コストが大きく上昇してしまうという課題があった。
【０００５】
また、従来技術３でも、ノイズ電流を低減させることが可能であるが、深い（一例では例えば７μｍ）トレンチ形成と、第二導電型の第二層をエピタキシャルで生成させるため、構造が非常に難しく、製造にかかるコストが増加するという問題点があるため、低コストでサイズ（チップサイズ）が小さくできると共に、耐外部ノイズに強く、漏洩電流が抑制された半導体装置を作るのが困難であるという問題点があった。
【０００６】
そこで、本発明の課題は、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題は、以下の手段により解決される。即ち、
本発明の発明は、
半導体基板と、
前記半導体基板に形成された第１伝導型の第１領域と、
前記第１伝導型の第１領域内に埋め込まれて形成された第２伝導型の第２領域と、
前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に形成された第１伝導型の第３領域と、
前記第１伝導型の第３領域に形成された半導体素子と、
前記第１伝導型の第３領域を前記第２伝導型の第２領域と共に取り囲むと共に、少なくとも底部が前記第２伝導型の第２領域と接触する深さを持って形成された絶縁領域と、
を具備する半導体装置。
【０００８】
また、本発明の半導体装置の製造方法は、
上記本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に、第１伝導型の第１領域を形成する工程と、
前記半導体基板の深さ方向に所定の深さで且つ第１伝導型の第１領域における所定の領域を取り囲むように溝を形成すると共に、当該溝に絶縁体を埋め込んで絶縁領域を形成する工程と、
前記絶縁領域の少なくとも底部と接触する深さで、前記第１伝導型の第１領域内に埋め込んで第２伝導型の第２領域を形成する工程と、
前記絶縁領域で取り囲まれた前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に第１伝導型の第３領域を形成する工程と、
前記第１伝導型の第３領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。
【発明の効果】
【０００９】
本発明によれば、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置を示す概略断面図である。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図３】第２実施形態に係る半導体装置を示す概略断面図である。
【図４】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
【００１２】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す概略断面図である。図２は、第１実施形態に係る半導体装置の製造方法を示す工程図である。
【００１３】
第１実施形態に係る半導体装置は、図１に示すように、Ｐ型の半導体基板１０と、半導体基板１０に形成された半導体素子２０（半導体素子２０Ａ、２０Ｂ）と、を有している。Ｐ型の半導体基板１０は、例えば、Ｐ型のウェル１０Ａ（第１伝導型の第１領域）と、Ｐ型のウェル１０Ａ内に埋め込まれて形成されたＮ型のウェル１０Ｂ（第２伝導型の第２領域）と、Ｐ型のウェル１０Ａ内であってＮ型のウェル１０Ｂよりも上方に形成されたＰ型のウェル１０Ｃ（第１伝導型の第３領域）と、を有する三重ウェル（三重構造のウェル）となっている。
【００１４】
このような三重ウェル構造（三重構造のウェル）を持つ半導体基板１０には、半導体素子２０を形成するための素子形成領域を囲むためのトレンチ型絶縁領域３０が、Ｐ型のウェル１０Ａを基板所定深さに到達するように分断して形成されている。なお、本実施形態では、簡略化するために、２つの素子形成領域４０Ａ、４０Ｂを形成する形態を説明するが、これに限られるものではない。
【００１５】
トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａでは、Ｐ型のウェル１０Ａ内に所定の深さで局所的に存在するように埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）が形成されている。具体的には、Ｎ型のウェル１０Ｂは、例えば、トレンチ型絶縁領域３０の少なくとも底部と接触する深さで、Ｐ型のウェル１０Ａ内に埋め込まれて形成されている。そして、Ｎ型のウェル１０Ｂは、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在して形成されている。つまり、Ｎ型のウェル１０Ｂは、素子形成領域４０Ａをトレンチ型絶縁領域３０と共に取り囲む部分と、素子形成領域４０Ａよりも外側に延在した延在部１１Ｂとを有している。
【００１６】
また、素子形成領域４０Ａでは、Ｐ型のウェル１０Ａ内における埋め込まれたＮ型のウェル１０Ｂよりも上方に、Ｐ型のウェル１０Ｃが形成されている。つまり、Ｐ型のウェル１０Ｃは、トレンチ型絶縁領域３０とＮ型のウェル１０Ｂとで囲まれた領域に形成され、素子形成領域４０Ａを構成している。
【００１７】
そして、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａを構成するＰ型のウェル１０Ｃには、半導体素子２０Ａが形成されている。具体的には、半導体素子２０Ａは、例えば、Ｐ型のウェル１０Ｃ内にトレンチ型絶縁領域３０と隣接して形成されたソース領域２１Ａ及びドレイン領域２２Ａと、これらに挟まれたＰ型のウェル１０Ｃ上に順位形成されたゲート酸化膜２３Ａ及びゲート電極２４Ａとで構成されている。
【００１８】
一方、底部を除いてトレンチ型絶縁領域３０で囲まれた素子形成領域４０Ｂは、Ｐ型のウェル１０Ａで構成されている。そして、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ｂを構成するＰ型のウェル１０Ａには、半導体素子２０Ｂが形成されている。具体的には、半導体素子２０Ｂは、例えば、Ｐ型のウェル１０Ａ内にトレンチ型絶縁領域３０と隣接して形成されたソース領域２１Ｂ及びドレイン領域２２Ｂと、これらに挟まれたＰ型のウェル１０Ａ上に順次形成されたゲート酸化膜２３Ｂ及びゲート電極２４Ｂとで構成されている。
【００１９】
また、半導体基板１０には、埋め込まれたＮ型のウェル１０Ｂの延在部１１Ｂと接触するように、Ｎ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａが形成されている。具体的には、例えば、この引出し電極３１Ａは、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａの外側（素子形成領域４０Ｂ以外の外側）であって、埋め込まれたＮ型のウェル１０Ｂが延在した延在部１１Ｂと連続したＮ型のウェルで構成されている。
【００２０】
また、半導体基板１０表面には、半導体素子２０を覆うように絶縁層３２（例えばシリコン酸化膜や、シリコン窒化膜）が形成されている。そして、絶縁層３２には、Ｎ型のウェルからなる引出し電極３１Ａと接続されるように、金属（例えばタングステン等）からなる引出し電極３１Ｂが形成されている。
【００２１】
以下、第１実施形態に係る半導体装置１０１の製造方法について説明する。
本実施形態に係る半導体装置１０１の製造方法では、まず、図２（Ａ）に示すように、Ｐ型の半導体基板１０を準備し、このＰ型の半導体基板１０上の全面にＰ型イオン注入を行い、Ｐ型のウェル１０Ａを形成する。
【００２２】
そして、半導体基板１０表面に、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つ所定の開口部を持つエッチングレジスト膜５１を形成し、ＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）によりトレンチ（溝）を形成する。このトレンチ（溝）は、半導体基板１０の深さ方向に所定の深さで且つＰ型のウェル１０Ａの所定の領域を取り囲むように形成する。具体的には、後に形成するＮ型のウェル１０Ｂに到達（接触）する深さ（例えば、好ましくは１．５〜２μｍの深さ）で、且つ２つの素子形成領域４０Ａ，４０Ｂを囲うように形成する。そして、トレンチに、例えば、酸化膜を埋め込みトレンチ型絶縁領域３０を形成する。
【００２３】
次に、図２（Ｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりエッチングレジスト膜５１を除去すると共に半導体基板１０表面を平坦化した後、半導体基板１０表面に、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つインプラレジスト膜５２を形成する。このインプラレジスト膜５２は、トレンチ型絶縁領域３０により囲まれて形成された２つの素子形成領域４０Ａ、４０Ｂのうち、素子形成領域４０Ｂを覆うように形成する。そして、Ｎ型イオン注入を行い、Ｐ型のウェル内のうち、素子形成領域４０Ａと素子形成領域４０Ａの外側の領域であって素子形成領域４０Ｂ以外の領域を所定深さ（トレンチ型絶縁領域３０よりも深い領域）から基板表面にかけてＮ型のウエル１２Ｂを形成する。
【００２４】
ここで、Ｎ型イオン注入は、例えば、５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することがよい。これにより、イオン注入エネルギーが小さくて、生産量の低減を抑えつつ、Ｎ型のウエル１２Ｂ（つまり、Ｎ型のウェル１０Ｂ）の形成が実現される。
【００２５】
次に、図２（Ｃ）に示すように、上記Ｎ型イオン注入に続いて、Ｐ型イオン注入を行う。このＰ型イオン注入は、Ｎ型イオン注入を行い、Ｐ型のウェル内のうち、素子形成領域４０Ａと素子形成領域４０Ａの外側の領域であって素子形成領域４０Ｂ以外の領域を所定深さ（トレンチ型絶縁領域３０よりも浅い領域）から基板表面にかけてＰ型のウエル１０Ｃを形成する。これにより、半導体基板１０の内部に埋め込まれたＮ型のウェル１０Ｂも形成される。
【００２６】
なお、Ｎ型のウエル１０Ｂ（第２導電型の第２領域）及びＰ型のウェル１０Ｃ（第１伝導型の第３領域）は、上記手法に限られず、例えば、Ｎ型イオン注入をＰ型のウェル１０Ａ（第１伝導型の第１領域）内部に局所的に行い、Ｎ型のウエル１０Ｂ及びＰ型のウェル１０Ｃを同時に形成する、即ち、Ｎ型イオン注入をＰ型のウェル１０Ａ（第１伝導型の第１領域）をＮ型のウエル１０Ｂ（第２導電型の第２領域）により分断してＰ型のウェル１０Ｃを形成してもよい。
【００２７】
これらの工程を経て、素子形成領域４０Ａとしてトレンチ型絶縁領域３０及びＮ型のウェル１０Ｂに囲まれたＰ型のウエル１０Ｃからなる素子形成領域４０Ａと、底部を除いてトレンチ型絶縁領域３０に囲まれたＰ型のウエル１０Ａからなる素子形成領域４０Ｂと、が形成される。
【００２８】
次に、図２（Ｄ）に示すように、素子形成領域４０Ａ（Ｐ型のウエル１０Ｃ）、及び素子形成領域４０Ｂ（Ｐ型のウェル１０Ａ）上に、それぞれ、ゲート酸化膜及びゲート電極を順次形成し、これを挟むようにＮ型イオン注入してソース領域及びドレイン領域を形成して、半導体素子２０Ａ及び半導体素子２０Ｂを形成する。
【００２９】
次に、図２（Ｅ）に示すように、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａの外側（素子形成領域４０Ｂ以外の外側）であって、埋め込まれたＮ型のウェル１０Ｂが延在した延在部１１Ｂから半導体基板１０上面にかけて、Ｎ型イオン注入を当該Ｎ型のウェル１０Ｂよりも高濃度で行い、Ｎ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａを形成する。そして、半導体基板１０表面に、半導体素子２０を覆うように酸化層や窒化層からなる絶縁層３２を形成する。そして、Ｎ型のウェルからなる引出し電極３１Ａを露出するように、絶縁層３２を貫いてコンタクトホールを形成した後、当該コンタクトホールに金属（例えばタングステン等）を埋め込み、金属からなる引出し電極３１Ｂを形成する。
【００３０】
以上により、本実施形態に係る半導体装置１０１が製造される。
【００３１】
本実施形態に係る半導体装置１０１では、三重ウェル構造（三重構造のウェル）を持つ素子形成領域４０Ａが、トレンチ型絶縁領域３０及びＮ型のウェル１０Ｂで取り囲まれたＰ型のウェル１０Ｃで構成されている。そして、トレンチ型絶縁領域３０及びＮ型のウェル１０Ｂで取り囲まれたＰ型のウェル１０Ｃに半導体素子２０Ａが形成されている。つまり、半導体素子２０Ａを取り囲むトレンチ型絶縁領域３０及びＮ型のウェル１０Ｂは、Ｐ型のウェル１０Ｃ（素子形成領域４０Ａ）外部からのノイズや、漏洩電流を遮蔽する役割を果す。これにより、半導体素子２０Ａに対する当該ノイズや漏洩電流の影響が抑制される。
【００３２】
また、素子形成領域４０Ｂに隣接する素子形成領域４０Ｂには、トレンチ型絶縁領域３０を介するのみで半導体素子２０Ｂを形成することができる。つまり、トレンチ型絶縁領域３０以外の領域が各素子形成領域間に介在する必要がない。このため、素子形成領域間、即ち各半導体素子間距離が短くなる。そして、トレンチ型絶縁領域３０の幅を小さくする（例えば幅を１μｍ以下にする）ことで、各半導体素子間距離がより短くできる。このため、サイズ（チップサイズ）を縮小でき、結果、ウエハからのチップ取れ数を増やすこともできる。
【００３３】
したがって、本実施形態に係る半導体装置１０１及びその製造方法では、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制される。
【００３４】
また、本実施形態に係る半導体装置１０１では、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａにおいて、埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）がトレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させ、延在部１１Ｂを持っている。そして、この延在部１１Ｂと接触するように、Ｎ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａを形成している。このＮ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａにより、簡易な構成でＮ型のウェル１０Ｂへ電位を付与できる。
【００３５】
（第２実施形態）
図３は、第２実施形態に係る半導体装置を示す概略断面図である。図４は、第２実施形態に係る半導体装置の製造方法を示す工程図である。
【００３６】
第２実施形態に係る半導体装置１０２では、図３に示すように、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａにおいて、埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）がトレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させた延在部１１Ｂに、直接接続させるように金属（例えばタングステン等）からなる引出し電極３１Ｂが半導体基板１０及び絶縁層３２に形成されている。
【００３７】
第２実施形態に係る半導体装置１０２では、第１実施形態に比べ、素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）を囲むトレンチ型絶縁領域３０のうち、素子形成領域４０Ｂと隣接しない側のトレンチ型絶縁領域３０幅を広げて形成し、当該広げたトレンチ型絶縁領域３０内に上記金属からなる引出し電極３１Ｂを形成している。
【００３８】
そして、第２実施形態に係る半導体装置１０２の製造方法では、図４（Ａ）〜図４（Ｄ）で示す工程までは、第１実施形態における図２（Ａ）〜図２（Ｄ）で示す工程と同様に行う。但し、上記如く、第１実施形態に比べ、素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）を囲むトレンチ型絶縁領域３０のうち、素子形成領域４０Ｂと隣接しない側のトレンチ型絶縁領域３０幅を広げて形成する。
【００３９】
次に、図４（Ｅ）に示すように、半導体基板１０表面に、半導体素子２０を覆うように酸化層や窒化層からなる絶縁層３２を形成する。そして、
素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させた延在部１１Ｂの一部が露出するように、半導体基板１０及び絶縁層３２を貫くコンタクトホールを形成した後、当該コンタクトホールに金属（例えばタングステン等）を埋め込み、金属からなる引出し電極３１Ｂを形成する。
【００４０】
以上により、本実施形態に係る半導体装置１０２が製造される。これら以外の構成及び製造方法は、第１実施形態と同様であるため、説明を省略する。
【００４１】
本実施形態に係る半導体装置１０２では、第１実施形態と同様に、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制される。
【００４２】
そして、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａにおいて、埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）が素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させた延在部１１Ｂと直接接続するように、半導体基板１０及び絶縁層３２に金属からなる引出し電極３１Ｂが形成されている。金属からなる引出し電極３１Ｂにより、簡易な構成でＮ型のウェル１０Ｂへ電位を付与できる。
【００４３】
なお、上記何れの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
【符号の説明】
【００４４】
１０ 半導体基板
１０Ａ Ｐ型のウェル
１０Ｂ Ｎ型のウェル
１０Ｃ Ｐ型のウェル
１１Ｂ 延在部
１２Ｂ Ｎ型のウエル
２０ 半導体素子
２０Ａ 半導体素子
２１Ａ ソース領域
２２Ａ ドレイン領域
２３Ａ ゲート酸化膜
２４Ａ ゲート電極
２０Ｂ 半導体素子
２１Ｂ ソース領域
２２Ｂ ドレイン領域
２３Ｂ ゲート酸化膜
２４Ｂ ゲート電極
３０ トレンチ型絶縁領域
３１Ａ 引出し電極
３１Ｂ 引出し電極
３２ 絶縁層
４０Ａ 素子形成領域
４０Ｂ 素子形成領域
５１ エッチングレジスト膜
５２ インプラレジスト膜
１０１ 半導体装置
１０２ 半導体装置
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、特に、三重ウェル構造（三重構造のウェル）を持つ半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板上に形成された半導体素子（例えばＭＯＳＦＥＴ等）では、外部からのノイズや漏洩電流が基板を通じて半導体素子に影響を与え、半導体素子で構成された半導体装置に影響を及ぼす問題点があった。この問題点を解決するため、特許文献１〜２では、Ｐ型半導体基板上にｎウェルを形成し、ｎウェルに取り囲まれたｐウェル上に半導体素子（例えばｎＭＯＳＦＥＴ等）を形成させ、上記ｎウェルによって外部からのノイズや漏洩電流を遮断する効果が得られている。また、特許文献３では深掘のディープトレンチ構造によって横からのノイズやリーク電流を低減させる方法がとられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１９９８２５号公報
【特許文献２】特開２００４−０５６０７７公報
【特許文献３】特開２００４−２５３６３３公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１〜２では、第三層領域のｐウェルを第二層領域であるｎウェルで囲む必要があるため、各半導体素子を取り囲む素子分離層（絶縁領域）同士の距離を確保する必要がある。この素子分離層（絶縁領域）同士の距離は、概ね２μｍ以上の広さが必要となるため、隣合う２つの半導体素子間のスペースを小さくすることができないため、サイズ（チップサイズ）が大きくなってしまい、半導体装置にかかる製造コストが大きく上昇してしまうという課題があった。
【０００５】
また、従来技術３でも、ノイズ電流を低減させることが可能であるが、深い（一例では例えば７μｍ）トレンチ形成と、第二導電型の第二層をエピタキシャルで生成させるため、構造が非常に難しく、製造にかかるコストが増加するという問題点があるため、低コストでサイズ（チップサイズ）が小さくできると共に、耐外部ノイズに強く、漏洩電流が抑制された半導体装置を作るのが困難であるという問題点があった。
【０００６】
そこで、本発明の課題は、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題は、以下の手段により解決される。即ち、
本発明の発明は、
半導体基板と、
前記半導体基板に形成された第１伝導型の第１領域と、
前記第１伝導型の第１領域内に埋め込まれて形成された第２伝導型の第２領域と、
前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に形成された第１伝導型の第３領域と、
前記第１伝導型の第３領域に形成された半導体素子と、
前記第１伝導型の第３領域を前記第２伝導型の第２領域と共に取り囲むと共に、少なくとも底部が前記第２伝導型の第２領域と接触する深さを持って形成された絶縁領域と、
を具備する半導体装置。
【０００８】
また、本発明の半導体装置の製造方法は、
上記本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に、第１伝導型の第１領域を形成する工程と、
前記半導体基板の深さ方向に所定の深さで且つ第１伝導型の第１領域における所定の領域を取り囲むように溝を形成すると共に、当該溝に絶縁体を埋め込んで絶縁領域を形成する工程と、
前記絶縁領域の少なくとも底部と接触する深さで、前記第１伝導型の第１領域内に埋め込んで第２伝導型の第２領域を形成する工程と、
前記絶縁領域で取り囲まれた前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に第１伝導型の第３領域を形成する工程と、
前記第１伝導型の第３領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。
【発明の効果】
【０００９】
本発明によれば、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制された半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置を示す概略断面図である。
【図２】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図３】第２実施形態に係る半導体装置を示す概略断面図である。
【図４】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
【００１２】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す概略断面図である。図２は、第１実施形態に係る半導体装置の製造方法を示す工程図である。
【００１３】
第１実施形態に係る半導体装置は、図１に示すように、Ｐ型の半導体基板１０と、半導体基板１０に形成された半導体素子２０（半導体素子２０Ａ、２０Ｂ）と、を有している。Ｐ型の半導体基板１０は、例えば、Ｐ型のウェル１０Ａ（第１伝導型の第１領域）と、Ｐ型のウェル１０Ａ内に埋め込まれて形成されたＮ型のウェル１０Ｂ（第２伝導型の第２領域）と、Ｐ型のウェル１０Ａ内であってＮ型のウェル１０Ｂよりも上方に形成されたＰ型のウェル１０Ｃ（第１伝導型の第３領域）と、を有する三重ウェル（三重構造のウェル）となっている。
【００１４】
このような三重ウェル構造（三重構造のウェル）を持つ半導体基板１０には、半導体素子２０を形成するための素子形成領域を囲むためのトレンチ型絶縁領域３０が、Ｐ型のウェル１０Ａを基板所定深さに到達するように分断して形成されている。なお、本実施形態では、簡略化するために、２つの素子形成領域４０Ａ、４０Ｂを形成する形態を説明するが、これに限られるものではない。
【００１５】
トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａでは、Ｐ型のウェル１０Ａ内に所定の深さで局所的に存在するように埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）が形成されている。具体的には、Ｎ型のウェル１０Ｂは、例えば、トレンチ型絶縁領域３０の少なくとも底部と接触する深さで、Ｐ型のウェル１０Ａ内に埋め込まれて形成されている。そして、Ｎ型のウェル１０Ｂは、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在して形成されている。つまり、Ｎ型のウェル１０Ｂは、素子形成領域４０Ａをトレンチ型絶縁領域３０と共に取り囲む部分と、素子形成領域４０Ａよりも外側に延在した延在部１１Ｂとを有している。
【００１６】
また、素子形成領域４０Ａでは、Ｐ型のウェル１０Ａ内における埋め込まれたＮ型のウェル１０Ｂよりも上方に、Ｐ型のウェル１０Ｃが形成されている。つまり、Ｐ型のウェル１０Ｃは、トレンチ型絶縁領域３０とＮ型のウェル１０Ｂとで囲まれた領域に形成され、素子形成領域４０Ａを構成している。
【００１７】
そして、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａを構成するＰ型のウェル１０Ｃには、半導体素子２０Ａが形成されている。具体的には、半導体素子２０Ａは、例えば、Ｐ型のウェル１０Ｃ内にトレンチ型絶縁領域３０と隣接して形成されたソース領域２１Ａ及びドレイン領域２２Ａと、これらに挟まれたＰ型のウェル１０Ｃ上に順位形成されたゲート酸化膜２３Ａ及びゲート電極２４Ａとで構成されている。
【００１８】
一方、底部を除いてトレンチ型絶縁領域３０で囲まれた素子形成領域４０Ｂは、Ｐ型のウェル１０Ａで構成されている。そして、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ｂを構成するＰ型のウェル１０Ａには、半導体素子２０Ｂが形成されている。具体的には、半導体素子２０Ｂは、例えば、Ｐ型のウェル１０Ａ内にトレンチ型絶縁領域３０と隣接して形成されたソース領域２１Ｂ及びドレイン領域２２Ｂと、これらに挟まれたＰ型のウェル１０Ａ上に順次形成されたゲート酸化膜２３Ｂ及びゲート電極２４Ｂとで構成されている。
【００１９】
また、半導体基板１０には、埋め込まれたＮ型のウェル１０Ｂの延在部１１Ｂと接触するように、Ｎ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａが形成されている。具体的には、例えば、この引出し電極３１Ａは、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａの外側（素子形成領域４０Ｂ以外の外側）であって、埋め込まれたＮ型のウェル１０Ｂが延在した延在部１１Ｂと連続したＮ型のウェルで構成されている。
【００２０】
また、半導体基板１０表面には、半導体素子２０を覆うように絶縁層３２（例えばシリコン酸化膜や、シリコン窒化膜）が形成されている。そして、絶縁層３２には、Ｎ型のウェルからなる引出し電極３１Ａと接続されるように、金属（例えばタングステン等）からなる引出し電極３１Ｂが形成されている。
【００２１】
以下、第１実施形態に係る半導体装置１０１の製造方法について説明する。
本実施形態に係る半導体装置１０１の製造方法では、まず、図２（Ａ）に示すように、Ｐ型の半導体基板１０を準備し、このＰ型の半導体基板１０上の全面にＰ型イオン注入を行い、Ｐ型のウェル１０Ａを形成する。
【００２２】
そして、半導体基板１０表面に、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つ所定の開口部を持つエッチングレジスト膜５１を形成し、ＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｒａｔｉｏｎ）によりトレンチ（溝）を形成する。このトレンチ（溝）は、半導体基板１０の深さ方向に所定の深さで且つＰ型のウェル１０Ａの所定の領域を取り囲むように形成する。具体的には、後に形成するＮ型のウェル１０Ｂに到達（接触）する深さ（例えば、好ましくは１．５〜２μｍの深さ）で、且つ２つの素子形成領域４０Ａ，４０Ｂを囲うように形成する。そして、トレンチに、例えば、酸化膜を埋め込みトレンチ型絶縁領域３０を形成する。
【００２３】
次に、図２（Ｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりエッチングレジスト膜５１を除去すると共に半導体基板１０表面を平坦化した後、半導体基板１０表面に、レジストを塗布すると共に露光及び現像によりパターニングして所定の開口部を持つインプラレジスト膜５２を形成する。このインプラレジスト膜５２は、トレンチ型絶縁領域３０により囲まれて形成された２つの素子形成領域４０Ａ、４０Ｂのうち、素子形成領域４０Ｂを覆うように形成する。そして、Ｎ型イオン注入を行い、Ｐ型のウェル内のうち、素子形成領域４０Ａと素子形成領域４０Ａの外側の領域であって素子形成領域４０Ｂ以外の領域を所定深さ（トレンチ型絶縁領域３０よりも深い領域）から基板表面にかけてＮ型のウエル１２Ｂを形成する。
【００２４】
ここで、Ｎ型イオン注入は、例えば、５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することがよい。これにより、イオン注入エネルギーが小さくて、生産量の低減を抑えつつ、Ｎ型のウエル１２Ｂ（つまり、Ｎ型のウェル１０Ｂ）の形成が実現される。
【００２５】
次に、図２（Ｃ）に示すように、上記Ｎ型イオン注入に続いて、Ｐ型イオン注入を行う。このＰ型イオン注入は、Ｎ型イオン注入を行い、Ｐ型のウェル内のうち、素子形成領域４０Ａと素子形成領域４０Ａの外側の領域であって素子形成領域４０Ｂ以外の領域を所定深さ（トレンチ型絶縁領域３０よりも浅い領域）から基板表面にかけてＰ型のウエル１０Ｃを形成する。これにより、半導体基板１０の内部に埋め込まれたＮ型のウェル１０Ｂも形成される。
【００２６】
なお、Ｎ型のウエル１０Ｂ（第２導電型の第２領域）及びＰ型のウェル１０Ｃ（第１伝導型の第３領域）は、上記手法に限られず、例えば、Ｎ型イオン注入をＰ型のウェル１０Ａ（第１伝導型の第１領域）内部に局所的に行い、Ｎ型のウエル１０Ｂ及びＰ型のウェル１０Ｃを同時に形成する、即ち、Ｎ型イオン注入をＰ型のウェル１０Ａ（第１伝導型の第１領域）をＮ型のウエル１０Ｂ（第２導電型の第２領域）により分断してＰ型のウェル１０Ｃを形成してもよい。
【００２７】
これらの工程を経て、素子形成領域４０Ａとしてトレンチ型絶縁領域３０及びＮ型のウェル１０Ｂに囲まれたＰ型のウエル１０Ｃからなる素子形成領域４０Ａと、底部を除いてトレンチ型絶縁領域３０に囲まれたＰ型のウエル１０Ａからなる素子形成領域４０Ｂと、が形成される。
【００２８】
次に、図２（Ｄ）に示すように、素子形成領域４０Ａ（Ｐ型のウエル１０Ｃ）、及び素子形成領域４０Ｂ（Ｐ型のウェル１０Ａ）上に、それぞれ、ゲート酸化膜及びゲート電極を順次形成し、これを挟むようにＮ型イオン注入してソース領域及びドレイン領域を形成して、半導体素子２０Ａ及び半導体素子２０Ｂを形成する。
【００２９】
次に、図２（Ｅ）に示すように、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａの外側（素子形成領域４０Ｂ以外の外側）であって、埋め込まれたＮ型のウェル１０Ｂが延在した延在部１１Ｂから半導体基板１０上面にかけて、Ｎ型イオン注入を当該Ｎ型のウェル１０Ｂよりも高濃度で行い、Ｎ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａを形成する。そして、半導体基板１０表面に、半導体素子２０を覆うように酸化層や窒化層からなる絶縁層３２を形成する。そして、Ｎ型のウェルからなる引出し電極３１Ａを露出するように、絶縁層３２を貫いてコンタクトホールを形成した後、当該コンタクトホールに金属（例えばタングステン等）を埋め込み、金属からなる引出し電極３１Ｂを形成する。
【００３０】
以上により、本実施形態に係る半導体装置１０１が製造される。
【００３１】
本実施形態に係る半導体装置１０１では、三重ウェル構造（三重構造のウェル）を持つ素子形成領域４０Ａが、トレンチ型絶縁領域３０及びＮ型のウェル１０Ｂで取り囲まれたＰ型のウェル１０Ｃで構成されている。そして、トレンチ型絶縁領域３０及びＮ型のウェル１０Ｂで取り囲まれたＰ型のウェル１０Ｃに半導体素子２０Ａが形成されている。つまり、半導体素子２０Ａを取り囲むトレンチ型絶縁領域３０及びＮ型のウェル１０Ｂは、Ｐ型のウェル１０Ｃ（素子形成領域４０Ａ）外部からのノイズや、漏洩電流を遮蔽する役割を果す。これにより、半導体素子２０Ａに対する当該ノイズや漏洩電流の影響が抑制される。
【００３２】
また、素子形成領域４０Ｂに隣接する素子形成領域４０Ｂには、トレンチ型絶縁領域３０を介するのみで半導体素子２０Ｂを形成することができる。つまり、トレンチ型絶縁領域３０以外の領域が各素子形成領域間に介在する必要がない。このため、素子形成領域間、即ち各半導体素子間距離が短くなる。そして、トレンチ型絶縁領域３０の幅を小さくする（例えば幅を１μｍ以下にする）ことで、各半導体素子間距離がより短くできる。このため、サイズ（チップサイズ）を縮小でき、結果、ウエハからのチップ取れ数を増やすこともできる。
【００３３】
したがって、本実施形態に係る半導体装置１０１及びその製造方法では、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制される。
【００３４】
また、本実施形態に係る半導体装置１０１では、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａにおいて、埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）がトレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させ、延在部１１Ｂを持っている。そして、この延在部１１Ｂと接触するように、Ｎ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａを形成している。このＮ型のウェル１０Ｂと同じ伝導型のＮ型のウェルからなる引出し電極３１Ａにより、簡易な構成でＮ型のウェル１０Ｂへ電位を付与できる。
【００３５】
（第２実施形態）
図３は、第２実施形態に係る半導体装置を示す概略断面図である。図４は、第２実施形態に係る半導体装置の製造方法を示す工程図である。
【００３６】
第２実施形態に係る半導体装置１０２では、図３に示すように、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａにおいて、埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）がトレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させた延在部１１Ｂに、直接接続させるように金属（例えばタングステン等）からなる引出し電極３１Ｂが半導体基板１０及び絶縁層３２に形成されている。
【００３７】
第２実施形態に係る半導体装置１０２では、第１実施形態に比べ、素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）を囲むトレンチ型絶縁領域３０のうち、素子形成領域４０Ｂと隣接しない側のトレンチ型絶縁領域３０幅を広げて形成し、当該広げたトレンチ型絶縁領域３０内に上記金属からなる引出し電極３１Ｂを形成している。
【００３８】
そして、第２実施形態に係る半導体装置１０２の製造方法では、図４（Ａ）〜図４（Ｄ）で示す工程までは、第１実施形態における図２（Ａ）〜図２（Ｄ）で示す工程と同様に行う。但し、上記如く、第１実施形態に比べ、素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）を囲むトレンチ型絶縁領域３０のうち、素子形成領域４０Ｂと隣接しない側のトレンチ型絶縁領域３０幅を広げて形成する。
【００３９】
次に、図４（Ｅ）に示すように、半導体基板１０表面に、半導体素子２０を覆うように酸化層や窒化層からなる絶縁層３２を形成する。そして、
素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させた延在部１１Ｂの一部が露出するように、半導体基板１０及び絶縁層３２を貫くコンタクトホールを形成した後、当該コンタクトホールに金属（例えばタングステン等）を埋め込み、金属からなる引出し電極３１Ｂを形成する。
【００４０】
以上により、本実施形態に係る半導体装置１０２が製造される。これら以外の構成及び製造方法は、第１実施形態と同様であるため、説明を省略する。
【００４１】
本実施形態に係る半導体装置１０２では、第１実施形態と同様に、サイズを小さくできると共に、外部からのノイズに強く、漏洩電流が抑制される。
【００４２】
そして、トレンチ型絶縁領域３０で囲まれた素子形成領域４０Ａにおいて、埋め込まれたＮ型のウェル１０Ｂ（第２伝導型の第２領域）が素子形成領域４０Ａ（Ｐ型のウェル１０Ｃ）よりも外側（素子形成領域４０Ｂ以外の外側）へ延在させた延在部１１Ｂと直接接続するように、半導体基板１０及び絶縁層３２に金属からなる引出し電極３１Ｂが形成されている。金属からなる引出し電極３１Ｂにより、簡易な構成でＮ型のウェル１０Ｂへ電位を付与できる。
【００４３】
なお、上記何れの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
【符号の説明】
【００４４】
１０ 半導体基板
１０Ａ Ｐ型のウェル
１０Ｂ Ｎ型のウェル
１０Ｃ Ｐ型のウェル
１１Ｂ 延在部
１２Ｂ Ｎ型のウエル
２０ 半導体素子
２０Ａ 半導体素子
２１Ａ ソース領域
２２Ａ ドレイン領域
２３Ａ ゲート酸化膜
２４Ａ ゲート電極
２０Ｂ 半導体素子
２１Ｂ ソース領域
２２Ｂ ドレイン領域
２３Ｂ ゲート酸化膜
２４Ｂ ゲート電極
３０ トレンチ型絶縁領域
３１Ａ 引出し電極
３１Ｂ 引出し電極
３２ 絶縁層
４０Ａ 素子形成領域
４０Ｂ 素子形成領域
５１ エッチングレジスト膜
５２ インプラレジスト膜
１０１ 半導体装置
１０２ 半導体装置
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１伝導型の第１領域と、
前記第１伝導型の第１領域内に埋め込まれて形成された第２伝導型の第２領域と、
前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に形成された第１伝導型の第３領域と、
前記第１伝導型の第３領域に形成された半導体素子と、
前記第１伝導型の第３領域を前記第２伝導型の第２領域と共に取り囲むと共に、少なくとも底部が前記第２伝導型の第２領域と接触する深さを持って形成された絶縁領域と、
を具備する半導体装置。
【請求項２】
前記第２伝導型の第２領域が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有し、
前記半導体基板に前記延在部と接触して形成された第２伝導型の領域からなる引出し電極をさらに具備する請求項１に記載の半導体装置。
【請求項３】
前記第２伝導型の第２領域が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有し、
前記半導体基板に前記延在部と接触して形成された金属からなる引出し電極をさらに具備する請求項１に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に、第１伝導型の第１領域を形成する工程と、
前記半導体基板の深さ方向に所定の深さで且つ第１伝導型の第１領域における所定の領域を取り囲むように溝を形成すると共に、当該溝に絶縁体を埋め込んで絶縁領域を形成する工程と、
前記絶縁領域の少なくとも底部と接触する深さで、前記第１伝導型の第１領域内に埋め込んで第２伝導型の第２領域を形成する工程と、
前記絶縁領域で取り囲まれた前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に第１伝導型の第３領域を形成する工程と、
前記第１伝導型の第３領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記第２伝導型の第２領域を形成する工程が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有するように前記第２伝導型の第２領域を形成する工程であり、
前記半導体基板に前記延在部と接触するように第２伝導型の領域からなる引出し電極を形成する工程をさらに有する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２伝導型の第２領域を形成する工程が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有するように前記第２伝導型の第２領域を形成する工程であり、
前記半導体基板に前記延在部へ到達する深さで溝を形成すると共に、当該溝に前記延在部と接触するように金属を埋め込んで引出し電極を形成する工程をさらに有する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記絶縁領域を形成するための溝を、深さ１．５μｍ〜２．５μｍで形成する請求項４に記載の半導体装置の製造方法。
【請求項８】
５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することにより、前記第２伝導型の第２領域を形成する請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に形成された第１伝導型の第１領域と、
前記第１伝導型の第１領域内に埋め込まれて形成された第２伝導型の第２領域と、
前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に形成された第１伝導型の第３領域と、
前記第１伝導型の第３領域に形成された半導体素子と、
前記第１伝導型の第３領域を前記第２伝導型の第２領域と共に取り囲むと共に、少なくとも底部が前記第２伝導型の第２領域と接触する深さを持って形成された絶縁領域と、
を具備する半導体装置。
【請求項２】
前記第２伝導型の第２領域が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有し、
前記半導体基板に前記延在部と接触して形成された第２伝導型の領域からなる引出し電極をさらに具備する請求項１に記載の半導体装置。
【請求項３】
前記第２伝導型の第２領域が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有し、
前記半導体基板に前記延在部と接触して形成された金属からなる引出し電極をさらに具備する請求項１に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に、第１伝導型の第１領域を形成する工程と、
前記半導体基板の深さ方向に所定の深さで且つ第１伝導型の第１領域における所定の領域を取り囲むように溝を形成すると共に、当該溝に絶縁体を埋め込んで絶縁領域を形成する工程と、
前記絶縁領域の少なくとも底部と接触する深さで、前記第１伝導型の第１領域内に埋め込んで第２伝導型の第２領域を形成する工程と、
前記絶縁領域で取り囲まれた前記第１伝導型の第１領域内であって前記第２伝導型の第２領域よりも上方に第１伝導型の第３領域を形成する工程と、
前記第１伝導型の第３領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記第２伝導型の第２領域を形成する工程が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有するように前記第２伝導型の第２領域を形成する工程であり、
前記半導体基板に前記延在部と接触するように第２伝導型の領域からなる引出し電極を形成する工程をさらに有する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２伝導型の第２領域を形成する工程が、前記絶縁領域で取り囲まれた第１伝導型の第３領域よりも外側へ延在した延在部を有するように前記第２伝導型の第２領域を形成する工程であり、
前記半導体基板に前記延在部へ到達する深さで溝を形成すると共に、当該溝に前記延在部と接触するように金属を埋め込んで引出し電極を形成する工程をさらに有する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記絶縁領域を形成するための溝を、深さ１．５μｍ〜２．５μｍで形成する請求項４に記載の半導体装置の製造方法。
【請求項８】
５×１０１２ｃｍ−２以上の濃度でリン（Ｐ）を１．６ＭｅＶ〜２．２ＭｅＶのエネルギーで注入することにより、前記第２伝導型の第２領域を形成する請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１６１１０８（Ｐ２０１０−１６１１０８Ａ）
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２００９−８２５（Ｐ２００９−８２５）
【出願日】平成２１年１月６日（２００９．１．６）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２１年１月６日（２００９．１．６）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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