【課題】前記従来のエアーギャップを有するＭＩＳトランジスタ及びその製造方法では、ゲート電極の周囲にエアーギャップを設けるため、ゲート電極に近接して応力絶縁膜を形成することができない。
【解決手段】半導体装置は、ゲート絶縁膜１３と、ゲート電極１４と、ソースドレイン領域１９と、コンタクトプラグ２２と、応力絶縁膜２３とを備えている。ゲート電極１４の側方のうちゲート電極１４とコンタクトプラグ２２との間に位置する領域のみに空洞２４が形成されており、応力絶縁膜２３は半導体基板１０上にゲート電極１４を覆うように形成されており、半導体基板１０におけるゲート電極１４の直下に位置するチャネル領域に対して応力を生じさせる。 （もっと読む）

本発明はソース領域又はドレイン領域へのコンタクトに関する。コンタクトは導電性材料を有するが、その導電性材料は絶縁体によりソース領域又はドレイン領域から分離されている。
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【課題】ゲート・ドレイン間容量、ゲート・ソース間容量を低減し、微細プロセスに混載しやすい電界効果トランジスタの半導体装置を提供する。
【解決手段】基板１０に設けられたＰウエル１１と、Ｐウエル１１に設けられたＮ＋ソース１３と、Ｎ＋ドレイン１２と、Ｐウエル１１とＮ＋ドレイン１２の間に設けられた低濃度Ｎ型領域４０と、領域４０に設けられた絶縁層１７と、Ｎ＋ソース領域１３と領域４０との間に挟まれたＰウエル１１上にゲート絶縁層を介して設けられた制御電極と、制御電極と離隔して、絶縁層１７上に設けられた補助電極１８と、Ｎ＋ソース１３と接続された第１の主電極３１と、Ｎ＋ドレイン１２と接続された第２の主電極３２と、を備え、主電極３１，３２間で流れる主電流の方向を第１の方向と規定し、第１の方向と垂直な方向を第２の方向と規定した場合、絶縁層１７の第２の方向に沿った幅が、主電極３２に向かって細くなっている。 （もっと読む）

【課題】容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】所望の仕事関数を得ると共にトランジスタの駆動力を劣化させない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１の上に形成された界面層５と、界面層５の上に形成された高誘電率ゲート絶縁膜６と、高誘電率ゲート絶縁膜６上に形成されたゲート電極とを備える。高誘電率ゲート絶縁膜６はランタンを含有し、高誘電率ゲート絶縁膜６におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。 （もっと読む）

【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【解決手段】 ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。 （もっと読む）

【課題】トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置を提供する。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上１０−１に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタｐＭＯＳと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜１１−１とを具備する。 （もっと読む）

【課題】隣接する活性領域間が狭くなった場合においても、コンタクトプラグと拡散層とのコンタクト抵抗を低く抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｘ方向に延在する活性領域１０２内に設けられたゲートトレンチ１０３ｇｔ_１、１０３ｇｔ_２及びダミーゲートトレンチ１０３ｄｇｔと、活性領域１０２を横切るＹ方向に延在し、各トレンチ１０３ｇｔ_１、１０３ｇｔ_２、１０３ｄｇｔ内にそれぞれ少なくとも一部が埋め込まれたゲート電極１０４ｇ_１、１０４ｇ_２及びダミーゲート電極１０４ｄｇとを有し、ゲート電極１０４ｇ_１とその両側に設けられた拡散層１０５ａ_１，１０５ａ_２とからなるトランジスタ１０９と、ゲート電極１０４ｇ_２とその両側に設けられた拡散層１０５ｂ_１，１０５ｂ_２とからなるトランジスタ１１０は、拡散層１０５ａ_２と拡散層１０５ｂ_１との間に配置されたダミーゲート電極１０４ｄｇにより絶縁分離される。 （もっと読む）

【課題】カーボンナノチューブを特性毎に分別する。
【解決手段】本発明の例に関わるカーボンナノチューブの分別装置は、第１の磁気特性を有する第１のカーボンナノチューブＳＣＮＴと第２の磁気特性を有する第２のカーボンナノチューブＭＣＮＴとが共通に導入される導入部２と、第１及び第２のカーボンナノチューブＳＣＮＴ，ＭＣＮＴをそれぞれ回収する第１及び第２の回収部４Ａ，４Ｂと、第１及び第２のカーボンナノチューブＳＣＮＴ，ＭＣＮＴを導入部２から回収部４Ａ，４Ｂまで搬送する搬送部３と、搬送部３に隣接して配置され、カーボンナノチューブＳＣＮＴ，ＭＣＮＴに対して磁場Ｈを印加する磁場発生部５とを具備し、第１の磁気特性と磁場Ｈとの相互作用によって、第１のカーボンナノチューブＳＣＮＴと第２のカーボンナノチューブＭＣＮＴとを分別する。 （もっと読む）

【課題】ＣＭＩＳのソース・ドレイン領域端部における転位の発生および拡散抵抗の上昇を防止する。
【解決手段】ＣＭＩＳにおけるソース・ドレイン領域１２、１４の形成時、シリコン基板１に不純物をイオン注入する前に、Ｐウエル層４には転位抑制元素としてアルゴンを打ち込み、かつＮウエル層５には窒素を転位抑制元素として打ち込む。これにより転位の発生を抑制しつつ、かつ、Ｐウエル層４とＮウエル層５それぞれに適した転移抑制元素を打ち分けることで拡散抵抗の上昇を抑制し、歩留まりを向上させ、素子の信頼性を高めることができる。 （もっと読む）

【課題】デュアルメタルゲート構造を有する半導体装置において、ゲート電極除去する工程において、ゲート絶縁膜に与える損傷を抑える。
【解決手段】 第１のトランジスタと第２のトランジスタとを備える半導体装置において、第１のトランジスタは、第１の仕事関数を有する第１の材料からなる第１のゲート電極と、第１のゲート絶縁膜とを含む。また、第２のトランジスタは、第２の仕事関数を有する第２の材料からなる第２のゲート電極と、第２のゲート絶縁膜とを含む。ここで、第１のゲート絶縁膜は、高誘電率膜と、第１の高誘電率膜上に形成された第１の絶縁膜とを含むものとする。第２のゲート絶縁膜においては、高誘電率膜上部に形成した第１の絶縁膜を、第１のゲート電極を除去した後に除去する。 （もっと読む）

【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ＬＤＭＯＳ素子においてのオン抵抗を減少させることができる半導体素子及びその製造方法を提案する。
【解決手段】本実施例による半導体素子は、第１導電型のウェル１１０が形成された基板１００と、及びゲート電極１８２を含んで、前記基板１００に形成されるＬＤＭＯＳ素子として、前記ゲート電極１８２一側の基板１００に形成されるソース領域１３２と、前記ゲート電極１８２他側の基板１００に形成されるドレイン領域１３３と、前記ゲート電極１８２下側の基板１００に形成される第１導電型の不純物層１４０を含むＬＤＭＯＳ素子と、を含む。 （もっと読む）

【課題】柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造の半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。 （もっと読む）

【課題】ダミーゲートを高選択的に除去することのできる半導体装置の製造方法を提供すること。
【解決手段】半導体装置１の製造工程において、シリコン基板２上にゲート絶縁膜８を形成し、このゲート絶縁膜８上にダミーゲート３２を形成する。ダミーゲート３２の側面には、サイドウォール１０を形成する。サイドウォール１０の形成後、ダミーゲート３２を被覆する第１絶縁層１７を形成し、第１絶縁層１７の表面がダミーゲート３２の表面と面一となるように加工する。第１絶縁層１７の加工後、ダミーゲート３２に、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液を供給することにより、ダミーゲート３２をウェットエッチングする。そして、ダミーゲート３２のエッチングにより現れるゲート絶縁膜８上に、金属材料からなるゲート電極９を形成する。 （もっと読む）

【課題】電子デバイスの更なる微細化及び高集積化が進んでも、リソグラフィー及びエッチングにより被加工対象の極めて高い寸法精度を達成し、信頼性の高い電子デバイスを実現する。
【解決手段】被加工対象上に形成されたレジスト膜を加工してレジストパターンを形成する工程と、レジストパターンをマスクとして、所定のエッチング条件で被加工対象をエッチングする工程とを実行する際に、形成されたレジストパターンの寸法及び形状（膜厚及びテーパ角度）を測定し、測定されたレジストパターンの寸法及び形状に基づいて前記エッチング条件を調整する。 （もっと読む）

【課題】ソース／ドレインの配線抵抗の上昇を抑制し、ゲート配線の低抵抗化を図る。
【解決手段】もっとも半導体基板１０側に位置する第１配線層２０は、半導体素子のソース領域１５に電気的に接続された第１ソース配線２１と、半導体素子のドレイン領域１２に電気的に接続された第１ドレイン配線２２と、ゲート電極１７に電気的に接続された中継部２３とを備えている。そして、第１ソース配線２１および第１ドレイン配線２２にそれぞれ設けられたソース側凹部２１ａおよびドレイン側凹部２２ａによって設けられた間隙２４にこの中継部２３を配置する。 （もっと読む）