半導体装置及びその製造方法
【課題】所望の仕事関数を得ると共にトランジスタの駆動力を劣化させない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１の上に形成された界面層５と、界面層５の上に形成された高誘電率ゲート絶縁膜６と、高誘電率ゲート絶縁膜６上に形成されたゲート電極とを備える。高誘電率ゲート絶縁膜６はランタンを含有し、高誘電率ゲート絶縁膜６におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
【解決手段】半導体装置は、半導体基板１と、半導体基板１の上に形成された界面層５と、界面層５の上に形成された高誘電率ゲート絶縁膜６と、高誘電率ゲート絶縁膜６上に形成されたゲート電極とを備える。高誘電率ゲート絶縁膜６はランタンを含有し、高誘電率ゲート絶縁膜６におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率のゲート絶縁膜、特に、ハフニウム若しくはジルコニア酸化物又はそれらを含むシリコン酸化物からなるゲート絶縁膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３２ｎｍ世代のＣＭＯＳにおける低消費電力化及び高性能化を達成するため、ゲート絶縁膜の更なる薄膜化が要求されている。従来のシリコン酸化膜系材料をゲート絶縁膜に用いた場合、薄膜化によるリーク電流の増大が許容範囲を超えている。このため、従来のシリコン酸化膜系材料に比べて高い比誘電率を有するｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜に用いる技術が進展している。ｈｉｇｈ−ｋ絶縁膜の材料の候補としては、ＨｆＳｉＯＮ膜が１０００℃以上の熱的安定性を有すると共に１３以上の比誘電率を有する点で有望視されている。ところが、ＨｆＳｉＯＮ膜をゲート絶縁膜に用いると共に、ポリシリコンからなるゲート電極を用いる従来の構造では、特にＰ型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいて、空乏化によるＥＯＴ（等価換算膜厚）の増加に加えて、フェルミレベルピニングによる閾値電圧の上昇が無視できない。
【０００３】
これらの問題に対し、ゲート電極としてポリシリコン電極の代わりに金属電極を用いたゲートスタック技術の開発が盛んに行われている。バルクＣＭＯＳ向けに、メタルゲートを適用する場合、ｎ型ＭＩＳトランジスタにはＳｉの伝導帯近傍の実効仕事関数、ｐ型ＭＩＳトランジスタには価電子帯近傍の実効仕事関数を有する金属を選定する必要がある。具体的には、ｐ型ＭＩＳトランジスタには４．８ｅＶ以上の実効仕事関数、ｎ型ＭＩＳトランジスタには４．３ｅＶ以下の実効仕事関数を有する金属を選定する必要がある。
【０００４】
この点、金属材料と仕事関数との公知の関係から、ｎ型ＭＩＳトランジスタには、Ｔｉ、Ｍｏ、又はＴａといった金属材料、ｐ型ＭＩＳトランジスタには、Ｐｔ、ＲｕＯ２ 、又はＴｉＮといった金属材料が有望であることが分かっている。したがって、ｐ型ＭＩＳトランジスタのメタルゲート、及び、ｎ型ＭＩＳトランジスタのメタルゲートとして、これらの材料を用い、デュアルメタルゲートプロセスを構築することになる。
【０００５】
しかしながら、ｎ型ＭＩＳトランジスタの仕事関数に対して有望な上記材料は、反対に、Ｍｏに代表されるように、加工性に難があると共に、ゲートファーストプロセスを想定した場合、７００℃以上の熱負荷に対して不安定であることが知られている。このため、インテグレーションの難易度が高いことが問題となっている。
【０００６】
一方で、ｎ型ＭＩＳトランジスタのメタルゲートの材料として、上記の金属材料を用いることなく、ｎ型ＭＩＳトランジスタとして所望の仕事関数を得る方法が提案されている。すなわち、仕事関数をｎ型ＭＩＳトランジスタ側の仕事関数に変調させる効果を有する例えばＬａ又はＭｇといった金属を、例えばゲート絶縁膜中に混入させたり、又は、メタルゲートとゲート絶縁膜との間に挿入する方法が提案されている。このように、例えば、メタルゲートとゲート絶縁膜との間にこの金属を挿入した構造では、ｎ型ＭＩＳトランジスタのメタルゲート材料に上記の有望な金属材料を用いた場合と同様に、所望の仕事関数を得ることができる。その結果、ｎ型ＭＩＳトランジスタとして所望のトランジスタ閾値を得ることができる（例えば、特許文献１参照）。
【特許文献１】特開２００７−３２４５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記Ｌａ又はマグネシウムなどの金属をゲート絶縁膜に混入させることにより、所望の仕事関数を得ることが可能となる一方で、トランジスタのオン電流の低下、移動度の低下、及び信頼性の低下という問題が生じる。このように、仕事関数の変調量とトランジスタの駆動力とはトレードオフの関係になっている。
【０００８】
前記に鑑み、本発明の目的は、所望の仕事関数を得ると共にトランジスタの駆動力を劣化させない構造を有する半導体装置を実現することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明の例示的一形態の半導体装置は、半導体基板と、半導体基板の上に形成された界面層と、界面層の上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極とを備え、高誘電率ゲート絶縁膜はランタンを含有しており、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
【００１０】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜における界面層との界面中のランタンの濃度（ａｔｍ％）は、ＨｆＬａＳｉＯＮ全組成の３％以下であることが好ましく、２％以下であることがより好ましい。なお、高誘電率ゲート絶縁膜を構成する全元素の中のバルクランタン濃度比にすると、５％以下であることが好ましい。
【００１１】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜におけるゲート電極との界面中のランタンの濃度（ａｔｍ％）は、７％以下であることが好ましい。
【００１２】
本発明の例示的一形態の半導体装置において、界面層における半導体基板との界面中のランタンの濃度（ａｔｍ％）は、２％以下であることが好ましく、１％以下であることがより好ましい。
【００１３】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜中に含有されるランタンの濃度分布は、ゲート電極側から半導体基板側に向かって単調に減少していることが好ましい。
【００１４】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜中に含有されるランタンの濃度分布は、ゲート電極側から高誘電率ゲート絶縁膜の高さ方向の中央部に向かって急峻に減少した後、界面層側に向かってなだらかに減少していることが好ましい。
【００１５】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜は、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜からなることが好ましい。
【００１６】
本発明の例示的一形態の半導体装置において、ゲート電極は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、炭素含有タンタル（ＴａＣ）、又はアルミニウム含有窒化チタン（ＴｉＡｌＮ）からなることが好ましい。
【００１７】
本発明の例示的一形態の半導体装置の製造方法は、Ｐ型トランジスタ形成領域とＮ型トランジスタ形成領域とを有する半導体基板の上に界面層を形成する工程（ａ）と、界面層の上に高誘電率ゲート絶縁膜を形成する工程（ｂ）と、高誘電率ゲート絶縁膜上に、Ｐ型トランジスタ形成領域を覆うハードマスクを形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上に、ランタン層を形成する工程（ｄ）と、アニール処理により、Ｎ型トランジスタ形成領域における高誘電率ゲート絶縁膜中にランタン層からのランタンを拡散させる工程（ｅ）と、工程（ｅ）の後に残存しているランタン層を除去する工程（ｆ）と、工程（ｆ）の後に、Ｐ型トランジスタ形成領域には、高誘電率ゲート絶縁膜上にハードマスクを介してＰ型ゲート電極を形成する一方で、Ｎ型トランジスタ形成領域には、高誘電率ゲート絶縁膜上にＮ型ゲート電極を形成する工程（ｇ）とを備え、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
【００１８】
本発明の例示的一形態の半導体装置の製造方法において、工程（ｄ）におけるランタン層の形成は、Ｌａ若しくはＬａ２Ｏ３からなるターゲットを用いたＰＶＤ法、ＣＶＤ法、又は、原子層堆積法を用いて行う工程であり、工程（ｅ）におけるアニール処理は、４００℃以上で且つ８００℃以下の温度で行う工程であることが好ましい。
【発明の効果】
【００１９】
本発明の例示的一形態によると、所望の仕事関数及び所望のトランジスタ閾値を得ながら、トランジスタの界面特性、オン電流、及びキャリアの移動度を劣化させない半導体装置が実現される。その結果、信頼性に優れた半導体装置が実現される。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の例示的一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２１】
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｅ）は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域が、ｐ型ＭＩＳトランジスタ形成領域１Ａであり、同右側の領域が、ｎ型ＭＩＳトランジスタ形成領域１Ｂである。
【００２２】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１における上部に、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法、又はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）分離法等を用いて、素子分離絶縁膜２を形成する。続いて、ｎ型ＭＩＳ形成領域１Ｂを覆うマスクを用いて、半導体基板１にｎ型不純物をイオン注入することにより、半導体基板１におけるｐ型ＭＩＳトランジスタ形成領域１Ａにｎウェル領域３を形成する。また、ｐ型ＭＩＳ形成領域１Ａを覆うマスクを用いて、半導体基板１にｐ型不純物をイオン注入することにより、半導体基板１におけるｎ型ＭＩＳトランジスタ形成領域１Ｂにｐウェル領域４を形成する。
【００２３】
次に、図１（ｂ）に示すように、半導体基板１の全面に、極薄膜の界面層である膜厚０．５以上で且つ１．５ｎｍ程度の熱酸化膜５を形成する。続いて、圧力が、５ｍＴｏｒｒ（１ｍＴｏｒｒは１／１０００Ｔｏｒｒであって、１Ｔｏｒｒは約１．３３×１０２ Ｐａである。以下同様である。）以上で且つ１０００ｍＴｏｒｒ以下、混合ガスの割合がＡｒ／Ｎ２ ＝１０００／４０、直流電源パワー（ＤＣパワー）が０．５ｋＷ以上で且つ３ｋＷ以下、ステージ温度が室温以上で且つ４００℃程度以下の条件にて、プラズマ窒化処理を行う。このようにすると、後に形成するｈｉｇｈ−ｋ絶縁膜６のアニール時に、界面層である熱酸化膜５が増膜することを防止できる。
【００２４】
続いて、圧力が、０．５Ｔｏｒｒ以上で且つ５Ｔｏｒｒ以下、温度が１０００℃、酸素雰囲気下、時間が１５ｓｅｃ程度のアニール条件にて、窒化処理後のアニールを行う。このようにすると、界面層５である熱酸化膜の膜中に存在している原子状窒素の脱離を促進させると共に、不完全な結合又は欠陥を修復することができる。
【００２５】
続いて、熱酸化膜５の上に、原料ガスとして、ＴＥＭＡＨ（テトラキスエチルメチルアミノハフニウム）とＳｉＨ４（シラン）とを用い、成膜温度が５００℃以上で且つ６００℃以下の範囲、混合ガスの流量が、ＴＥＭＡＨ／ＳｉＨ４／Ｏ２＝５０／５０／１０００ｓｃｃｍである条件下で、ハフニウムシリケート膜からなるｈｉｇｈ−ｋ絶縁膜６を形成する。また、膜厚については、ＥＯＴとして１．０ｎｍ以上で且つ１．５ｎｍ程度以下の範囲を実現しようとするのであれば、物理膜厚は２ｎｍ以上で且つ３ｎｍ以下程度であることが好ましい。なお、ｈｉｇｈ−ｋ絶縁膜６としては、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜を用いることができる。
【００２６】
続いて、ｈｉｇｈ−ｋ絶縁膜６の結晶化を防止するために、ｈｉｇｈ−ｋ絶縁膜６に対してプラズマ窒化処理を行う。なお、ここでのプラズマ窒化処理の条件としては、上述した界面層５に対するプラズマ窒化処理の条件と同様である。続いて、ｈｉｇｈ−ｋ絶縁膜６に対して、酸素又は窒素雰囲気下でアニールを行う。このようにすると、ｈｉｇｈ−ｋ絶縁膜６の膜中の不純物除去及び欠陥の修復、並びに界面層５との密着性を向上させることができる。
【００２７】
続いて、ｈｉｇｈ−ｋ絶縁膜６の上に、ハードマスクとしてのＴｉＮ層８を形成する。ここで、ｈｉｇｈ−ｋ絶縁膜６の上に、仕事関数を変調させる材料であるＬａ材料を直接形成せずに、ハードマスクとしてのＴｉＮ層８を形成するのは、Ｌａ材料がｈｉｇｈ−ｋ絶縁膜６中へ拡散する速度が速いため、ｐ型ＭＩＳ形成領域１Ａにおいてｈｉｇｈ−ｋ絶縁膜６中へＬａ材料が拡散することによる仕事関数の劣化を防止するためである。
【００２８】
また、ＴｉＮ層８の形成は、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法のいずれの成膜方法を用いてもよい。ここでは、例えばスパッタ法を用いて成膜する場合には、Ｔｉをターゲットとして用い、圧力が０．１Ｔｏｒｒ、直流電源パワー（ＤＣパワー）が０．３ｋＷ以上で且つ２ｋＷ以下、直流電源Ｖｄｃが１００Ｖ程度、Ｎ２ プラズマ雰囲気下の条件にて、反応性スパッタにより成膜する。また、膜厚として、１０ｎｍ以上で且つ２０ｎｍ以下程度であることが、加工上望ましい膜厚である。
【００２９】
なお、ＣＶＤ法を用いてＴｉＮ膜を成膜する場合には、塩化チタン（ＴｉＣｌ４ ）及び窒化種（例えばＮＨ３ など）からなる原料ガスを用いてＴｉ膜を形成して窒化する方法を用いることができる。また、ＡＬＤ法を用いてＴｉＮ膜を成膜する場合には、塩化チタン（ＴｉＣｌ４ ）等の原料ガスと窒化種（例えばＮＨ３ など）とを交互に供給することによって成膜する。ＡＬＤ法を用いることにより、膜厚および不純物の制御を向上できるのみならず、プロセスの低温化が可能となるなどの利点が多い。
【００３０】
次に、リソグラフィ及びエッチング技術を用いて、ＴｉＮ膜８におけるｎ型ＭＩＳトランジスタ形成領域１Ｂの部分をエッチング除去する。この場合、ＴｉＮ膜８の下層のｈｉｇｈ−ｋ絶縁膜６が、ＴｉＮ膜８の除去に用いる薬液に曝されてダメージを与えないような条件設定が必要である。具体的には、１／１０００〜１／１００程度の希塩酸（ｄＨＣｌ）若しくは過酸化水素水（Ｈ２Ｏ２）と塩酸（ＨＣｌ）とを混合した濃度１／１００〜１／１０００程度の塩酸過水（ＨＰＭ）、又は硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）とを混合した濃度１／１００〜１／１０００程度の硫酸過酸化水素水（ＳＰＭ）を用いることが好ましい。
【００３１】
次に、図１（ｄ）に示すように、スパッタ法又はＡＬＤ法を用いて、半導体基板１の前面に、仕事関数を変調させる材料であるランタン層９を形成する。スパッタ法を用いる場合には、ランタンからなるターゲットを用い、Ａｒガスを用いた直流放電により、ランタン層９を形成することができる。また、酸素ガスを用いた反応性スパッタによって酸化ランタン層からなるランタン層９を形成することができる。さらには、酸化ランタン（Ｌａ２Ｏ３）からなるターゲットを用いたＲＦスパッタによって酸化ランタン層からなるランタン層９を形成することができる。また、ランタンを含む有機材料を気化させ、堆積した後、パージ処理、酸化、及び、有機物除去を順に行ってランタン層９を形成することができる。
【００３２】
ここでは、一例として、上記ＲＦスパッタを用いて酸化ランタンからなるランタン層９を成膜する条件について具体的に説明する。具体的な条件として、ＲＦパワーが３００Ｗ以上でかつ８００Ｗ以下、放電圧力が０．１Ｔｏｒｒ、直流電源Ｖｄｃが１００Ｖ程度とすることで、成膜レートが１ｎｍあたり４０ｓｅｃ以上で且つ１００ｓｅｃ以下程度に制御することができる。このようにして、Ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるｈｉｇｈ−ｋ絶縁膜６上にて、膜厚０．１以上で且つ１ｎｍ程度、好ましくは０．１ｎｍ以上で且つ２ｎｍ程度のランタン層９を成膜する。
【００３３】
次に、図１（ｅ）に示すように、ランタン層９に対してアニール処理を行うことにより、ランタン層９中のランタンをｈｉｇｈ−ｋ絶縁膜６中に熱拡散させて混入させる。具体的には、温度が約６００℃以上で且つ７００℃以下の範囲、好ましくは約８００℃以上で且つ９００℃以下の範囲、より好ましくは、約６００℃以上で且つ約９００℃以下の範囲の温度にて、窒素雰囲気下でアニール処理を行う。また、アニール時間は、数ミリ秒以上で且つ数分以下、好ましくは、約１秒以上で且つ約２０分以下の範囲である。
【００３４】
続いて、アニール処理後、ｈｉｇｈ−ｋ絶縁膜６及びＴｉＮ層８上の未反応のランタン化合物を除去する。このようにするのは、未反応のランタン化合物を残存させた状態で、ゲート電極の形成などの次工程に進行すると、Ｎ型ＭＩＳトランジスタの特性として、過剰ランタンによる耐圧及び信頼性の低下が問題となる一方で、Ｐ型ＭＩＳトランジスタの特性として、ゲートエッチング時のエッチストップ及び界面抵抗の上昇によるデバイスの遅延が問題になる。
【００３５】
また、ここでは、未反応のランタンを洗浄除去する際は、ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるｈｉｇｈ−ｋ絶縁膜６が薬液に曝されてダメージを与えないような条件設定とすることが必要である。具体的には、１／１０００〜１／１００程度の希塩酸（ｄＨＣｌ）若しくは過酸化水素水（Ｈ２Ｏ２）と塩酸（ＨＣｌ）とを混合した濃度１／１００〜１／１０００程度の塩酸過水（ＨＰＭ）、又は硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）とを混合した濃度１／１００〜１／１０００程度の硫酸過酸化水素水（ＳＰＭ）を用いることが好ましい。
【００３６】
また、アニール処理後のＴｉＮ層８へのＬａの拡散長がアニール温度に依存し、８００℃でのアニール処理の場合には３ｎｍ程度とみなされる。このため、未反応ランタンの除去は、少なくともＴｉＮ層８の表面の３〜５ｎｍ程度をオーバーエッチングする程度の洗浄を行うことが好ましい。この場合、Ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるｈｉｇｈ−ｋ絶縁膜６に対するダメージを最小限に押さえながら、Ｐ型ＭＩＳトランジスタ形成領域１Ａにおける未反応のランタン化合物とＴｉＮ層８の表面層を除去することが好ましい。もっともｈｉｇｈ−ｋ絶縁膜６へのダメージが許容できる範囲内であれば、ＴｉＮを全面除去することも可能である。
【００３７】
次に、図２（ａ）に示すように、半導体基板１の全面に、Ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるゲート電極材料であるＴｉＮ層１０を形成する。ここでは、上述したハードマスクとしてのＴｉＮ層８の形成と同様に、ＰＶＤ法、ＣＶＤ法、又はＡＬＤ法を用いることができる。ＴｉＮ層１０の膜厚としては、４ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。また、ゲート電極材料としては、上記窒化チタン（ＴｉＮ）の他に、窒化タンタル（ＴａＮ）、炭素含有タンタル（ＴａＣ）、又はアルミニウム含有窒化チタン（ＴｉＡｌＮ）を用いることができる。
【００３８】
続いて、濃度が１×１０１４以上で且つ２×１０１５／ｃｍ２ 程度のリンがドーピングされたポリシリコン膜を膜厚８０以上で且つ１５０ｎｍの範囲で堆積する（図示せず）。
【００３９】
次に、図２（ｂ）に示すように、リソグラフィ及びエッチング技術を用いて、Ｐ型ＭＩＳトランジスタ形成領域１Ａでは、ドーピングされたポリシリコン膜、ＴｉＮ層１０、ＴｉＮ層８、ｈｉｇｈ−ｋ絶縁膜６、及び界面層５をパターニングしてＰ型ゲート電極を形成する。また、Ｎ型ＭＩＳトランジスタ形成領域１Ｂでは、ドーピングされたポリシリコン膜、ＴｉＮ層１０、ｈｉｇｈ−ｋ絶縁膜６、及び界面層５をパターニングしてＮ型ゲート電極を形成する。
【００４０】
次に、図２（ｃ）に示すように、公知の方法により、Ｐ型ＭＩＳトランジスタ形成領域１Ａでは、接合深さが比較的浅いＰ型不純物拡散層１１ａ、サイドウォール１２、接合深さが比較的深いＰ型不純物拡散層１３ａ、及び、シリサイド層１４を形成する。同様に、Ｎ型ＭＩＳトランジスタ形成領域１Ｂでは、接合深さが比較的浅いＮ型不純物拡散層１１ｂ、サイドウォール１２、接合深さが比較的深いＮ型不純物拡散層１３ｂ、及び、シリサイド層１４を形成する。
【００４１】
次に、図２（ｄ）に示すように、公知の方法により、半導体基板１の上に、Ｐ型ゲート電極及びＮ型ゲート電極を覆うように、例えばシリコン酸化膜からなる層間絶縁膜１５を形成する。続いて、層間絶縁膜１５を貫通してシリサイド層１４に到達する例えばタングステンからなるコンタクトプラグ１６を形成する。その後、図示しない配線などを形成する。
【００４２】
以上の図１（ａ）〜（ｅ）及び図２（ａ）〜（ｄ）を用いて説明した工程により、本発明の例示的一実施形態に係る半導体装置の構造を製造することができる。
【００４３】
以下に、本発明の例示的一実施形態に係る半導体装置の特性について、具体的に説明する。
【００４４】
まず、図３は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、ｈｉｇｈ−ｋ絶縁膜６中のランタン濃度（面密度）（／ｃｍ２ ）と実効仕事関数の変化量ΔｅＷＦ（ｅＶ）との関係を示している。
【００４５】
図３に示すように、Ｎ型ＭＩＳトランジスタにおけるｈｉｇｈ−ｋ絶縁膜６中のランタン濃度の上昇に比例して、実効仕事関数の変化量ΔｅＷＦが増大していることが分かる。
【００４６】
次に、図４は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、ｈｉｇｈ−ｋ絶縁膜６のＥＯＴ（等価換算膜厚）と実効仕事関数ｅＷＦ（ｅＶ）との関係を示している。
【００４７】
図４に示すように、上述した図２（ｄ）の工程によりランタン層（例えばＬａＯ層）９中のランタンのｈｉｇｈ−ｋ絶縁膜６への導入量をアニール温度の上昇に伴って増大させることにより、ＥＯＴは薄膜化し、かつ実行仕事関数も低減していくことが分かる。このことは、ランタンがｈｉｇｈ−ｋ絶縁膜６、例えばＨｆＳｉＯＮ膜へ混入されることにより、比誘電率がさらに改善することが分かる。一方で、図４から、アニール温度を高温化すると、例えば１ｎｍのＬａＯ層からなるランタン層９を適用した場合には、アニール温度６００℃を境にして、ＥＯＴの低膜化が極端に鈍化すると共に実効仕事関数が大幅に減少することが分かる。同様に、例えば２ｎｍのＬａＯ層からなるランタン層９を適用した場合には、アニール温度８００℃を境にして、ＥＯＴは大幅に増膜化すると共に実効仕事関数が大幅に減少することが分かる。
【００４８】
次に、図５は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、ｈｉｇｈ−ｋ絶縁膜６、界面層５、及びシリコンからなる半導体基板（シリコン基板）中におけるＬａの深さ方向の濃度（ａｔｏｍ％）の分布状態を示している。
【００４９】
図５に示すように、ランタン層９としての酸化ランタン（ＬａＯ）の膜厚が０．５ｎｍ、１ｎｍ、２ｎｍである場合に、６００℃又は８００℃の高温アニールを行った結果によると（但し、スパイクアニールは行っていない）、ランタン層９からのランタンが、ｈｉｇｈ−ｋ絶縁膜６中に深く拡散し、界面層５との界面、さらにはシリコン基板（半導体基板１）と界面層５との界面を越えて拡散していることが分かる。ただし、酸化ランタンの膜厚が１ｎｍ又は２ｎｍであって高温アニールの温度が８００℃であった場合には、他の場合（酸化ランタン２ｎｍでアニール温度６００℃、酸化ランタン０．５ｎｍでアニール温度８００℃、酸化ランタン１ｎｍでアニール温度６００℃）に比べて高濃度で且つ深くランタンが拡散している。この結果は、上述の図４にて酸化ランタン１ｎｍ又は２ｎｍで８００℃の場合に、ＥＯＴの薄膜化の鈍化及び増膜化と共に実効仕事関数が低下した場合に対応している。つまり、アニール温度が８００℃以上となって且つランタン層９としての酸化ランタンの膜厚が１ｎｍ以上となると、高濃度に深く拡散するＬａがシリコン基板又は界面層５と反応してＥＯＴが増膜傾向となることが原因と考えられる。
【００５０】
次に、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、各ＬａＯの成膜及びアニール条件に対して、界面層熱酸化膜５とｈｉｇｈ−ｋ絶縁膜６との界面ランタン濃度（ａｔｏｍ％）、Ｎ型ＭＩＳトランジスタの実効仕事関数の変化量ΔｅＷＦ（ｅＶ）及び同トランジスタのＬａＯ成膜なし条件に対する移動度劣化度合いΔμ／μ（％）を示したものが、下記［表１］である。
【００５１】
【表１】
【００５２】
［表１］の結果に基づいて、界面ランタン濃度（ａｔｏｍ％）を横軸にして、上記ΔｅＷＦ（ｅＶ）、移動度劣化度合いΔμ／μ（％）を縦軸にとってプロットしたものが図６である。
【００５３】
図６に示すように、アニール温度を高温にすると、界面層熱酸化膜５とｈｉｇｈ−ｋ絶縁膜６界面のランタン濃度が上昇し、実効仕事関数シフト量が増加するが、キャリア移動度も劣化することが分かる。つまり、ＬａＯ１ｎｍでかつアニール温度が８００℃の場合において、界面層５とｈｉｇｈ−ｋ絶縁膜６との界面のランタンの濃度が組成比で３％程度となり、実効仕事関数の改善は得られるが、キャリア移動度が顕著に劣化していることが分かる。またＬａＯ２ｎｍでは、さらに移動度の劣化がより進行していることが分かる。このように、アニール温度とｈｉｇｈ−ｋ絶縁膜５から界面層６へのランタンの拡散濃度の制御が重要であることが分かる。
【００５４】
以上の図３〜図６の結果から分かるように、実効仕事関数（ｅＷＦ）を最大化しながら、ＥＯＴの増膜及びキャリア移動度の劣化を抑制するためには、図４及び図５に示すように、ｈｉｇｈ−ｋ絶縁膜６における界面層５との界面中のランタン濃度（ａｔｍ％）として３％以下であることが好ましい。また、アニール温度が８００℃でランタン層９としてのＬａＯ層の膜厚１ｎｍの場合には、図４に示すように、ＥＯＴの薄膜化の鈍化と共に実効仕事関数が低下し始めていることから、より好ましくは、２％以下であることが好ましい。なお、ｈｉｇｈ−ｋ絶縁膜６を構成する全元素の中のバルクランタン濃度比にすると、５％（面密度にして２×１０１３／ｃｍ２程度）以下であることが好ましい。
【００５５】
−変形例−
ここで、上述した本発明の例示的一実施形態の半導体装置及びその製造方法の変形例について説明する。
【００５６】
上述した半導体装置の製造方法においては、ｈｉｇｈ−ｋ絶縁膜６上にランタン層９を形成した後、アニール処理によってｈｉｇｈ−ｋ絶縁膜６へランタン層９中のランタンを拡散させる工程について説明した。本変形例では、ランタン層９を多段階成膜により形成すると共にアニール処理を多段階で行うものであり、その他の工程は、上述と同様である。
【００５７】
具体的には、例えば、第１の段階として、薄膜のランタン層（膜厚０．３ｎｍ）を堆積した後に高温（アニール温度８００℃以上）でのアニール処理を行い、第２の段階として、厚膜のランタン層（膜厚１．０ｎｍ）を堆積した後に中温（アニール温度７００℃以上）でのアニール処理を行い、第３の段階として、厚膜のランタン層（膜厚１．０ｎｍ）を堆積した後に低温（アニール温度６００℃以上）でのアニール処理を行う。なお、アニール処理では、窒素ガス雰囲気下であることが好ましい。このように、ランタン層９の堆積膜厚とアニール温度とを多段階に制御することにより、ｈｉｇｈ−ｋ絶縁膜６中のランタンの分布制御を詳細に行う。
【００５８】
このようにするのは、ｈｉｇｈ−ｋ絶縁膜６中へランタンが固相拡散する場合、高温アニールが適用されると、ランタンとｈｉｇｈ−ｋ絶縁膜６との反応がほぼ拡散律速で進行することから、ランタンの供給量を抑えるために、ランタン層の成膜量を少なくすることが好ましいからである。一方で、低温アニールが適用されると、ランタンとｈｉｇｈ−ｋ絶縁膜６との反応が、ｈｉｇｈ−ｋ絶縁膜６中へのランタンの拡散速度が遅い反応律速で進行することから、ランタンの供給量を多くするために、ランタン層９の成膜量を多くすることが好ましいからである。
【００５９】
図７は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、深さ方向におけるランタン濃度の分布について、上記第１〜第３の段階におけるランタン濃度の分布７ｂ〜７ｄ（高温アニールの第１の段階７ｄ、中温アニールの第２の段階７ｃ、低温アニールの第３の段階７ｂ）と全段階を積算したランタン濃度の分布７ａとを示している。
【００６０】
図７に示すように、上記第１〜第３の段階による多段階制御を行って、ｈｉｇｈ−ｋ絶縁膜６中へのランタンの拡散を行った場合、ランタンの濃度は、ｈｉｇｈ−ｋ絶縁膜６におけるｎ型ゲート電極との界面において７％、ｈｉｇｈ−ｋ絶縁膜６における界面層５との界面において２．５％、界面層５におけるシリコン基板との界面において１％程度であるランタン分布が得られた。
【００６１】
以上のようにすると、ｈｉｇｈ−ｋ絶縁膜６と界面層５との界面へのランタンの拡散を制御しながら、ｈｉｇｈ−ｋ絶縁膜６の表面側（ｎ型ゲート電極との界面側）にランタンを高濃度に分布させることができる。つまり、好ましくは、ｈｉｇｈ−ｋ絶縁膜６におけるｎ型ゲート電極との界面において７％、ｈｉｇｈ−ｋ絶縁膜６における界面層５との界面において３％（より好ましくは２％）、界面層５におけるシリコン基板との界面において２％（より好ましくは１％）のランタンの濃度（ａｔｏｍ％）を得るとよい。このようにすると、本変形例では、ＥＯＴをさらに向上させることができると共に実効仕事関数を低下させることができる。また、トランジスタの閾値電圧Ｖｔを最大限に低く抑えることができる。同時に、キャリアの移動度の劣化などの信頼性の低下を招来することのないデバイス特性を得ることができる。なお、本変形例では、多段階制御として３段階である場合について説明したが、段階数はこれに限定されるものではないことは言うまでもない。
【００６２】
なお、以上で説明した例示的一実施形態は、本発明を実施するにあたって好ましい具体例であることから、技術的に種々の限定がなされているが、特に本発明を限定する旨の明記がなされていない限り、これらの形態に限定されるものではなく、本発明の技術的思想の範囲に含まれる全ての変更及び改変された態様に及ぶものである。
【図面の簡単な説明】
【００６３】
【図１】図１（ａ）〜（ｅ）は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
【図２】図２（ａ）〜（ｅ）は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
【図３】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ絶縁膜中のＬａ濃度（／ｃｍ２ ）と実効仕事関数ΔｅＷＦ（ｅＶ）との関係図である。
【図４】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ絶縁膜のＥＯＴ（酸化膜換算膜厚）と実効仕事関数の変化量ΔｅＷＦ（ｅＶ）との関係図である。
【図５】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ絶縁膜、界面層、及びシリコンからなる半導体基板中におけるＬａの深さ方向の分布図である。
【図６】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ／界面層界面Ｌａ濃度（ａｔｏｍ％）、実効仕事関数の変化量ΔｅＷＦ（ｅＶ）、及びトランジスタのキャリア移動度のＬａＯ無条件に対する劣化度合い（％）の相互間の関係図である。
【図７】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、変形例における多段階制御を用いた深さ方向におけるランタン濃度の分布図である。
【符号の説明】
【００６４】
１ 半導体基板
２ 分離絶縁膜
３ ｎウェル領域
４ ｐウェル領域
５ 界面層
６ ｈｉｇｈ−ｋ絶縁膜
８ ＴｉＮ層
９ ランタン層
１０ ＴｉＮ層
１１ａ 接合深さが比較的浅いｐ型不純物拡散層
１１ｂ 接合深さが比較的浅いｎ型不純物拡散層
１２ サイドウォール
１３ａ 接合深さが比較的深いｐ型不純物拡散層
１３ｂ 接合深さが比較的深いｎ型不純物拡散層
１４ シリサイド層
１５ 層間絶縁膜
１６ コンタクトプラグ
【技術分野】
【０００１】
本発明は、高誘電率のゲート絶縁膜、特に、ハフニウム若しくはジルコニア酸化物又はそれらを含むシリコン酸化物からなるゲート絶縁膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３２ｎｍ世代のＣＭＯＳにおける低消費電力化及び高性能化を達成するため、ゲート絶縁膜の更なる薄膜化が要求されている。従来のシリコン酸化膜系材料をゲート絶縁膜に用いた場合、薄膜化によるリーク電流の増大が許容範囲を超えている。このため、従来のシリコン酸化膜系材料に比べて高い比誘電率を有するｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜に用いる技術が進展している。ｈｉｇｈ−ｋ絶縁膜の材料の候補としては、ＨｆＳｉＯＮ膜が１０００℃以上の熱的安定性を有すると共に１３以上の比誘電率を有する点で有望視されている。ところが、ＨｆＳｉＯＮ膜をゲート絶縁膜に用いると共に、ポリシリコンからなるゲート電極を用いる従来の構造では、特にＰ型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいて、空乏化によるＥＯＴ（等価換算膜厚）の増加に加えて、フェルミレベルピニングによる閾値電圧の上昇が無視できない。
【０００３】
これらの問題に対し、ゲート電極としてポリシリコン電極の代わりに金属電極を用いたゲートスタック技術の開発が盛んに行われている。バルクＣＭＯＳ向けに、メタルゲートを適用する場合、ｎ型ＭＩＳトランジスタにはＳｉの伝導帯近傍の実効仕事関数、ｐ型ＭＩＳトランジスタには価電子帯近傍の実効仕事関数を有する金属を選定する必要がある。具体的には、ｐ型ＭＩＳトランジスタには４．８ｅＶ以上の実効仕事関数、ｎ型ＭＩＳトランジスタには４．３ｅＶ以下の実効仕事関数を有する金属を選定する必要がある。
【０００４】
この点、金属材料と仕事関数との公知の関係から、ｎ型ＭＩＳトランジスタには、Ｔｉ、Ｍｏ、又はＴａといった金属材料、ｐ型ＭＩＳトランジスタには、Ｐｔ、ＲｕＯ２ 、又はＴｉＮといった金属材料が有望であることが分かっている。したがって、ｐ型ＭＩＳトランジスタのメタルゲート、及び、ｎ型ＭＩＳトランジスタのメタルゲートとして、これらの材料を用い、デュアルメタルゲートプロセスを構築することになる。
【０００５】
しかしながら、ｎ型ＭＩＳトランジスタの仕事関数に対して有望な上記材料は、反対に、Ｍｏに代表されるように、加工性に難があると共に、ゲートファーストプロセスを想定した場合、７００℃以上の熱負荷に対して不安定であることが知られている。このため、インテグレーションの難易度が高いことが問題となっている。
【０００６】
一方で、ｎ型ＭＩＳトランジスタのメタルゲートの材料として、上記の金属材料を用いることなく、ｎ型ＭＩＳトランジスタとして所望の仕事関数を得る方法が提案されている。すなわち、仕事関数をｎ型ＭＩＳトランジスタ側の仕事関数に変調させる効果を有する例えばＬａ又はＭｇといった金属を、例えばゲート絶縁膜中に混入させたり、又は、メタルゲートとゲート絶縁膜との間に挿入する方法が提案されている。このように、例えば、メタルゲートとゲート絶縁膜との間にこの金属を挿入した構造では、ｎ型ＭＩＳトランジスタのメタルゲート材料に上記の有望な金属材料を用いた場合と同様に、所望の仕事関数を得ることができる。その結果、ｎ型ＭＩＳトランジスタとして所望のトランジスタ閾値を得ることができる（例えば、特許文献１参照）。
【特許文献１】特開２００７−３２４５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記Ｌａ又はマグネシウムなどの金属をゲート絶縁膜に混入させることにより、所望の仕事関数を得ることが可能となる一方で、トランジスタのオン電流の低下、移動度の低下、及び信頼性の低下という問題が生じる。このように、仕事関数の変調量とトランジスタの駆動力とはトレードオフの関係になっている。
【０００８】
前記に鑑み、本発明の目的は、所望の仕事関数を得ると共にトランジスタの駆動力を劣化させない構造を有する半導体装置を実現することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明の例示的一形態の半導体装置は、半導体基板と、半導体基板の上に形成された界面層と、界面層の上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極とを備え、高誘電率ゲート絶縁膜はランタンを含有しており、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
【００１０】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜における界面層との界面中のランタンの濃度（ａｔｍ％）は、ＨｆＬａＳｉＯＮ全組成の３％以下であることが好ましく、２％以下であることがより好ましい。なお、高誘電率ゲート絶縁膜を構成する全元素の中のバルクランタン濃度比にすると、５％以下であることが好ましい。
【００１１】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜におけるゲート電極との界面中のランタンの濃度（ａｔｍ％）は、７％以下であることが好ましい。
【００１２】
本発明の例示的一形態の半導体装置において、界面層における半導体基板との界面中のランタンの濃度（ａｔｍ％）は、２％以下であることが好ましく、１％以下であることがより好ましい。
【００１３】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜中に含有されるランタンの濃度分布は、ゲート電極側から半導体基板側に向かって単調に減少していることが好ましい。
【００１４】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜中に含有されるランタンの濃度分布は、ゲート電極側から高誘電率ゲート絶縁膜の高さ方向の中央部に向かって急峻に減少した後、界面層側に向かってなだらかに減少していることが好ましい。
【００１５】
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜は、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜からなることが好ましい。
【００１６】
本発明の例示的一形態の半導体装置において、ゲート電極は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、炭素含有タンタル（ＴａＣ）、又はアルミニウム含有窒化チタン（ＴｉＡｌＮ）からなることが好ましい。
【００１７】
本発明の例示的一形態の半導体装置の製造方法は、Ｐ型トランジスタ形成領域とＮ型トランジスタ形成領域とを有する半導体基板の上に界面層を形成する工程（ａ）と、界面層の上に高誘電率ゲート絶縁膜を形成する工程（ｂ）と、高誘電率ゲート絶縁膜上に、Ｐ型トランジスタ形成領域を覆うハードマスクを形成する工程（ｃ）と、工程（ｃ）の後に、半導体基板上に、ランタン層を形成する工程（ｄ）と、アニール処理により、Ｎ型トランジスタ形成領域における高誘電率ゲート絶縁膜中にランタン層からのランタンを拡散させる工程（ｅ）と、工程（ｅ）の後に残存しているランタン層を除去する工程（ｆ）と、工程（ｆ）の後に、Ｐ型トランジスタ形成領域には、高誘電率ゲート絶縁膜上にハードマスクを介してＰ型ゲート電極を形成する一方で、Ｎ型トランジスタ形成領域には、高誘電率ゲート絶縁膜上にＮ型ゲート電極を形成する工程（ｇ）とを備え、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
【００１８】
本発明の例示的一形態の半導体装置の製造方法において、工程（ｄ）におけるランタン層の形成は、Ｌａ若しくはＬａ２Ｏ３からなるターゲットを用いたＰＶＤ法、ＣＶＤ法、又は、原子層堆積法を用いて行う工程であり、工程（ｅ）におけるアニール処理は、４００℃以上で且つ８００℃以下の温度で行う工程であることが好ましい。
【発明の効果】
【００１９】
本発明の例示的一形態によると、所望の仕事関数及び所望のトランジスタ閾値を得ながら、トランジスタの界面特性、オン電流、及びキャリアの移動度を劣化させない半導体装置が実現される。その結果、信頼性に優れた半導体装置が実現される。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の例示的一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２１】
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｅ）は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域が、ｐ型ＭＩＳトランジスタ形成領域１Ａであり、同右側の領域が、ｎ型ＭＩＳトランジスタ形成領域１Ｂである。
【００２２】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１における上部に、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法、又はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）分離法等を用いて、素子分離絶縁膜２を形成する。続いて、ｎ型ＭＩＳ形成領域１Ｂを覆うマスクを用いて、半導体基板１にｎ型不純物をイオン注入することにより、半導体基板１におけるｐ型ＭＩＳトランジスタ形成領域１Ａにｎウェル領域３を形成する。また、ｐ型ＭＩＳ形成領域１Ａを覆うマスクを用いて、半導体基板１にｐ型不純物をイオン注入することにより、半導体基板１におけるｎ型ＭＩＳトランジスタ形成領域１Ｂにｐウェル領域４を形成する。
【００２３】
次に、図１（ｂ）に示すように、半導体基板１の全面に、極薄膜の界面層である膜厚０．５以上で且つ１．５ｎｍ程度の熱酸化膜５を形成する。続いて、圧力が、５ｍＴｏｒｒ（１ｍＴｏｒｒは１／１０００Ｔｏｒｒであって、１Ｔｏｒｒは約１．３３×１０２ Ｐａである。以下同様である。）以上で且つ１０００ｍＴｏｒｒ以下、混合ガスの割合がＡｒ／Ｎ２ ＝１０００／４０、直流電源パワー（ＤＣパワー）が０．５ｋＷ以上で且つ３ｋＷ以下、ステージ温度が室温以上で且つ４００℃程度以下の条件にて、プラズマ窒化処理を行う。このようにすると、後に形成するｈｉｇｈ−ｋ絶縁膜６のアニール時に、界面層である熱酸化膜５が増膜することを防止できる。
【００２４】
続いて、圧力が、０．５Ｔｏｒｒ以上で且つ５Ｔｏｒｒ以下、温度が１０００℃、酸素雰囲気下、時間が１５ｓｅｃ程度のアニール条件にて、窒化処理後のアニールを行う。このようにすると、界面層５である熱酸化膜の膜中に存在している原子状窒素の脱離を促進させると共に、不完全な結合又は欠陥を修復することができる。
【００２５】
続いて、熱酸化膜５の上に、原料ガスとして、ＴＥＭＡＨ（テトラキスエチルメチルアミノハフニウム）とＳｉＨ４（シラン）とを用い、成膜温度が５００℃以上で且つ６００℃以下の範囲、混合ガスの流量が、ＴＥＭＡＨ／ＳｉＨ４／Ｏ２＝５０／５０／１０００ｓｃｃｍである条件下で、ハフニウムシリケート膜からなるｈｉｇｈ−ｋ絶縁膜６を形成する。また、膜厚については、ＥＯＴとして１．０ｎｍ以上で且つ１．５ｎｍ程度以下の範囲を実現しようとするのであれば、物理膜厚は２ｎｍ以上で且つ３ｎｍ以下程度であることが好ましい。なお、ｈｉｇｈ−ｋ絶縁膜６としては、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜を用いることができる。
【００２６】
続いて、ｈｉｇｈ−ｋ絶縁膜６の結晶化を防止するために、ｈｉｇｈ−ｋ絶縁膜６に対してプラズマ窒化処理を行う。なお、ここでのプラズマ窒化処理の条件としては、上述した界面層５に対するプラズマ窒化処理の条件と同様である。続いて、ｈｉｇｈ−ｋ絶縁膜６に対して、酸素又は窒素雰囲気下でアニールを行う。このようにすると、ｈｉｇｈ−ｋ絶縁膜６の膜中の不純物除去及び欠陥の修復、並びに界面層５との密着性を向上させることができる。
【００２７】
続いて、ｈｉｇｈ−ｋ絶縁膜６の上に、ハードマスクとしてのＴｉＮ層８を形成する。ここで、ｈｉｇｈ−ｋ絶縁膜６の上に、仕事関数を変調させる材料であるＬａ材料を直接形成せずに、ハードマスクとしてのＴｉＮ層８を形成するのは、Ｌａ材料がｈｉｇｈ−ｋ絶縁膜６中へ拡散する速度が速いため、ｐ型ＭＩＳ形成領域１Ａにおいてｈｉｇｈ−ｋ絶縁膜６中へＬａ材料が拡散することによる仕事関数の劣化を防止するためである。
【００２８】
また、ＴｉＮ層８の形成は、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法のいずれの成膜方法を用いてもよい。ここでは、例えばスパッタ法を用いて成膜する場合には、Ｔｉをターゲットとして用い、圧力が０．１Ｔｏｒｒ、直流電源パワー（ＤＣパワー）が０．３ｋＷ以上で且つ２ｋＷ以下、直流電源Ｖｄｃが１００Ｖ程度、Ｎ２ プラズマ雰囲気下の条件にて、反応性スパッタにより成膜する。また、膜厚として、１０ｎｍ以上で且つ２０ｎｍ以下程度であることが、加工上望ましい膜厚である。
【００２９】
なお、ＣＶＤ法を用いてＴｉＮ膜を成膜する場合には、塩化チタン（ＴｉＣｌ４ ）及び窒化種（例えばＮＨ３ など）からなる原料ガスを用いてＴｉ膜を形成して窒化する方法を用いることができる。また、ＡＬＤ法を用いてＴｉＮ膜を成膜する場合には、塩化チタン（ＴｉＣｌ４ ）等の原料ガスと窒化種（例えばＮＨ３ など）とを交互に供給することによって成膜する。ＡＬＤ法を用いることにより、膜厚および不純物の制御を向上できるのみならず、プロセスの低温化が可能となるなどの利点が多い。
【００３０】
次に、リソグラフィ及びエッチング技術を用いて、ＴｉＮ膜８におけるｎ型ＭＩＳトランジスタ形成領域１Ｂの部分をエッチング除去する。この場合、ＴｉＮ膜８の下層のｈｉｇｈ−ｋ絶縁膜６が、ＴｉＮ膜８の除去に用いる薬液に曝されてダメージを与えないような条件設定が必要である。具体的には、１／１０００〜１／１００程度の希塩酸（ｄＨＣｌ）若しくは過酸化水素水（Ｈ２Ｏ２）と塩酸（ＨＣｌ）とを混合した濃度１／１００〜１／１０００程度の塩酸過水（ＨＰＭ）、又は硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）とを混合した濃度１／１００〜１／１０００程度の硫酸過酸化水素水（ＳＰＭ）を用いることが好ましい。
【００３１】
次に、図１（ｄ）に示すように、スパッタ法又はＡＬＤ法を用いて、半導体基板１の前面に、仕事関数を変調させる材料であるランタン層９を形成する。スパッタ法を用いる場合には、ランタンからなるターゲットを用い、Ａｒガスを用いた直流放電により、ランタン層９を形成することができる。また、酸素ガスを用いた反応性スパッタによって酸化ランタン層からなるランタン層９を形成することができる。さらには、酸化ランタン（Ｌａ２Ｏ３）からなるターゲットを用いたＲＦスパッタによって酸化ランタン層からなるランタン層９を形成することができる。また、ランタンを含む有機材料を気化させ、堆積した後、パージ処理、酸化、及び、有機物除去を順に行ってランタン層９を形成することができる。
【００３２】
ここでは、一例として、上記ＲＦスパッタを用いて酸化ランタンからなるランタン層９を成膜する条件について具体的に説明する。具体的な条件として、ＲＦパワーが３００Ｗ以上でかつ８００Ｗ以下、放電圧力が０．１Ｔｏｒｒ、直流電源Ｖｄｃが１００Ｖ程度とすることで、成膜レートが１ｎｍあたり４０ｓｅｃ以上で且つ１００ｓｅｃ以下程度に制御することができる。このようにして、Ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるｈｉｇｈ−ｋ絶縁膜６上にて、膜厚０．１以上で且つ１ｎｍ程度、好ましくは０．１ｎｍ以上で且つ２ｎｍ程度のランタン層９を成膜する。
【００３３】
次に、図１（ｅ）に示すように、ランタン層９に対してアニール処理を行うことにより、ランタン層９中のランタンをｈｉｇｈ−ｋ絶縁膜６中に熱拡散させて混入させる。具体的には、温度が約６００℃以上で且つ７００℃以下の範囲、好ましくは約８００℃以上で且つ９００℃以下の範囲、より好ましくは、約６００℃以上で且つ約９００℃以下の範囲の温度にて、窒素雰囲気下でアニール処理を行う。また、アニール時間は、数ミリ秒以上で且つ数分以下、好ましくは、約１秒以上で且つ約２０分以下の範囲である。
【００３４】
続いて、アニール処理後、ｈｉｇｈ−ｋ絶縁膜６及びＴｉＮ層８上の未反応のランタン化合物を除去する。このようにするのは、未反応のランタン化合物を残存させた状態で、ゲート電極の形成などの次工程に進行すると、Ｎ型ＭＩＳトランジスタの特性として、過剰ランタンによる耐圧及び信頼性の低下が問題となる一方で、Ｐ型ＭＩＳトランジスタの特性として、ゲートエッチング時のエッチストップ及び界面抵抗の上昇によるデバイスの遅延が問題になる。
【００３５】
また、ここでは、未反応のランタンを洗浄除去する際は、ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるｈｉｇｈ−ｋ絶縁膜６が薬液に曝されてダメージを与えないような条件設定とすることが必要である。具体的には、１／１０００〜１／１００程度の希塩酸（ｄＨＣｌ）若しくは過酸化水素水（Ｈ２Ｏ２）と塩酸（ＨＣｌ）とを混合した濃度１／１００〜１／１０００程度の塩酸過水（ＨＰＭ）、又は硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）とを混合した濃度１／１００〜１／１０００程度の硫酸過酸化水素水（ＳＰＭ）を用いることが好ましい。
【００３６】
また、アニール処理後のＴｉＮ層８へのＬａの拡散長がアニール温度に依存し、８００℃でのアニール処理の場合には３ｎｍ程度とみなされる。このため、未反応ランタンの除去は、少なくともＴｉＮ層８の表面の３〜５ｎｍ程度をオーバーエッチングする程度の洗浄を行うことが好ましい。この場合、Ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるｈｉｇｈ−ｋ絶縁膜６に対するダメージを最小限に押さえながら、Ｐ型ＭＩＳトランジスタ形成領域１Ａにおける未反応のランタン化合物とＴｉＮ層８の表面層を除去することが好ましい。もっともｈｉｇｈ−ｋ絶縁膜６へのダメージが許容できる範囲内であれば、ＴｉＮを全面除去することも可能である。
【００３７】
次に、図２（ａ）に示すように、半導体基板１の全面に、Ｎ型ＭＩＳトランジスタ形成領域１Ｂにおけるゲート電極材料であるＴｉＮ層１０を形成する。ここでは、上述したハードマスクとしてのＴｉＮ層８の形成と同様に、ＰＶＤ法、ＣＶＤ法、又はＡＬＤ法を用いることができる。ＴｉＮ層１０の膜厚としては、４ｎｍ以上で且つ２０ｎｍ以下であることが好ましい。また、ゲート電極材料としては、上記窒化チタン（ＴｉＮ）の他に、窒化タンタル（ＴａＮ）、炭素含有タンタル（ＴａＣ）、又はアルミニウム含有窒化チタン（ＴｉＡｌＮ）を用いることができる。
【００３８】
続いて、濃度が１×１０１４以上で且つ２×１０１５／ｃｍ２ 程度のリンがドーピングされたポリシリコン膜を膜厚８０以上で且つ１５０ｎｍの範囲で堆積する（図示せず）。
【００３９】
次に、図２（ｂ）に示すように、リソグラフィ及びエッチング技術を用いて、Ｐ型ＭＩＳトランジスタ形成領域１Ａでは、ドーピングされたポリシリコン膜、ＴｉＮ層１０、ＴｉＮ層８、ｈｉｇｈ−ｋ絶縁膜６、及び界面層５をパターニングしてＰ型ゲート電極を形成する。また、Ｎ型ＭＩＳトランジスタ形成領域１Ｂでは、ドーピングされたポリシリコン膜、ＴｉＮ層１０、ｈｉｇｈ−ｋ絶縁膜６、及び界面層５をパターニングしてＮ型ゲート電極を形成する。
【００４０】
次に、図２（ｃ）に示すように、公知の方法により、Ｐ型ＭＩＳトランジスタ形成領域１Ａでは、接合深さが比較的浅いＰ型不純物拡散層１１ａ、サイドウォール１２、接合深さが比較的深いＰ型不純物拡散層１３ａ、及び、シリサイド層１４を形成する。同様に、Ｎ型ＭＩＳトランジスタ形成領域１Ｂでは、接合深さが比較的浅いＮ型不純物拡散層１１ｂ、サイドウォール１２、接合深さが比較的深いＮ型不純物拡散層１３ｂ、及び、シリサイド層１４を形成する。
【００４１】
次に、図２（ｄ）に示すように、公知の方法により、半導体基板１の上に、Ｐ型ゲート電極及びＮ型ゲート電極を覆うように、例えばシリコン酸化膜からなる層間絶縁膜１５を形成する。続いて、層間絶縁膜１５を貫通してシリサイド層１４に到達する例えばタングステンからなるコンタクトプラグ１６を形成する。その後、図示しない配線などを形成する。
【００４２】
以上の図１（ａ）〜（ｅ）及び図２（ａ）〜（ｄ）を用いて説明した工程により、本発明の例示的一実施形態に係る半導体装置の構造を製造することができる。
【００４３】
以下に、本発明の例示的一実施形態に係る半導体装置の特性について、具体的に説明する。
【００４４】
まず、図３は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、ｈｉｇｈ−ｋ絶縁膜６中のランタン濃度（面密度）（／ｃｍ２ ）と実効仕事関数の変化量ΔｅＷＦ（ｅＶ）との関係を示している。
【００４５】
図３に示すように、Ｎ型ＭＩＳトランジスタにおけるｈｉｇｈ−ｋ絶縁膜６中のランタン濃度の上昇に比例して、実効仕事関数の変化量ΔｅＷＦが増大していることが分かる。
【００４６】
次に、図４は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、ｈｉｇｈ−ｋ絶縁膜６のＥＯＴ（等価換算膜厚）と実効仕事関数ｅＷＦ（ｅＶ）との関係を示している。
【００４７】
図４に示すように、上述した図２（ｄ）の工程によりランタン層（例えばＬａＯ層）９中のランタンのｈｉｇｈ−ｋ絶縁膜６への導入量をアニール温度の上昇に伴って増大させることにより、ＥＯＴは薄膜化し、かつ実行仕事関数も低減していくことが分かる。このことは、ランタンがｈｉｇｈ−ｋ絶縁膜６、例えばＨｆＳｉＯＮ膜へ混入されることにより、比誘電率がさらに改善することが分かる。一方で、図４から、アニール温度を高温化すると、例えば１ｎｍのＬａＯ層からなるランタン層９を適用した場合には、アニール温度６００℃を境にして、ＥＯＴの低膜化が極端に鈍化すると共に実効仕事関数が大幅に減少することが分かる。同様に、例えば２ｎｍのＬａＯ層からなるランタン層９を適用した場合には、アニール温度８００℃を境にして、ＥＯＴは大幅に増膜化すると共に実効仕事関数が大幅に減少することが分かる。
【００４８】
次に、図５は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、ｈｉｇｈ−ｋ絶縁膜６、界面層５、及びシリコンからなる半導体基板（シリコン基板）中におけるＬａの深さ方向の濃度（ａｔｏｍ％）の分布状態を示している。
【００４９】
図５に示すように、ランタン層９としての酸化ランタン（ＬａＯ）の膜厚が０．５ｎｍ、１ｎｍ、２ｎｍである場合に、６００℃又は８００℃の高温アニールを行った結果によると（但し、スパイクアニールは行っていない）、ランタン層９からのランタンが、ｈｉｇｈ−ｋ絶縁膜６中に深く拡散し、界面層５との界面、さらにはシリコン基板（半導体基板１）と界面層５との界面を越えて拡散していることが分かる。ただし、酸化ランタンの膜厚が１ｎｍ又は２ｎｍであって高温アニールの温度が８００℃であった場合には、他の場合（酸化ランタン２ｎｍでアニール温度６００℃、酸化ランタン０．５ｎｍでアニール温度８００℃、酸化ランタン１ｎｍでアニール温度６００℃）に比べて高濃度で且つ深くランタンが拡散している。この結果は、上述の図４にて酸化ランタン１ｎｍ又は２ｎｍで８００℃の場合に、ＥＯＴの薄膜化の鈍化及び増膜化と共に実効仕事関数が低下した場合に対応している。つまり、アニール温度が８００℃以上となって且つランタン層９としての酸化ランタンの膜厚が１ｎｍ以上となると、高濃度に深く拡散するＬａがシリコン基板又は界面層５と反応してＥＯＴが増膜傾向となることが原因と考えられる。
【００５０】
次に、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、各ＬａＯの成膜及びアニール条件に対して、界面層熱酸化膜５とｈｉｇｈ−ｋ絶縁膜６との界面ランタン濃度（ａｔｏｍ％）、Ｎ型ＭＩＳトランジスタの実効仕事関数の変化量ΔｅＷＦ（ｅＶ）及び同トランジスタのＬａＯ成膜なし条件に対する移動度劣化度合いΔμ／μ（％）を示したものが、下記［表１］である。
【００５１】
【表１】
【００５２】
［表１］の結果に基づいて、界面ランタン濃度（ａｔｏｍ％）を横軸にして、上記ΔｅＷＦ（ｅＶ）、移動度劣化度合いΔμ／μ（％）を縦軸にとってプロットしたものが図６である。
【００５３】
図６に示すように、アニール温度を高温にすると、界面層熱酸化膜５とｈｉｇｈ−ｋ絶縁膜６界面のランタン濃度が上昇し、実効仕事関数シフト量が増加するが、キャリア移動度も劣化することが分かる。つまり、ＬａＯ１ｎｍでかつアニール温度が８００℃の場合において、界面層５とｈｉｇｈ−ｋ絶縁膜６との界面のランタンの濃度が組成比で３％程度となり、実効仕事関数の改善は得られるが、キャリア移動度が顕著に劣化していることが分かる。またＬａＯ２ｎｍでは、さらに移動度の劣化がより進行していることが分かる。このように、アニール温度とｈｉｇｈ−ｋ絶縁膜５から界面層６へのランタンの拡散濃度の制御が重要であることが分かる。
【００５４】
以上の図３〜図６の結果から分かるように、実効仕事関数（ｅＷＦ）を最大化しながら、ＥＯＴの増膜及びキャリア移動度の劣化を抑制するためには、図４及び図５に示すように、ｈｉｇｈ−ｋ絶縁膜６における界面層５との界面中のランタン濃度（ａｔｍ％）として３％以下であることが好ましい。また、アニール温度が８００℃でランタン層９としてのＬａＯ層の膜厚１ｎｍの場合には、図４に示すように、ＥＯＴの薄膜化の鈍化と共に実効仕事関数が低下し始めていることから、より好ましくは、２％以下であることが好ましい。なお、ｈｉｇｈ−ｋ絶縁膜６を構成する全元素の中のバルクランタン濃度比にすると、５％（面密度にして２×１０１３／ｃｍ２程度）以下であることが好ましい。
【００５５】
−変形例−
ここで、上述した本発明の例示的一実施形態の半導体装置及びその製造方法の変形例について説明する。
【００５６】
上述した半導体装置の製造方法においては、ｈｉｇｈ−ｋ絶縁膜６上にランタン層９を形成した後、アニール処理によってｈｉｇｈ−ｋ絶縁膜６へランタン層９中のランタンを拡散させる工程について説明した。本変形例では、ランタン層９を多段階成膜により形成すると共にアニール処理を多段階で行うものであり、その他の工程は、上述と同様である。
【００５７】
具体的には、例えば、第１の段階として、薄膜のランタン層（膜厚０．３ｎｍ）を堆積した後に高温（アニール温度８００℃以上）でのアニール処理を行い、第２の段階として、厚膜のランタン層（膜厚１．０ｎｍ）を堆積した後に中温（アニール温度７００℃以上）でのアニール処理を行い、第３の段階として、厚膜のランタン層（膜厚１．０ｎｍ）を堆積した後に低温（アニール温度６００℃以上）でのアニール処理を行う。なお、アニール処理では、窒素ガス雰囲気下であることが好ましい。このように、ランタン層９の堆積膜厚とアニール温度とを多段階に制御することにより、ｈｉｇｈ−ｋ絶縁膜６中のランタンの分布制御を詳細に行う。
【００５８】
このようにするのは、ｈｉｇｈ−ｋ絶縁膜６中へランタンが固相拡散する場合、高温アニールが適用されると、ランタンとｈｉｇｈ−ｋ絶縁膜６との反応がほぼ拡散律速で進行することから、ランタンの供給量を抑えるために、ランタン層の成膜量を少なくすることが好ましいからである。一方で、低温アニールが適用されると、ランタンとｈｉｇｈ−ｋ絶縁膜６との反応が、ｈｉｇｈ−ｋ絶縁膜６中へのランタンの拡散速度が遅い反応律速で進行することから、ランタンの供給量を多くするために、ランタン層９の成膜量を多くすることが好ましいからである。
【００５９】
図７は、Ｎ型ＭＩＳトランジスタ形成領域１Ｂに形成されるＮ型ＭＩＳトランジスタについて、深さ方向におけるランタン濃度の分布について、上記第１〜第３の段階におけるランタン濃度の分布７ｂ〜７ｄ（高温アニールの第１の段階７ｄ、中温アニールの第２の段階７ｃ、低温アニールの第３の段階７ｂ）と全段階を積算したランタン濃度の分布７ａとを示している。
【００６０】
図７に示すように、上記第１〜第３の段階による多段階制御を行って、ｈｉｇｈ−ｋ絶縁膜６中へのランタンの拡散を行った場合、ランタンの濃度は、ｈｉｇｈ−ｋ絶縁膜６におけるｎ型ゲート電極との界面において７％、ｈｉｇｈ−ｋ絶縁膜６における界面層５との界面において２．５％、界面層５におけるシリコン基板との界面において１％程度であるランタン分布が得られた。
【００６１】
以上のようにすると、ｈｉｇｈ−ｋ絶縁膜６と界面層５との界面へのランタンの拡散を制御しながら、ｈｉｇｈ−ｋ絶縁膜６の表面側（ｎ型ゲート電極との界面側）にランタンを高濃度に分布させることができる。つまり、好ましくは、ｈｉｇｈ−ｋ絶縁膜６におけるｎ型ゲート電極との界面において７％、ｈｉｇｈ−ｋ絶縁膜６における界面層５との界面において３％（より好ましくは２％）、界面層５におけるシリコン基板との界面において２％（より好ましくは１％）のランタンの濃度（ａｔｏｍ％）を得るとよい。このようにすると、本変形例では、ＥＯＴをさらに向上させることができると共に実効仕事関数を低下させることができる。また、トランジスタの閾値電圧Ｖｔを最大限に低く抑えることができる。同時に、キャリアの移動度の劣化などの信頼性の低下を招来することのないデバイス特性を得ることができる。なお、本変形例では、多段階制御として３段階である場合について説明したが、段階数はこれに限定されるものではないことは言うまでもない。
【００６２】
なお、以上で説明した例示的一実施形態は、本発明を実施するにあたって好ましい具体例であることから、技術的に種々の限定がなされているが、特に本発明を限定する旨の明記がなされていない限り、これらの形態に限定されるものではなく、本発明の技術的思想の範囲に含まれる全ての変更及び改変された態様に及ぶものである。
【図面の簡単な説明】
【００６３】
【図１】図１（ａ）〜（ｅ）は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
【図２】図２（ａ）〜（ｅ）は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。
【図３】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ絶縁膜中のＬａ濃度（／ｃｍ２ ）と実効仕事関数ΔｅＷＦ（ｅＶ）との関係図である。
【図４】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ絶縁膜のＥＯＴ（酸化膜換算膜厚）と実効仕事関数の変化量ΔｅＷＦ（ｅＶ）との関係図である。
【図５】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ絶縁膜、界面層、及びシリコンからなる半導体基板中におけるＬａの深さ方向の分布図である。
【図６】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、ｈｉｇｈ−ｋ／界面層界面Ｌａ濃度（ａｔｏｍ％）、実効仕事関数の変化量ΔｅＷＦ（ｅＶ）、及びトランジスタのキャリア移動度のＬａＯ無条件に対する劣化度合い（％）の相互間の関係図である。
【図７】Ｎ型ＭＩＳトランジスタ形成領域に形成されるＮ型ＭＩＳトランジスタにおける、変形例における多段階制御を用いた深さ方向におけるランタン濃度の分布図である。
【符号の説明】
【００６４】
１ 半導体基板
２ 分離絶縁膜
３ ｎウェル領域
４ ｐウェル領域
５ 界面層
６ ｈｉｇｈ−ｋ絶縁膜
８ ＴｉＮ層
９ ランタン層
１０ ＴｉＮ層
１１ａ 接合深さが比較的浅いｐ型不純物拡散層
１１ｂ 接合深さが比較的浅いｎ型不純物拡散層
１２ サイドウォール
１３ａ 接合深さが比較的深いｐ型不純物拡散層
１３ｂ 接合深さが比較的深いｎ型不純物拡散層
１４ シリサイド層
１５ 層間絶縁膜
１６ コンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された界面層と、
前記界面層の上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極とを備え、
前記高誘電率ゲート絶縁膜はランタンを含有しており、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面に含まれている前記ランタンの濃度は、前記高誘電率ゲート絶縁膜における前記界面層との界面に含まれている前記ランタンの濃度よりも大きく、
前記高誘電率ゲート絶縁膜における前記界面層との界面中の前記ランタンの濃度（ａｔｍ％）は、３％以下である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記界面層との界面中の前記ランタンの濃度（ａｔｍ％）は、２％以下である、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面中の前記ランタンの濃度（ａｔｍ％）は、７％以下である、半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記界面層における前記半導体基板との界面中の前記ランタンの濃度（ａｔｍ％）は、２％以下である、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記界面層における前記半導体基板との界面中の前記ランタンの濃度（ａｔｍ％）は、１％以下である、半導体装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜中に含有される前記ランタンの濃度分布は、前記ゲート電極側から前記半導体基板側に向かって単調に減少している、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記高誘電率ゲート絶縁膜中に含有される前記ランタンの濃度分布は、前記ゲート電極側から前記高誘電率ゲート絶縁膜の高さ方向の中央部に向かって急峻に減少した後、前記界面層側に向かってなだらかに減少している、半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜からなる、半導体装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、炭素含有タンタル（ＴａＣ）、又はアルミニウム含有窒化チタン（ＴｉＡｌＮ）からなる、半導体装置。
【請求項１０】
Ｐ型トランジスタ形成領域とＮ型トランジスタ形成領域とを有する半導体基板の上に界面層を形成する工程（ａ）と、
前記界面層の上に高誘電率ゲート絶縁膜を形成する工程（ｂ）と、
前記高誘電率ゲート絶縁膜上に、前記Ｐ型トランジスタ形成領域を覆うハードマスクを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上に、ランタン層を形成する工程（ｄ）と、
アニール処理により、前記Ｎ型トランジスタ形成領域における前記高誘電率ゲート絶縁膜中に前記ランタン層からのランタンを拡散させる工程（ｅ）と、
前記工程（ｅ）の後に残存している前記ランタン層を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記Ｐ型トランジスタ形成領域には、前記高誘電率ゲート絶縁膜上に前記ハードマスクを介してＰ型ゲート電極を形成する一方で、前記Ｎ型トランジスタ形成領域には、前記高誘電率ゲート絶縁膜上にＮ型ゲート電極を形成する工程（ｇ）とを備え、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面に含まれている前記ランタンの濃度は、前記高誘電率ゲート絶縁膜における前記界面層との界面に含まれている前記ランタンの濃度よりも大きい、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｄ）における前記ランタン層の形成は、Ｌａ若しくはＬａ２Ｏ３からなるターゲットを用いたＰＶＤ法、ＣＶＤ法、又は、原子層堆積法を用いて行う工程であり、
前記工程（ｅ）における前記アニール処理は、４００℃以上で且つ８００℃以下の温度で行う工程である、半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上に形成された界面層と、
前記界面層の上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極とを備え、
前記高誘電率ゲート絶縁膜はランタンを含有しており、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面に含まれている前記ランタンの濃度は、前記高誘電率ゲート絶縁膜における前記界面層との界面に含まれている前記ランタンの濃度よりも大きく、
前記高誘電率ゲート絶縁膜における前記界面層との界面中の前記ランタンの濃度（ａｔｍ％）は、３％以下である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記界面層との界面中の前記ランタンの濃度（ａｔｍ％）は、２％以下である、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面中の前記ランタンの濃度（ａｔｍ％）は、７％以下である、半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記界面層における前記半導体基板との界面中の前記ランタンの濃度（ａｔｍ％）は、２％以下である、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記界面層における前記半導体基板との界面中の前記ランタンの濃度（ａｔｍ％）は、１％以下である、半導体装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜中に含有される前記ランタンの濃度分布は、前記ゲート電極側から前記半導体基板側に向かって単調に減少している、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記高誘電率ゲート絶縁膜中に含有される前記ランタンの濃度分布は、前記ゲート電極側から前記高誘電率ゲート絶縁膜の高さ方向の中央部に向かって急峻に減少した後、前記界面層側に向かってなだらかに減少している、半導体装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜からなる、半導体装置。
【請求項９】
請求項１〜８のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、炭素含有タンタル（ＴａＣ）、又はアルミニウム含有窒化チタン（ＴｉＡｌＮ）からなる、半導体装置。
【請求項１０】
Ｐ型トランジスタ形成領域とＮ型トランジスタ形成領域とを有する半導体基板の上に界面層を形成する工程（ａ）と、
前記界面層の上に高誘電率ゲート絶縁膜を形成する工程（ｂ）と、
前記高誘電率ゲート絶縁膜上に、前記Ｐ型トランジスタ形成領域を覆うハードマスクを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記半導体基板上に、ランタン層を形成する工程（ｄ）と、
アニール処理により、前記Ｎ型トランジスタ形成領域における前記高誘電率ゲート絶縁膜中に前記ランタン層からのランタンを拡散させる工程（ｅ）と、
前記工程（ｅ）の後に残存している前記ランタン層を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記Ｐ型トランジスタ形成領域には、前記高誘電率ゲート絶縁膜上に前記ハードマスクを介してＰ型ゲート電極を形成する一方で、前記Ｎ型トランジスタ形成領域には、前記高誘電率ゲート絶縁膜上にＮ型ゲート電極を形成する工程（ｇ）とを備え、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面に含まれている前記ランタンの濃度は、前記高誘電率ゲート絶縁膜における前記界面層との界面に含まれている前記ランタンの濃度よりも大きい、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｄ）における前記ランタン層の形成は、Ｌａ若しくはＬａ２Ｏ３からなるターゲットを用いたＰＶＤ法、ＣＶＤ法、又は、原子層堆積法を用いて行う工程であり、
前記工程（ｅ）における前記アニール処理は、４００℃以上で且つ８００℃以下の温度で行う工程である、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１５３７５２（Ｐ２０１０−１５３７５２Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３３３０８８（Ｐ２００８−３３３０８８）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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