【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保する。
【解決手段】半導体基板１０の上に、エッチングストッパー膜１７、第１の層間絶縁膜１８及び第２の層間絶縁膜１９を順次形成する。次に、第１，第２の層間絶縁膜１８，１９を貫通し、且つ、エッチングストッパー膜１７を露出する第１のホール２３を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜１９における第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成する。次に、第１の変質層２５を除去して、第２のホール２７を形成する。次に、エッチングストッパー膜１７における第２のホール２７に露出する部分を除去して、第１のコンタクトホール２９を形成する。次に、第１のコンタクトホール２９に、第１のコンタクトプラグ３２Ａを形成する。 （もっと読む）

【課題】ゲート絶縁膜の一部を高誘電体膜で構成した場合に好適な２種ゲート構造を提供する。
【解決手段】基板１上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン膜６（内部回路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上部に窒化シリコン膜７を堆積する。窒化シリコン膜７は、次の工程で基板１の表面を熱酸化する時に酸化チタン膜６が酸化されるのを防ぐ酸化防止膜として機能する。次に、内部回路領域に窒化シリコン膜７と酸化チタン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸化チタン膜６を除去した後、基板１を熱酸化することによって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】質量数が比較的小さいドーパント不純物を導入することにより第１のトランジスタ３４ａ及び第２のトランジスタ３４ｂのチャネルドープ層１８を形成する工程と、質量数が比較的大きいドーパント不純物を導入することにより第３のトランジスタ３４ｃのチャネルドープ層２０を形成する工程と、質量数の比較的小さいドーパント不純物を導入することにより第１のトランジスタのポケット領域２６を形成する工程と、質量数の比較的大きいドーパント不純物を導入することにより第２のトランジスタ及び第３のトランジスタのポケット領域３６を形成する工程とを有している。 （もっと読む）

【課題】オン抵抗の低いパワーＭＯＳ等の半導体装置を提供する。
【解決手段】ゲート酸化膜を介しゲート電極２２を形成するゲート電極形成工程と、ゲート電極間よりも広い第１の開口部を有する第１のレジストパターンを形成する工程と、第１の開口部において露出している表面に第１の導電型の不純物元素をイオン注入する第１のイオン注入工程と、ゲート電極間よりも狭い第２の開口部３１を有する層間絶縁膜３０を形成する層間絶縁膜形成工程と、第２の開口部よりも広い第３の開口部を有する第２のレジストパターン３２を形成する工程と、第３の開口部３３において露出している表面に第２の導電型の不純物元素をイオン注入する第２のイオン注入工程と、を有し、第２のイオン注入工程において注入される第２の導電型の不純物元素の濃度は、第１のイオン注入工程において注入される第１の導電型の不純物元素の濃度の２倍以上であることを特徴とする。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【目的】ゲート酸化膜の信頼性を確保しながらＢ（ボロン）の吸い出し現象やＰ（リン）のパイルアップ現象を補償して正常に動作するＭＯＳＦＥＴ素子を形成できる半導体装置の製造方法を提供する。
【解決手段】ｎ型拡散層９の表面層にｐ型拡散層１０を形成し、その後のゲート酸化膜１１の形成により生じたＢ（ボロン）の吸い出し現象やＰ（リン）のパイルアップ現象を９００℃以上の熱処理をすることで補償し、ｎ型化したｐ型拡散層１０の表面をｐ型に戻して、ゲート酸化膜１１の信頼性を確保しながら、正常に動作するＭＯＳＦＥＴ素子を有する半導体装置の製造方法を提供することができる。 （もっと読む）

【課題】比誘電率が高くリーク電流の少ない絶縁膜を提供する。
【解決手段】基板と、前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、前記ゲート電極と前記半導体層の間にゲート絶縁層と、を備え、前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタを提供することにより上記課題を解決する。 （もっと読む）

サブストレートとサブストレートの上に形成された半導体ボディを有する半導体デバイスである。半導体ボディはソース領域とドレイン領域を有している。ソース領域、ドレイン領域、またはその組み合わせは、第一の側面、第二の側面、及び上面を有している。第一の側面は第二の側面と向かい合っており、上面は底面と向かい合っている。ソース領域、ドレイン領域、またはその組み合わせは、実質的に全ての第一の側面の上に、実質的に全ての第二の側面の上に、そして上面の上に、形成されたメタル層を有している。
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【課題】ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保する。
【解決手段】被覆絶縁膜１２０は、ゲート電極１４０のチャネル幅方向における少なくとも一部上に形成されている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、ゲート電極１４０上、及び被覆絶縁膜１２０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。シリサイド層１４２は、ゲート電極１４０上に形成されている。サイドウォール１６０は、被覆絶縁膜１２０が形成されている領域においてはゲート電極１４０より高く形成されている。そしてコンタクト２１０は、ゲート電極１４０のうち被覆絶縁膜１２０が形成されている領域に面している。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】トランジスタを備えた半導体装置において、トランジスタのＧＩＤＬを抑制する。
【解決手段】縦型トランジスタを備えた半導体装置に関する。縦型トランジスタは、半導体領域と、半導体領域上に設けられた柱状領域と、柱状領域の側面を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、柱状領域の上部に設けられた第１の不純物拡散領域と、半導体領域内に柱状領域を囲むように設けられた第２の不純物拡散領域と、を有する。第１の不純物拡散領域は、柱状領域の側面と離間するように設けられている。 （もっと読む）

【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。
【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層上に第１窒化物半導体層および第２窒化物半導体層が順次積層された窒化物半導体積層体と、窒化物半導体積層体の上面に接する、ソース電極およびドレイン電極と、ソース電極およびドレイン電極の間の窒化物半導体積層体における、第１窒化物半導体層の一部および第２窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域上に形成された窒化物半導体膜と、リセス領域の内壁面、および第２窒化物半導体層の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを有し、第２窒化物半導体層は、第１窒化物半導体層に比べて広い禁制帯幅を有し、窒化物半導体膜の上面は、第１窒化物半導体層の上面よりも低いことを特徴とする。 （もっと読む）

【課題】 所望の極浅拡散層を形成することが可能な半導体製造方法を提供する。
【解決手段】
シリコン基板１にイオン注入するイオン注入工程と、イオン注入工程の後に、シリコン
基板１にマイクロ波を照射するマイクロ波照射工程と、マイクロ波照射工程の後に、シリ
コン基板１を熱処理装置に移し、シリコン基板に０．１ミリ以上１００ｍ秒以下のパルス
幅の光を照射することにより、シリコン基板１を熱処理する熱処理工程と、を備える。 （もっと読む）

【課題】形成する素子に要求される素子間耐圧や素子内部耐圧に応じたディープトレンチ膜を有する半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３と、が積層された基板１０と、基板１０にＮ＋型埋め込み層１２の形成位置よりも深く形成され、基板１０内の素子形成領域内を区画するディープトレンチ２０と、ディープトレンチ２０の内壁に沿って形成される側壁酸化膜２３，２４と、ディープトレンチ２０内を埋めるＴＥＯＳ膜を含むディープトレンチ膜２６と、ディープトレンチ膜２６で区画される素子形成領域に形成されるＬＤＭＯＳと、を備え、ディープトレンチ２０は、Ｎ＋型埋め込み層１２の上面よりも浅い位置の境界深さまでの第１のディープトレンチ２１と、境界深さから底部までの第１のディープトレンチ２１よりも小さい開口径を有する第２のディープトレンチ２２によって構成される。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有する第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】寄生抵抗の低下を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分１２ｂとを有する第２半導体層１２と、前記第２半導体層の前記第１部分上に形成された第３半導体層１３と、前記第２半導体層の前記第２部分の周囲に絶縁膜２１を介して形成されたゲート電極２２と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグ３１と、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。 （もっと読む）