半導体装置の製造方法
【課題】ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保する。
【解決手段】半導体基板１０の上に、エッチングストッパー膜１７、第１の層間絶縁膜１８及び第２の層間絶縁膜１９を順次形成する。次に、第１，第２の層間絶縁膜１８，１９を貫通し、且つ、エッチングストッパー膜１７を露出する第１のホール２３を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜１９における第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成する。次に、第１の変質層２５を除去して、第２のホール２７を形成する。次に、エッチングストッパー膜１７における第２のホール２７に露出する部分を除去して、第１のコンタクトホール２９を形成する。次に、第１のコンタクトホール２９に、第１のコンタクトプラグ３２Ａを形成する。
【解決手段】半導体基板１０の上に、エッチングストッパー膜１７、第１の層間絶縁膜１８及び第２の層間絶縁膜１９を順次形成する。次に、第１，第２の層間絶縁膜１８，１９を貫通し、且つ、エッチングストッパー膜１７を露出する第１のホール２３を形成する。次に、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜１９における第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成する。次に、第１の変質層２５を除去して、第２のホール２７を形成する。次に、エッチングストッパー膜１７における第２のホール２７に露出する部分を除去して、第１のコンタクトホール２９を形成する。次に、第１のコンタクトホール２９に、第１のコンタクトプラグ３２Ａを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極及びソース・ドレイン領域と接続するコンタクトプラグを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＶＬＳＩの集積度の向上に伴い、微細加工技術に対する要求は、益々厳しくなってきている。例えば、リソグラフィにより、レジストに開口部を形成し、開口部が形成されたレジストパターンをマスクとして、エッチングにより、コンタクトホールを形成する場合、コンタクトホールの底面の底面幅を、レジストパターンの開口部の開口幅よりも小さくすることが要求されている。
【０００３】
そこで、コンタクトホールの底面の底面幅を、レジストパターンの開口部の開口幅よりも小さくする技術として、特許文献１に記載の技術が提案されている。特許文献１に記載の技術では、多層レジストプロセスにより、コンタクトホールを形成する。
【０００４】
以下に、従来の半導体装置の製造方法について、図１０(a) 〜(c) 及び図１１(a) 〜(b) を参照しながら説明する。図１０(a) 〜図１１(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【０００５】
まず、図１０(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた活性領域１００ａ，１００ｂを形成する。その後、活性領域１００ａ，１００ｂの上に、ゲート絶縁膜１０２ａ，１０２ｂ及びゲート電極１０３ａ，１０３ｂを順次形成する。その後、ゲート電極１０３ａ，１０３ｂの側面の上に、内側サイドウォール１０４ａ，１０４ｂ及び外側サイドウォール１０５ａ，１０５ｂを有するサイドウォール１０５Ａ，１０５Ｂを形成する。その後、活性領域１００ａ，１００ｂにおけるサイドウォール１０５Ａ，１０５Ｂの外側方下に、ソース・ドレイン領域１０６ａ，１０６ｂを形成する。
【０００６】
次に、図１０(b) に示すように、半導体基板１００上の全面に、エッチングストッパー膜１０７を形成する。その後、エッチングストッパー膜１０７の上に、層間絶縁膜１０８を形成する。
【０００７】
次に、図１０(c) に示すように、層間絶縁膜１０８の上に、下層レジスト１０９Ａ、中間層レジスト１０９Ｂ及び上層レジストを形成する。その後、リソグラフィにより、上層レジストに、第１の開口部１１０及び第２の開口部１１１を形成する。これにより、第１，第２の開口部１１０，１１１が形成された上層レジストパターン１０９ｃを形成する。このようにして、層間絶縁膜１０８の上に、下層レジスト１０９Ａ、中間層レジスト１０９Ｂ及び上層レジストパターン１０９ｃが順次積層されてなる多層構造のレジストパターン１０９を形成する。
【０００８】
次に、図１１(a) に示すように、上層レジストパターン１０９ｃをマスクとして、中間層レジスト１０９Ｂ、下層レジスト１０９Ａ及び層間絶縁膜１０８に対して、エッチングを順次行う。これにより、層間絶縁膜１０８を貫通し、且つ、エッチングストッパー膜１０７を露出する第１，第２のホールを形成する。
【０００９】
その後、アッシング処理又は洗浄処理により、下層レジスト１０９Ａを除去する。
【００１０】
その後、エッチングにより、第１，第２のホールに露出するエッチングストッパー膜１０７を除去する。これにより、層間絶縁膜１０８及びエッチングストッパー膜１０７を貫通し、且つ、ゲート電極１０３ａの上面及びソース・ドレイン領域１０６ａの表面を露出する第１のコンタクトホール１１２を形成する。それと共に、層間絶縁膜１０８及びエッチングストッパー膜１０７を貫通し、且つ、ソース・ドレイン領域１０６ｂの表面を露出する第２のコンタクトホール１１３を形成する。
【００１１】
次に、図１１(b) に示すように、第１，第２のコンタクトホール１１２，１１３内に、バリアメタル膜１１４ａ，１１４ｂを介して、金属膜１１５ａ，１１５ｂが埋め込まれてなる第１，第２のコンタクトプラグ１１５Ａ，１１５Ｂを形成する。
【００１２】
以上のようにして、従来の半導体装置を製造する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−７６５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体装置では、以下に示す問題がある。この問題について、図１２及び図１３を参照しながら説明する。図１２及び図１３は、従来の半導体装置の構成を示す図である。図１２及び図１３の各々において、上側に、平面図を示し、下側に、断面図を示す。ここで、便宜上、平面図は矩形で示しているが、実際にはパターンのコーナー部は加工により丸みを帯びている。具体的には、図１２及び図１３に示す断面図は、それぞれ、平面図に示すXII-XII線及びXIII-XIII線のそれぞれにおける断面図である。なお、図１２〜図１３において、ゲート電極及び第１，第２のコンタクトプラグ等は、その配置関係（特にゲート電極と第１のコンタクトプラグの重なりや、ゲート電極と第２のコンタクトプラグの離間している位置関係）を示すためのものであり、各々の寸法や大小関係等は、実際と異なる。また、便宜上、図１２において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。同様に、図１３において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。
【００１５】
例えば４５ｎｍ以細のデザインルールの場合、第２のコンタクトプラグの底面の底面幅（図１２，１３：Ｙ参照）は、例えば６０ｎｍであることが望ましい。底面幅は、ゲート長方向の幅である。第１のコンタクトプラグの仮想幅（図１３：Ｚ参照）は、例えば７０ｎｍであることが望ましい。仮想幅は、ゲート幅方向の幅である。
【００１６】
ゲート長方向のリソグラフィの解像限界は、８０ｎｍである。このため、第２のコンタクトプラグの底面の底面幅を、所望の幅、即ち、６０ｎｍにするには、図１１(a) に示す工程において、第２のコンタクトホール１１３の形状を、テーパー形状とし、第２のコンタクトホール１１３の底面の底面幅を、８０ｎｍから２０ｎｍだけ縮小して６０ｎｍにする必要がある。
【００１７】
そこで、仮に、エッチング条件を、第２のコンタクトホールの底面の底面幅を、２０ｎｍだけ縮小するエッチング条件とし、エッチングにより、第１，第２のコンタクトホールを形成した場合、第１のコンタクトホールの仮想幅が、第２のコンタクトホールの底面の底面幅と同様に、２０ｎｍだけ縮小される。
【００１８】
ゲート幅方向のリソグラフィの解像限界は、８５ｎｍである。このため、第１のコンタクトホールの仮想幅が、８５ｎｍから２０ｎｍだけ縮小されて６５ｎｍになり、所望の幅、即ち、７０ｎｍにすることができない。
【００１９】
このため、接触幅（図１２，図１３：Ｘ参照）が小さくなり、充分な接触幅を確保することができず、ゲート電極と第１のコンタクトプラグとの接触不良を招く。接触幅は、ゲート電極２００ａ，２００ｂと第１のコンタクトプラグ２０１ａ，２０１ｂとが接触するゲート幅方向の幅である。
【００２０】
このように、半導体装置の微細化に伴い、第２のコンタクトホールの底面の底面幅を、比較的小さい幅にすることが求められる一方、半導体装置が微細化されることがあっても、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分な幅にすることが求められる。ここで、「充分な幅」とは、ゲート電極と第１のコンタクトプラグとの接触不良を招かない幅をいう。
【００２１】
従来では、上述の通り、第２のコンタクトホールの底面の底面幅を、所望の幅（比較的小さい幅）にした場合、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、所望の幅（充分な幅）にすることができない。その反対に、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、所望の幅（充分な幅）にした場合、第２のコンタクトホールの底面の底面幅を、所望の幅（比較的小さい幅）にすることができない。
【００２２】
なお、第１のコンタクトプラグの仮想幅を、６５ｎｍから７０ｎｍ（即ち、所望の幅）に拡げる為に、図１０(c) に示す工程において、第１の開口部１１０のゲート幅方向の開口幅を、８５ｎｍ（リソグラフィの解像限界）から９０ｎｍに拡げる手段が考えられる。しかしながら、第１の開口部のゲート幅方向の開口幅を拡げると、ゲート幅方向に隣り合う第１の開口部同士が接触する虞がある。例えば、図１２及び図１３に示すように、第１のコンタクトプラグ２０１ｂと対応する第１の開口部と、第１のコンタクトプラグ２０１ａと対応する第１の開口部とが接触する虞がある。
【００２３】
前記に鑑み、本発明の目的は、ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保することである。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における活性領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、ゲート電極の側面の上にサイドウォールを形成する工程（ｂ）と、活性領域におけるサイドウォールの外側方下に、ソース・ドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、エッチングストッパー膜、第１の層間絶縁膜及び第２の層間絶縁膜を順次形成する工程（ｄ）と、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、且つ、エッチングストッパー膜を露出する第１のホールを形成する工程（ｅ）と、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成する工程（ｆ）と、第１の変質層を除去して、第２のホールを形成する工程（ｇ）と、エッチングストッパー膜における第２のホールに露出する部分を除去して、第１のコンタクトホールを形成する工程（ｈ）と、第１のコンタクトホールに、第１のコンタクトプラグを形成する工程（ｉ）とを備えることを特徴とする。
【００２５】
本発明に係る半導体装置の製造方法によると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成した後、第１の変質層を除去して、第２のホールを形成する。これにより、第２のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）を、第１のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）よりも、第１の変質層の変質深さの２倍分だけ大きくすることができる。このため、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分に確保することができるので、ゲート電極と第１のコンタクトプラグとの接触不良を抑制することができる。
【００２６】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２の層間絶縁膜の上に、第１の開口部を有するレジストパターンを形成する工程（ｅ１）と、エッチングにより、レジストパターンをマスクとして、第１の開口部と対応する第１のホールを形成する工程（ｅ２）とを含み、工程（ｆ）は、プラズマ処理により、レジストパターンを除去する工程を含むことが好ましい。
【００２７】
本発明に係る半導体装置の製造方法において、工程（ｇ）において、フッ化水素酸液を用いた洗浄処理により、第１の変質層を除去することが好ましい。
【００２８】
本発明に係る半導体装置の製造方法において、第１のコンタクトホールは、ゲート電極の上面及びソース・ドレイン領域の表面を露出するコンタクトホールであり、第１のコンタクトプラグは、ゲート電極及びソース・ドレイン領域と接続するシェアードコンタクトであることが好ましい。
【００２９】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、且つ、エッチングストッパー膜を露出する第３のホールを形成する工程を含み、工程（ｆ）は、プラズマ処理により、第２の層間絶縁膜における第３のホールの側壁に露出する部分を変質して、第２の変質層を形成する工程を含み、工程（ｇ）は、第２の変質層を除去して、第４のホールを形成する工程を含み、工程（ｈ）は、エッチングストッパー膜における第４のホールに露出する部分を除去して、第２のコンタクトホールを形成する工程を含み、工程（ｉ）は、第２のコンタクトホールに、第２のコンタクトプラグを形成する工程を含み、第２のコンタクトホールは、ソース・ドレイン領域の表面を露出するコンタクトホールであり、第２のコンタクトプラグは、ソース・ドレイン領域と接続するノーマルコンタクトであることが好ましい。
【００３０】
このようにすると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第３のホールの側壁に露出する部分のみを変質して、第２の変質層を形成した後、第２の変質層を除去して、第４のホールを形成する。これにより、第４のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）のみを、第３のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）よりも大きくする一方、第４のホールにおける第１の層間絶縁膜に形成された部分の開口幅（以下、「下側開口幅」という）を、第３のホールにおける第１の層間絶縁膜に形成された部分の開口幅（以下、「下側開口幅」という）と同じにすることができ、第４のホールの下側開口幅が、第３のホールの下側開口幅よりも大きくなることはない。このため、第２のコンタクトプラグの底面の底面幅を、所望の幅（比較的小さい幅）にすることができる。
【００３１】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２の層間絶縁膜の上に、第１の開口部及び第２の開口部を有するレジストパターンを形成する工程（ｅ１）と、エッチングにより、レジストパターンをマスクとして、第１の開口部と対応する第１のホール、及び第２の開口部と対応する第３のホールを形成する工程（ｅ２）とを含み、工程（ｆ）は、プラズマ処理により、レジストパターンを除去する工程を含み、第２のコンタクトホールの底面の底面幅は、第２の開口部の開口幅よりも小さいことが好ましい。
【００３２】
本発明に係る半導体装置の製造方法において、第２の層間絶縁膜の比誘電率は、第１の層間絶縁膜の比誘電率よりも低いことが好ましい。
【００３３】
本発明に係る半導体装置の製造方法において、第２の層間絶縁膜は、比誘電率が２．５以上で且つ３．５以下の低誘電率膜であることが好ましい。
【００３４】
本発明に係る半導体装置の製造方法において、第２の層間絶縁膜は、比誘電率が２．２以上で且つ２．８以下の多孔質低誘電率膜であることが好ましい。
【００３５】
本発明に係る半導体装置の製造方法において、第１の層間絶縁膜の膜厚は、ゲート絶縁膜の膜厚とゲート電極の膜厚とを合計した合計膜厚と同じ、又は合計膜厚よりも小さく、工程（ｄ）において、第２の層間絶縁膜を、エッチングストッパー膜におけるゲート電極の上に形成された部分と接して形成することが好ましい。
【発明の効果】
【００３６】
本発明に係る半導体装置の製造方法によると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成した後、第１の変質層を除去して、第２のホールを形成する。これにより、第２のホールの上側開口幅を、第１のホールの上側開口幅よりも、第１の変質層の変質深さの２倍分だけ大きくすることができる。このため、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分に確保することができるので、ゲート電極と第１のコンタクトプラグとの接触不良を抑制することができる。
【図面の簡単な説明】
【００３７】
【図１】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図２】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図３】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図４】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図５】(a) 〜(b) は、本発明の一実施形態のその他の例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図６】ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜の脱離ガスの強度を示すグラフである。
【図７】本発明の一実施形態に係る半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すVII-VII線における断面図である。
【図８】本発明の一実施形態に係る半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すVIII-VIII線における断面図である。
【図９】本発明の一実施形態の変形例に係る半導体装置の構成を示す平面図である。
【図１０】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図１１】(a) 〜(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図１２】従来の半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すXII-XII線における断面図である。
【図１３】従来の半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すXIII-XIII線における断面図である。
【発明を実施するための形態】
【００３８】
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜(b) 、図２(a) 〜(b) 、図３(a) 〜(b) 及び図４(a) 〜(b) を参照しながら説明する。図１(a) 〜図４(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【００３９】
まず、図１(a) に示すように、半導体基板１０の上部に、素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ａ，１０ｂを形成する。
【００４０】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、ゲート絶縁膜用膜を形成する。又は例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、活性領域１０ａ，１０ｂの上に、ゲート絶縁膜用膜を形成する。その後、ゲート絶縁膜用膜の上に、例えばポリシリコンからなるゲート電極用膜を形成する。その後、ゲート電極用膜の上に、レジストパターンを形成した後、レジストパターンをマスクとして、ゲート電極用膜及びゲート絶縁膜用膜を順次パターニングする。これにより、活性領域１０ａ，１０ｂの上に、ゲート絶縁膜１２ａ，１２ｂ及びゲート電極１３ａ，１３ｂを順次形成する。
【００４１】
次に、例えばＣＶＤ法により、半導体基板１０上の全面に、内側サイドウォール用膜及び外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、異方性エッチングを順次行う。これにより、ゲート電極１３ａ，１３ｂの側面の上に、断面形状がＬ字状の内側サイドウォール１４ａ，１４ｂ、及び外側サイドウォール１５ａ，１５ｂを有するサイドウォール１５Ａ，１５Ｂを形成する。
【００４２】
次に、イオン注入により、ゲート電極１３ａ，１３ｂ及びサイドウォール１５Ａ，１５Ｂをマスクとして、活性領域１０ａ，１０ｂに、導電型不純物を注入する。これにより、活性領域１０ａ，１０ｂにおけるサイドウォール１５Ａ，１５Ｂの外側方下に、ソース・ドレイン領域１６ａ，１６ｂを自己整合的に形成する。
【００４３】
次に、図１(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば窒化シリコン（ＳｉＮ）からなるエッチングストッパー膜１７を形成する。
【００４４】
その後、例えばＬＰ（Low Pressure）−ＣＶＤ法により、例えばテトラエトキソオキソシランを原料として、エッチングストッパー膜１７の上に、例えば膜厚が１００ｎｍのＴＥＯＳからなる第１の層間絶縁膜１８を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜１８を平坦化する。平坦化された第１の層間絶縁膜１８は、膜厚が、ゲート絶縁膜１２ａ，１２ｂの膜厚とゲート電極１３ａ，１３ｂの膜厚とを合計した合計膜厚と同じである。このように、エッチングストッパー膜１７におけるゲート電極１３ａ，１３ｂの上に形成された部分が露出されるように、第１の層間絶縁膜１８を形成する。
【００４５】
その後、例えばプラズマＣＶＤ法により、例えば直鎖型分子構造を有するトリメチルシラン又はテトラメチルシランを原料として、第１の層間絶縁膜１８の上に、例えば膜厚が２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１９を形成する。ＳｉＯＣ膜は、ＳｉxＯyＣzで表される酸化シリコン系の膜であり、低誘電率膜である。ＳｉＯＣ膜は、有機・無機ハイブリッド膜と称される。ＳｉＯＣ膜の比誘電率は、２．５以上で且つ３．５以下であり、ＴＥＯＳ膜の比誘電率（３．９以上で且つ４以下）よりも低い。
【００４６】
次に、図２(a) に示すように、第２の層間絶縁膜１９の上に、例えば膜厚が２００ｎｍの下層レジスト２０Ａを形成する。下層レジスト２０Ａの材料としては、例えば、炭素を含み芳香環を有する材料、具体的には例えば、ノボラック系の材料を用いる。
【００４７】
その後、下層レジスト２０Ａの上に、例えば膜厚が７０ｎｍの中間層レジスト２０Ｂを形成する。中間層レジスト２０Ｂの材料としては、例えば、シリコンを含む材料、具体的には例えば、シロキサン系の材料を用いる。
【００４８】
その後、中間層レジスト２０Ｂの上に、例えば膜厚が１５０ｎｍの上層レジストを形成する。上層レジストは、例えば、アクリル系ポリマーをベースとした化学増幅型レジストである。
【００４９】
次に、リソグラフィにより、上層レジストに、ゲート電極及びソース・ドレイン領域と接続するシェアードコンタクト形成用（以下、ＳＣ形成用とする）第１の開口部２１、及びソース・ドレイン領域と接続するノーマルコンタクト形成用（以下、ＣＡ形成用とする）第２の開口部２２を形成する。これにより、ＳＣ用第１の開口部２１及びＣＡ用第２の開口部２２が形成された上層レジストパターン２０ｃを形成する。
【００５０】
ここで、図示を省略するが、ＳＣ用第１の開口部２１は、その平面形状が、長方形状であり、その長辺方向の開口幅（言い換えれば、ゲート長方向の開口幅）Ｗ21は、例えば１８５ｎｍであり、その短辺方向の開口幅（言い換えれば、ゲート幅方向の開口幅）は、例えば８５ｎｍである。ＣＡ用第２の開口部２２は、その平面形状が、正方形状であり、そのゲート長方向の開口幅Ｗ22及びゲート幅方向の開口幅は、例えば８０ｎｍである。ＳＣ用第１，ＣＡ用第２の開口部２１，２２は、便宜上、矩形としているが、実際の加工後は、コーナー部は丸く形成されている。
【００５１】
このようにして、第２の層間絶縁膜１９の上に、下層レジスト２０Ａ、中間層レジスト２０Ｂ及び上層レジストパターン２０ｃが順次積層されてなる多層構造のレジストパターン２０を形成する。
【００５２】
次に、図２(b) に示すように、上層レジストパターン２０ｃをマスクとして、中間層レジスト２０Ｂ、下層レジスト２０Ａ、第２の層間絶縁膜１９及び第１の層間絶縁膜１８に対して、エッチングを順次行う。
【００５３】
具体的には、まず、例えば２周波ＲＩＥ（Reactive Ion Etching）方式のプラズマエッチング装置を用いて、中間層レジスト２０Ｂに対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＦ4流量＝２００ｍｌ／ｍｉｎ（標準状態）、圧力：１０Ｐａ〜１５Ｐａ、上部電極のＲＦ電力：１０００Ｗ〜１２００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：５００Ｗ〜７００Ｗ（２ＭＨｚ）、下部温度（基板温度）：２０℃、エッチング時間：９０秒である。
【００５４】
次に、下層レジスト２０Ａに対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＯ2／Ｏ2／Ａｒ流量＝１００／５０／５００ｍｌ／ｍｉｎ（標準状態）、圧力：２Ｐａ〜４Ｐａ、上部電極のＲＦ電力：１３００Ｗ〜１５００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：５００Ｗ〜７００Ｗ（２ＭＨｚ）、下部温度：２０℃、エッチング時間：６０秒である。
【００５５】
次に、第２の層間絶縁膜１９及び第１の層間絶縁膜１８に対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、Ｃ4Ｆ6／Ｏ2／Ａｒ流量＝２５／２０／１０００ｍｌ／ｍｉｎ（標準状態）、圧力：４Ｐａ〜６Ｐａ、上部電極のＲＦ電力：１０００Ｗ〜１２００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：１８００Ｗ〜２０００Ｗ（２ＭＨｚ）、下部温度：２０℃、エッチング時間：９０秒である。
【００５６】
これにより、図２(b) に示すように、下層レジスト２０Ａ、第２の層間絶縁膜１９及び第１の層間絶縁膜１８を貫通し、且つ、エッチングストッパー膜１７を露出するＳＣ用第１のホール２３及びＣＡ用第３のホール２４を形成する。
【００５７】
次に、図３(a) に示すように、例えば酸素ガスを含むプラズマを用いたプラズマアッシング処理により、下層レジスト２０Ａを除去する。
【００５８】
具体的には、例えば平行平板電極が搭載されたＲＩＥ方式のプラズマアッシング装置を用いて、下層レジスト２０Ａに対して、次のようなプラズマアッシング条件で、プラズマアッシングを行う。プラズマアッシング条件は、例えば、Ｏ2流量＝３００ｍｌ／ｍｉｎ（標準状態）、酸素ガス圧力：３０Ｐａ〜３５Ｐａ、被処理基板が載置された下部電極の印加電力：３００Ｗ〜４００Ｗ、アッシング時間：３０秒である。
【００５９】
このとき、酸素ガスを含むプラズマにより、第２の層間絶縁膜１９における、ＳＣ用第１，ＣＡ用第３のホール２３，２４の側壁に露出する部分を変質させて、第１，第２の変質層２５，２６を形成する。第１の変質層２５の変質深さＤ25は、第２の変質層２６の変質深さＤ26の例えば約２倍程度である（Ｄ25＝Ｄ26×２）。第１，第２の変質層２５，２６は、酸素ガスを含むプラズマにより、第２の層間絶縁膜１９に衝撃を与えることによって生成された欠陥生成層であると推定される。
【００６０】
ここで、第２の層間絶縁膜１９が変質して第１，第２の変質層２５，２６が形成される一方、第１の層間絶縁膜１８は殆ど変質せずに変質層が形成されないのは、次のような理由によるものと考えられる。第１の層間絶縁膜１８（ＴＥＯＳ膜）と第２の層間絶縁膜１９（ＳｉＯＣ膜）とは、膜質が互いに異なるため、変質度合が互いに異なる。具体的には、第２の層間絶縁膜１９（ＳｉＯＣ膜）の変質度合は、第１の層間絶縁膜１８（ＴＥＯＳ膜）の変質度合よりも大きい。このため、図２(a) に示すように、第２の層間絶縁膜１９が変質して第１，第２の変質層２５，２６が形成される一方、第１の層間絶縁膜１８は殆ど変質せずに変質層が形成されない。
【００６１】
またここで、第１の変質層２５の変質深さＤ25が、第２の変質層２６の変質深さＤ26よりも深くなるのは、次のような理由によるものと考えられる。ＳＣ用第１のホール２３の開口面積は、ＣＡ用第３のホール２４の開口面積よりも大きいため、ＳＣ用第１のホール２３は、ＣＡ用第３のホール２４に比べて、酸素ガスを含むプラズマが入り込み易い。このため、ＳＣ用第１のホール２３に入り込むプラズマの量は、ＣＡ用第３のホール２４に入り込むプラズマの量よりも多いため、第１の変質層２５の変質深さＤ25が、第２の変質層２６の変質深さＤ26よりも深くなる。
【００６２】
次に、図３(b) に示すように、例えば希釈フッ化水素酸（ＨＦ）液を用いた洗浄処理により、第１，第２の変質層２５，２６を除去する。第１，第２の変質層２５，２６のエッチング速度は、第２の層間絶縁膜１９、第１の層間絶縁膜１８及びエッチングストッパー膜１７のエッチング速度よりも速いため、第１，第２の変質層２５，２６を選択的に除去することができる。これにより、ＳＣ用第２のホール２７及びＣＡ用第４のホール２８を形成する。
【００６３】
ＳＣ用第２のホール２７の上側開口幅（図３(b)：Ｗ27x参照）は、ＳＣ用第１のホール２３の上側開口幅（図２(b)：Ｗ23x参照）よりも、第１の変質層２５の変質深さＤ25の２倍分だけ大きくなる（Ｗ27x＞Ｗ23x）。同様に、ＣＡ用第４のホール２８の上側開口幅（図３(b)：Ｗ28x参照）は、ＣＡ用第３のホール２４の上側開口幅（図２(b)：Ｗ24x参照）よりも、第２の変質層２６の変質深さＤ26の２倍分だけ大きくなる（Ｗ28x＞Ｗ24x）。ここで、「上側開口幅」とは、ＳＣ用第１，ＳＣ用第２，ＣＡ用第３，ＣＡ用第４のホール２３，２７，２４，２８における、第２の層間絶縁膜１９に形成された部分の開口幅をいう。
【００６４】
一方、ＳＣ用第２のホール２７の下側開口幅（図３(b)：Ｗ27y参照）は、ＳＣ用第１のホール２３の下側開口幅（図２(b)：Ｗ23y参照）と同じである（Ｗ27y＝Ｗ23y）。同様に、ＣＡ用第４のホール２８の下側開口幅（図３(b)：Ｗ28y参照）は、ＣＡ用第３のホール２４の下側開口幅（図２(b)：Ｗ24y参照）と同じである（Ｗ28y＝Ｗ24y）。ここで、「下側開口幅」とは、ＳＣ用第１，ＳＣ用第２，ＣＡ用第３，ＣＡ用第４のホール２３，２７，２４，２８における、第１の層間絶縁膜１８に形成された部分の開口幅をいう。
【００６５】
次に、図４(a) に示すように、例えばエッチングにより、エッチングストッパー膜１７におけるＳＣ用第２，ＣＡ用第４のホール２７，２８に露出する部分を除去する。
【００６６】
具体的には、例えば２周波ＲＩＥ方式のプラズマエッチング装置を用いて、エッチングストッパー膜１７に対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＦ4／ＣＨＦ3／Ａｒ流量＝５０／１５０／１０００ｍｌ／ｍｉｎ（標準状態）、圧力：５Ｐａ〜７Ｐａ、上部電極のＲＦ電力：５００Ｗ〜７００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：３００Ｗ〜５００Ｗ（１３．５６ＭＨｚ）、下部温度：３０℃、エッチング時間：２０秒である。
【００６７】
これにより、ゲート電極１３ａの上面及びソース・ドレイン領域１６ａの表面を露出するＳＣ用第１のコンタクトホール２９を形成する。それと共に、ソース・ドレイン領域１６ｂの表面を露出するＣＡ用第２のコンタクトホール３０を形成する。
【００６８】
第２のコンタクトホール３０の底面幅Ｙは、上層レジストパターン（図２(a)：２０ｃ参照）に形成されたＣＡ用第２の開口部（図２(a)：２２参照）の開口幅（図２(a)：Ｗ22参照）よりも小さい。
【００６９】
その後、アッシング処理又は洗浄処理により、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０に残存するポリマー（図示省略）を除去する。
【００７０】
次に、図４(b) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法により、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の底面及び側壁の上、並びに第２の層間絶縁膜１９の上に、例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ）からなるバリアメタル膜を形成する。バリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の側壁の上に形成された部分の膜厚は、例えば１ｎｍ〜５ｎｍ程度である。バリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の底面の上に形成された部分の膜厚は、例えば１ｎｍ〜１０ｎｍ程度である。
【００７１】
その後、例えばＣＶＤ法又はＡＬＤ法により、バリアメタル膜の上に、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０内を埋め込むように、例えばタングステン（Ｗ）からなる金属膜を形成する。
【００７２】
その後、例えばＣＭＰ法により、金属膜及びバリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０外に形成された部分を除去する。これにより、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０内に、バリアメタル膜３１ａ，３１ｂを介して、金属膜３２ａ，３２ｂが埋め込まれてなる第１，第２のコンタクトプラグ３２Ａ，３２Ｂを形成する。
【００７３】
第１のコンタクトプラグ３２Ａは、ゲート電極１３ａ及びソース・ドレイン領域１６ａと接続するシェアードコンタクト（ＳＣ）である。第２のコンタクトプラグ３２Ｂは、ソース・ドレイン領域１６ｂと接続するノーマルコンタクト（ＣＡ）である。
【００７４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７５】
本実施形態によると、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、第２の層間絶縁膜１９におけるＳＣ用第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成した後、図３(b) に示すように、第１の変質層２５を除去して、ＳＣ用第２のホール２７を形成する。これにより、ＳＣ用第２のホール２７の上側開口幅（図３(b)：Ｗ27x参照）を、ＳＣ用第１のホール２３の上側開口幅（図２(b)：Ｗ23x参照）よりも、第１の変質層２５の変質深さＤ25の２倍分だけ大きくすることができる。このため、図４(a) に示すように、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとが接触する接触幅を、所望の幅（充分な幅）にし、接触幅を充分に確保することができるので、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとの接触不良を抑制することができる。
【００７６】
さらに、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、第２の層間絶縁膜１９におけるＣＡ用第３のホール２４の側壁に露出する部分のみを変質して、第２の変質層２６を形成した後、図３(b) に示すように、第２の変質層２６を除去して、ＣＡ用第４のホール２８を形成する。これにより、ＣＡ用第４のホール２８の上側開口幅（図３(b)：Ｗ28x参照）のみを、ＣＡ用第３のホール２４の上側開口幅（図２(b)：Ｗ24x参照）よりも大きくする一方、ＣＡ用第４のホール２８の下側開口幅（図３(b)：Ｗ28y参照）を、ＣＡ用第３のホール２４の下側開口幅（図２(b)：Ｗ24y参照）と同じにすることができ、ＣＡ用第４のホール２８の下側開口幅が、ＣＡ用第３のホール２４の下側開口幅よりも大きくなることはない。このため、図４(a) に示すように、第２のコンタクトプラグ３２Ｂの底面の底面幅Ｙを、所望の幅（比較的小さい幅）にすることができる。
【００７７】
従って、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとが接触する接触幅を充分に確保すると共に、第２のコンタクトプラグ３２Ｂの底面の底面幅Ｙを所望の幅にすることができる。
【００７８】
なお、本実施形態では、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、下層レジスト２０Ａを除去し、この際に、第１，第２の変質層２５，２６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、酸素ガスを含むプラズマを用いたドライエッチングにより、ＳＣ用第１，ＣＡ用第３のホールを形成し、この際に、第１，第２の変質層を形成してもよい。即ち、酸素ガスを含むプラズマを用いたプラズマ処理により、第１，第２の変質層を形成すればよい。
【００７９】
また、本実施形態では、第１の層間絶縁膜１８の膜厚が、ゲート絶縁膜１２ａ，１２ｂの膜厚とゲート電極１３ａ，１３ｂの膜厚とを合計した合計膜厚と同じ場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の層間絶縁膜の膜厚が、合計膜厚よりも小さい場合でもよい。
【００８０】
このように、第１の層間絶縁膜の膜厚を、合計膜厚と同じ、又は合計膜厚よりも小さくすることが好ましい。即ち、エッチングストッパー膜におけるゲート電極の上に形成された部分が露出されるように、第１の層間絶縁膜を形成し、第２の層間絶縁膜を、該部分と接して形成することが好ましい。
【００８１】
その他に例えば、第１の層間絶縁膜の膜厚が、合計膜厚よりも大きい場合でもよい。但し、この場合、本実施形態における図１(a) 〜(b) 、図２(a) 〜(b) 及び図３(a) 〜(b) に示す工程と同様の工程を順次行い、図５(a) に示す構成を得た後、図５(b) に示すように、エッチングにより、ＳＣ用第２，ＣＡ用第４のホール２７，２８に露出する第１の層間絶縁膜１８及びエッチングストッパー膜１７を除去して、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０を形成する。その後、本実施形態における図４(b) に示す工程と同様の工程を行う。
【００８２】
また、本実施形態では、レジストパターンとして、下層レジスト２０Ａ、中間層レジスト２０Ｂ及び上層レジストパターン２０ｃが順次積層されてなる積層構造のレジストパターン２０を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、単層構造のレジストパターンを用いてもよい。
【００８３】
＜一実施形態の変形例＞
以下に、本発明の一実施形態の変形例に係る半導体装置の製造方法について説明する。本変形例では、一実施形態と相違する点について主に説明し、一実施形態と共通する点については説明を適宜省略する。
【００８４】
本変形例と一実施形態との相違点は、以下に示す点である。
【００８５】
一実施形態では、第２の層間絶縁膜１９として、比誘電率が、例えば２．５以上で且つ３．５以下のＳｉＯＣからなる低誘電率膜を用いる。低誘電率膜は、微視的に見て、概ね一様な原子密度の分布を持つ。
【００８６】
これに対し、本変形例では、第２の層間絶縁膜として、比誘電率が、例えば２．２以上で且つ２．８以下のＳｉＯＣからなる多孔質低誘電率膜を用いる。ここで、多孔質低誘電率膜とは、膜中に複数の空孔を含む膜をいう。
【００８７】
ＳｉＯＣからなる多孔質低誘電率膜は、次のようにして形成される。まず、トリメチルシラン又はテトラメチルシランと、ポロジェンとを混在させた材料を原料として、プラズマＣＶＤ法により、ポロジェンからなる複数の粒子を含むＳｉＯＣ膜を形成する。ポロジェンは、例えば、Ｓｉ−Ｏ結合を含み環状分子構造を持つ有機化合物、具体的には例えば、環状型シロキサンである。その後、例えば、紫外線照射により、ＳｉＯＣ膜に含まれる複数の粒子を脱離させて、複数の空孔を含むＳｉＯＣからなる多孔質低誘電率膜を形成する。多孔質低誘電率膜は、膜中に比誘電率が真空に近い空孔を複数含むため、その比誘電率は、低誘電率膜の比誘電率よりも低い。
【００８８】
このように、本変形例では、第２の層間絶縁膜として、多孔質低誘電率膜を用いる点以外は、一実施形態と同様である。
【００８９】
ここで、低誘電率膜と多孔質低誘電率膜との変質度合の差異について、以下に説明する。
【００９０】
多孔質低誘電率膜の変質度合は、低誘電率膜の変質度合よりも大きい。これは、次のような理由によるものと考えられる。多孔質低誘電率膜は、複数の空孔を含むため、ＳＣ用第１，ＣＡ用第３のホール（図２(b)：２３，２４参照）の側壁には、空孔が曝露されている。このため、酸素ガスを含むプラズマを用いたプラズマ処理時に、曝露された空孔に、プラズマが入り込む。このため、多孔質低誘電率膜に入り込むプラズマの量は、低誘電率膜に入り込むプラズマの量よりも多いため、多孔質低誘電率膜の変質度合は、低誘電率膜の変質度合よりも大きい。
【００９１】
ＳｉＯＣからなる多孔質低誘電率膜（以下、「多孔質ＳｉＯＣ膜」という）を変質させることができるのは、次のような理由によるものと考えられる。酸素ガスを含むプラズマにより、多孔質ＳｉＯＣ膜に衝撃を与えることによって、トリメチルシラン又はテトラメチルシランを起源とするＳｉ−ＣＨ3結合、及びポロジェンを起源とするＳｉ−Ｏ結合を切断する。このように、多孔質ＳｉＯＣ膜に、分子構造的なダメージを与えて、ダメージを受けた部分を変質させる。
【００９２】
低誘電率膜と多孔質低誘電率膜との変質度合の差異は、以下のような結果からも示唆される。低誘電率膜と多孔質低誘電率膜との変質度合の差異について、図６を参照しながら説明する。図６は、ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜の脱離ガスの強度を示すグラフである。
【００９３】
図６において、縦軸は、脱離ガスの強度を示す。脱離ガスの強度は、昇温脱離ガス分析法（ＴＤＳ：Thermal Desorption Spectroscopy：法）により得た。具体的には、真空中で、試料（具体的には、ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜）にランプ光を照射し、光吸収により試料が昇温した際に、試料から脱離する脱離ガスの成分を質量分析計で検出し、検出された結果から脱離ガスの強度を得た。
【００９４】
図６に示すように、多孔質ＳｉＯＣ膜の脱離ガスの強度は、ＳｉＯＣ膜の脱離ガスの強度よりも大きい。具体的には例えば、多孔質ＳｉＯＣ膜の脱離ガスの強度は、ＳｉＯＣ膜の脱離ガスの強度の約２倍である。
【００９５】
図６の結果から判るように、多孔質ＳｉＯＣ膜から脱離する脱離ガスの量は、ＳｉＯＣ膜から脱離する脱離ガスの量よりも多く、多孔質ＳｉＯＣ膜の吸湿性は、ＳｉＯＣ膜の吸湿性よりも高い。このため、多孔質ＳｉＯＣ膜は、ＳｉＯＣ膜よりも、ダメージを受け易く、多孔質ＳｉＯＣ膜が変質してなる変質層の変質深さは、ＳｉＯＣ膜が変質してなる変質層の変質深さよりも深い。具体的には例えば、図６の結果から、多孔質ＳｉＯＣ膜が変質してなる変質層の変質深さは、ＳｉＯＣ膜が変質してなる変質層の変質深さの約２倍であることが推定される。
【００９６】
本変形例によると、第２の層間絶縁膜として、多孔質低誘電率膜を用いるため、酸素を含むプラズマを用いたプラズマ処理時に、第２の層間絶縁膜が変質してなる第１，第２の変質層の変質深さを、深くすることができる。
【００９７】
−接触幅の比較−
以下に、ゲート電極と第１のコンタクトプラグとが接触する接触幅について、図７〜図９を参照しながら説明する。図７及び図８は、本発明の一実施形態に係る半導体装置の構成を示す図である。図９は、本発明の一実施形態の変形例に係る半導体装置の構成を示す平面図である。図７及び図８の各々において、上側に、平面図を示し、下側に、断面図を示す。具体的には、図７及び図８に示す断面図は、それぞれ、平面図に示すVII-VII線及びVIII-VIII線のそれぞれにおける断面図である。なお、図７及び図８に示す平面図、並びに図９において、簡略的に図示する為に、ゲート電極、第１，第２のコンタクトプラグのみを図示する。また、第１，第２のコンタクトプラグは、その平面形状が、実際には、角部が丸みを帯びた形状になるが、簡略的に図示する為に、その平面形状を、矩形状として図示する。また、図７〜図９において、ゲート電極及び第１，第２のコンタクトプラグ等は、その配置関係（特にゲート電極と第１のコンタクトプラグの重なりや、ゲート電極と第２のコンタクトプラグの離間している位置関係）を示すためのものであり、各々の寸法や大小関係等は、実際と異なる。また、簡略的に図示する為に、図７において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で図示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。同様に、図８〜図９において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で図示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。
【００９８】
例えば４５ｎｍ以細のデザインルールの場合、接触幅は、１５ｎｍ以上であることが望ましい。
【００９９】
しかしながら、前述の図１２及び図１３に示すように、従来の場合、接触幅Ｘは、１４ｎｍ程度であり、充分な幅を確保することができない。
【０１００】
これに対し、図７及び図８に示すように、一実施形態の場合、Ｘ線小角散乱（ＳＡＸＳ：Small Angle X-Ray Scattering）測定により、接触幅Ｘは、１６ｎｍ程度であり、充分な幅を確保することができる。一実施形態の場合、従来に比べて、２ｎｍ程度だけ、接触幅を大きくすることができる。ここで、「ＳＡＸＳ」測定とは、試料にＸ線を照射し、散乱するＸ線のうち、散乱角が小さいＸ線を測定することにより、試料の構造情報が得られる測定である。接触幅Ｘは、ゲート電極５０ａ，５０ｂと第１のコンタクトプラグ５１ａ，５１ｂとが接触するゲート幅方向の幅である。
【０１０１】
図９に示すように、変形例の場合、ＳＡＸＳ測定により、接触幅Ｘは、２０ｎｍ程度であり、充分な幅を確保することができる。変形例の場合、従来に比べて、６ｎｍ程度だけ、接触幅を大きくすることができる。接触幅Ｘは、ゲート電極５０ａ，５０ｂと第１のコンタクトプラグ６１ａ，６１ｂとが接触するゲート幅方向の幅である。
【０１０２】
従って、必要とされる接触幅に応じて、第２の層間絶縁膜として、低誘電率膜又は多孔質低誘電率膜を選択して用いることにより、接触幅を所望の幅にすることができる。
【０１０３】
また、図７及び図８に示すように、底面幅Ｙは、例えば６０ｎｍである。同様に、図９に示すように、底面幅Ｙは、例えば６０ｎｍである。底面幅Ｙは、第２のコンタクトプラグ５２ａ，５２ｂ，６２ａ，６２ｂの底面のゲート長方向の幅である。
【０１０４】
図７及び図８に示す接触幅Ｘ（Ｘ＝１６ｎｍ）と、図９に示す接触幅Ｘ（Ｘ＝２０ｎｍ）とは、互いに異なるものの、図７及び図８に示す底面幅Ｙ（Ｙ＝６０ｎｍ）と、図９に示す底面幅Ｙ（Ｙ＝６０ｎｍ）とは、互いに同じである。このように、第２の層間絶縁膜として、多孔質低誘電率膜を用いた場合、低誘電率膜を用いた場合に比べて、４ｎｍ程度だけ、接触幅Ｘを大きくすることができる。一方、第２の層間絶縁膜として、低誘電率膜を用いた場合、及び多孔質低誘電率膜を用いた場合の何れであっても、底面幅Ｙを所望の幅（比較的小さい幅）にすることができる。
【産業上の利用可能性】
【０１０５】
以上説明したように、本発明は、ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保することができ、ゲート電極及びソース・ドレイン領域と接続する第１のコンタクトプラグを有する半導体装置の製造方法に有用である。
【符号の説明】
【０１０６】
１０ 半導体基板
１０ａ，１０ｂ 活性領域
１１ 素子分離領域
１２ａ，１２ｂ ゲート絶縁膜
１３ａ，１３ｂ ゲート電極
１４ａ，１４ｂ 内側サイドウォール
１５ａ，１５ｂ 外側サイドウォール
１５Ａ，１５Ｂ サイドウォール
１６ａ，１６ｂ ソース・ドレイン領域
１７ エッチングストッパー膜
１８ 第１の層間絶縁膜
１９ 第２の層間絶縁膜
２０Ａ 下層レジスト
２０Ｂ 中間層レジスト
２０ｃ 上層レジストパターン
２０ レジストパターン
２１ ＳＣ用第１の開口部
２２ ＣＡ用第２の開口部
２３ ＳＣ用第１のホール
２４ ＣＡ用第３のホール
２５ 第１の変質層
２６ 第２の変質層
２７ ＳＣ用第２のホール
２８ ＣＡ用第４のホール
２９ ＳＣ用第１のコンタクトホール
３０ ＣＡ用第２のコンタクトホール
３１ａ，３１ｂ バリアメタル膜
３２ａ，３２ｂ 金属膜
３２Ａ 第１のコンタクトプラグ（ＳＣ，シェアードコンタクト）
３２Ｂ 第２のコンタクトプラグ（ＣＡ，ノーマルコンタクト）
５０ａ，５０ｂ，ゲート電極
５１ａ，５１ｂ，６１ａ，６１ｂ 第１のコンタクトプラグ
５２ａ，５２ｂ，６２ａ，６２ｂ 第２のコンタクトプラグ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極及びソース・ドレイン領域と接続するコンタクトプラグを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＶＬＳＩの集積度の向上に伴い、微細加工技術に対する要求は、益々厳しくなってきている。例えば、リソグラフィにより、レジストに開口部を形成し、開口部が形成されたレジストパターンをマスクとして、エッチングにより、コンタクトホールを形成する場合、コンタクトホールの底面の底面幅を、レジストパターンの開口部の開口幅よりも小さくすることが要求されている。
【０００３】
そこで、コンタクトホールの底面の底面幅を、レジストパターンの開口部の開口幅よりも小さくする技術として、特許文献１に記載の技術が提案されている。特許文献１に記載の技術では、多層レジストプロセスにより、コンタクトホールを形成する。
【０００４】
以下に、従来の半導体装置の製造方法について、図１０(a) 〜(c) 及び図１１(a) 〜(b) を参照しながら説明する。図１０(a) 〜図１１(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【０００５】
まず、図１０(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた活性領域１００ａ，１００ｂを形成する。その後、活性領域１００ａ，１００ｂの上に、ゲート絶縁膜１０２ａ，１０２ｂ及びゲート電極１０３ａ，１０３ｂを順次形成する。その後、ゲート電極１０３ａ，１０３ｂの側面の上に、内側サイドウォール１０４ａ，１０４ｂ及び外側サイドウォール１０５ａ，１０５ｂを有するサイドウォール１０５Ａ，１０５Ｂを形成する。その後、活性領域１００ａ，１００ｂにおけるサイドウォール１０５Ａ，１０５Ｂの外側方下に、ソース・ドレイン領域１０６ａ，１０６ｂを形成する。
【０００６】
次に、図１０(b) に示すように、半導体基板１００上の全面に、エッチングストッパー膜１０７を形成する。その後、エッチングストッパー膜１０７の上に、層間絶縁膜１０８を形成する。
【０００７】
次に、図１０(c) に示すように、層間絶縁膜１０８の上に、下層レジスト１０９Ａ、中間層レジスト１０９Ｂ及び上層レジストを形成する。その後、リソグラフィにより、上層レジストに、第１の開口部１１０及び第２の開口部１１１を形成する。これにより、第１，第２の開口部１１０，１１１が形成された上層レジストパターン１０９ｃを形成する。このようにして、層間絶縁膜１０８の上に、下層レジスト１０９Ａ、中間層レジスト１０９Ｂ及び上層レジストパターン１０９ｃが順次積層されてなる多層構造のレジストパターン１０９を形成する。
【０００８】
次に、図１１(a) に示すように、上層レジストパターン１０９ｃをマスクとして、中間層レジスト１０９Ｂ、下層レジスト１０９Ａ及び層間絶縁膜１０８に対して、エッチングを順次行う。これにより、層間絶縁膜１０８を貫通し、且つ、エッチングストッパー膜１０７を露出する第１，第２のホールを形成する。
【０００９】
その後、アッシング処理又は洗浄処理により、下層レジスト１０９Ａを除去する。
【００１０】
その後、エッチングにより、第１，第２のホールに露出するエッチングストッパー膜１０７を除去する。これにより、層間絶縁膜１０８及びエッチングストッパー膜１０７を貫通し、且つ、ゲート電極１０３ａの上面及びソース・ドレイン領域１０６ａの表面を露出する第１のコンタクトホール１１２を形成する。それと共に、層間絶縁膜１０８及びエッチングストッパー膜１０７を貫通し、且つ、ソース・ドレイン領域１０６ｂの表面を露出する第２のコンタクトホール１１３を形成する。
【００１１】
次に、図１１(b) に示すように、第１，第２のコンタクトホール１１２，１１３内に、バリアメタル膜１１４ａ，１１４ｂを介して、金属膜１１５ａ，１１５ｂが埋め込まれてなる第１，第２のコンタクトプラグ１１５Ａ，１１５Ｂを形成する。
【００１２】
以上のようにして、従来の半導体装置を製造する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−７６５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体装置では、以下に示す問題がある。この問題について、図１２及び図１３を参照しながら説明する。図１２及び図１３は、従来の半導体装置の構成を示す図である。図１２及び図１３の各々において、上側に、平面図を示し、下側に、断面図を示す。ここで、便宜上、平面図は矩形で示しているが、実際にはパターンのコーナー部は加工により丸みを帯びている。具体的には、図１２及び図１３に示す断面図は、それぞれ、平面図に示すXII-XII線及びXIII-XIII線のそれぞれにおける断面図である。なお、図１２〜図１３において、ゲート電極及び第１，第２のコンタクトプラグ等は、その配置関係（特にゲート電極と第１のコンタクトプラグの重なりや、ゲート電極と第２のコンタクトプラグの離間している位置関係）を示すためのものであり、各々の寸法や大小関係等は、実際と異なる。また、便宜上、図１２において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。同様に、図１３において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。
【００１５】
例えば４５ｎｍ以細のデザインルールの場合、第２のコンタクトプラグの底面の底面幅（図１２，１３：Ｙ参照）は、例えば６０ｎｍであることが望ましい。底面幅は、ゲート長方向の幅である。第１のコンタクトプラグの仮想幅（図１３：Ｚ参照）は、例えば７０ｎｍであることが望ましい。仮想幅は、ゲート幅方向の幅である。
【００１６】
ゲート長方向のリソグラフィの解像限界は、８０ｎｍである。このため、第２のコンタクトプラグの底面の底面幅を、所望の幅、即ち、６０ｎｍにするには、図１１(a) に示す工程において、第２のコンタクトホール１１３の形状を、テーパー形状とし、第２のコンタクトホール１１３の底面の底面幅を、８０ｎｍから２０ｎｍだけ縮小して６０ｎｍにする必要がある。
【００１７】
そこで、仮に、エッチング条件を、第２のコンタクトホールの底面の底面幅を、２０ｎｍだけ縮小するエッチング条件とし、エッチングにより、第１，第２のコンタクトホールを形成した場合、第１のコンタクトホールの仮想幅が、第２のコンタクトホールの底面の底面幅と同様に、２０ｎｍだけ縮小される。
【００１８】
ゲート幅方向のリソグラフィの解像限界は、８５ｎｍである。このため、第１のコンタクトホールの仮想幅が、８５ｎｍから２０ｎｍだけ縮小されて６５ｎｍになり、所望の幅、即ち、７０ｎｍにすることができない。
【００１９】
このため、接触幅（図１２，図１３：Ｘ参照）が小さくなり、充分な接触幅を確保することができず、ゲート電極と第１のコンタクトプラグとの接触不良を招く。接触幅は、ゲート電極２００ａ，２００ｂと第１のコンタクトプラグ２０１ａ，２０１ｂとが接触するゲート幅方向の幅である。
【００２０】
このように、半導体装置の微細化に伴い、第２のコンタクトホールの底面の底面幅を、比較的小さい幅にすることが求められる一方、半導体装置が微細化されることがあっても、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分な幅にすることが求められる。ここで、「充分な幅」とは、ゲート電極と第１のコンタクトプラグとの接触不良を招かない幅をいう。
【００２１】
従来では、上述の通り、第２のコンタクトホールの底面の底面幅を、所望の幅（比較的小さい幅）にした場合、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、所望の幅（充分な幅）にすることができない。その反対に、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、所望の幅（充分な幅）にした場合、第２のコンタクトホールの底面の底面幅を、所望の幅（比較的小さい幅）にすることができない。
【００２２】
なお、第１のコンタクトプラグの仮想幅を、６５ｎｍから７０ｎｍ（即ち、所望の幅）に拡げる為に、図１０(c) に示す工程において、第１の開口部１１０のゲート幅方向の開口幅を、８５ｎｍ（リソグラフィの解像限界）から９０ｎｍに拡げる手段が考えられる。しかしながら、第１の開口部のゲート幅方向の開口幅を拡げると、ゲート幅方向に隣り合う第１の開口部同士が接触する虞がある。例えば、図１２及び図１３に示すように、第１のコンタクトプラグ２０１ｂと対応する第１の開口部と、第１のコンタクトプラグ２０１ａと対応する第１の開口部とが接触する虞がある。
【００２３】
前記に鑑み、本発明の目的は、ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保することである。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における活性領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、ゲート電極の側面の上にサイドウォールを形成する工程（ｂ）と、活性領域におけるサイドウォールの外側方下に、ソース・ドレイン領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板の上に、エッチングストッパー膜、第１の層間絶縁膜及び第２の層間絶縁膜を順次形成する工程（ｄ）と、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、且つ、エッチングストッパー膜を露出する第１のホールを形成する工程（ｅ）と、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成する工程（ｆ）と、第１の変質層を除去して、第２のホールを形成する工程（ｇ）と、エッチングストッパー膜における第２のホールに露出する部分を除去して、第１のコンタクトホールを形成する工程（ｈ）と、第１のコンタクトホールに、第１のコンタクトプラグを形成する工程（ｉ）とを備えることを特徴とする。
【００２５】
本発明に係る半導体装置の製造方法によると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成した後、第１の変質層を除去して、第２のホールを形成する。これにより、第２のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）を、第１のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）よりも、第１の変質層の変質深さの２倍分だけ大きくすることができる。このため、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分に確保することができるので、ゲート電極と第１のコンタクトプラグとの接触不良を抑制することができる。
【００２６】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２の層間絶縁膜の上に、第１の開口部を有するレジストパターンを形成する工程（ｅ１）と、エッチングにより、レジストパターンをマスクとして、第１の開口部と対応する第１のホールを形成する工程（ｅ２）とを含み、工程（ｆ）は、プラズマ処理により、レジストパターンを除去する工程を含むことが好ましい。
【００２７】
本発明に係る半導体装置の製造方法において、工程（ｇ）において、フッ化水素酸液を用いた洗浄処理により、第１の変質層を除去することが好ましい。
【００２８】
本発明に係る半導体装置の製造方法において、第１のコンタクトホールは、ゲート電極の上面及びソース・ドレイン領域の表面を露出するコンタクトホールであり、第１のコンタクトプラグは、ゲート電極及びソース・ドレイン領域と接続するシェアードコンタクトであることが好ましい。
【００２９】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第１の層間絶縁膜及び第２の層間絶縁膜を貫通し、且つ、エッチングストッパー膜を露出する第３のホールを形成する工程を含み、工程（ｆ）は、プラズマ処理により、第２の層間絶縁膜における第３のホールの側壁に露出する部分を変質して、第２の変質層を形成する工程を含み、工程（ｇ）は、第２の変質層を除去して、第４のホールを形成する工程を含み、工程（ｈ）は、エッチングストッパー膜における第４のホールに露出する部分を除去して、第２のコンタクトホールを形成する工程を含み、工程（ｉ）は、第２のコンタクトホールに、第２のコンタクトプラグを形成する工程を含み、第２のコンタクトホールは、ソース・ドレイン領域の表面を露出するコンタクトホールであり、第２のコンタクトプラグは、ソース・ドレイン領域と接続するノーマルコンタクトであることが好ましい。
【００３０】
このようにすると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第３のホールの側壁に露出する部分のみを変質して、第２の変質層を形成した後、第２の変質層を除去して、第４のホールを形成する。これにより、第４のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）のみを、第３のホールにおける第２の層間絶縁膜に形成された部分の開口幅（以下、「上側開口幅」という）よりも大きくする一方、第４のホールにおける第１の層間絶縁膜に形成された部分の開口幅（以下、「下側開口幅」という）を、第３のホールにおける第１の層間絶縁膜に形成された部分の開口幅（以下、「下側開口幅」という）と同じにすることができ、第４のホールの下側開口幅が、第３のホールの下側開口幅よりも大きくなることはない。このため、第２のコンタクトプラグの底面の底面幅を、所望の幅（比較的小さい幅）にすることができる。
【００３１】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２の層間絶縁膜の上に、第１の開口部及び第２の開口部を有するレジストパターンを形成する工程（ｅ１）と、エッチングにより、レジストパターンをマスクとして、第１の開口部と対応する第１のホール、及び第２の開口部と対応する第３のホールを形成する工程（ｅ２）とを含み、工程（ｆ）は、プラズマ処理により、レジストパターンを除去する工程を含み、第２のコンタクトホールの底面の底面幅は、第２の開口部の開口幅よりも小さいことが好ましい。
【００３２】
本発明に係る半導体装置の製造方法において、第２の層間絶縁膜の比誘電率は、第１の層間絶縁膜の比誘電率よりも低いことが好ましい。
【００３３】
本発明に係る半導体装置の製造方法において、第２の層間絶縁膜は、比誘電率が２．５以上で且つ３．５以下の低誘電率膜であることが好ましい。
【００３４】
本発明に係る半導体装置の製造方法において、第２の層間絶縁膜は、比誘電率が２．２以上で且つ２．８以下の多孔質低誘電率膜であることが好ましい。
【００３５】
本発明に係る半導体装置の製造方法において、第１の層間絶縁膜の膜厚は、ゲート絶縁膜の膜厚とゲート電極の膜厚とを合計した合計膜厚と同じ、又は合計膜厚よりも小さく、工程（ｄ）において、第２の層間絶縁膜を、エッチングストッパー膜におけるゲート電極の上に形成された部分と接して形成することが好ましい。
【発明の効果】
【００３６】
本発明に係る半導体装置の製造方法によると、酸素ガスを含むプラズマを用いたプラズマ処理により、第２の層間絶縁膜における第１のホールの側壁に露出する部分を変質して、第１の変質層を形成した後、第１の変質層を除去して、第２のホールを形成する。これにより、第２のホールの上側開口幅を、第１のホールの上側開口幅よりも、第１の変質層の変質深さの２倍分だけ大きくすることができる。このため、ゲート電極と第１のコンタクトプラグとが接触する接触幅を、充分に確保することができるので、ゲート電極と第１のコンタクトプラグとの接触不良を抑制することができる。
【図面の簡単な説明】
【００３７】
【図１】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図２】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図３】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図４】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図５】(a) 〜(b) は、本発明の一実施形態のその他の例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図６】ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜の脱離ガスの強度を示すグラフである。
【図７】本発明の一実施形態に係る半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すVII-VII線における断面図である。
【図８】本発明の一実施形態に係る半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すVIII-VIII線における断面図である。
【図９】本発明の一実施形態の変形例に係る半導体装置の構成を示す平面図である。
【図１０】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図１１】(a) 〜(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【図１２】従来の半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すXII-XII線における断面図である。
【図１３】従来の半導体装置の構成を示す図であり、上側に示す図は、平面図であり、下側に示す図は、該平面図に示すXIII-XIII線における断面図である。
【発明を実施するための形態】
【００３８】
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜(b) 、図２(a) 〜(b) 、図３(a) 〜(b) 及び図４(a) 〜(b) を参照しながら説明する。図１(a) 〜図４(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
【００３９】
まず、図１(a) に示すように、半導体基板１０の上部に、素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ａ，１０ｂを形成する。
【００４０】
次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、ゲート絶縁膜用膜を形成する。又は例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、活性領域１０ａ，１０ｂの上に、ゲート絶縁膜用膜を形成する。その後、ゲート絶縁膜用膜の上に、例えばポリシリコンからなるゲート電極用膜を形成する。その後、ゲート電極用膜の上に、レジストパターンを形成した後、レジストパターンをマスクとして、ゲート電極用膜及びゲート絶縁膜用膜を順次パターニングする。これにより、活性領域１０ａ，１０ｂの上に、ゲート絶縁膜１２ａ，１２ｂ及びゲート電極１３ａ，１３ｂを順次形成する。
【００４１】
次に、例えばＣＶＤ法により、半導体基板１０上の全面に、内側サイドウォール用膜及び外側サイドウォール用膜を順次形成する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、異方性エッチングを順次行う。これにより、ゲート電極１３ａ，１３ｂの側面の上に、断面形状がＬ字状の内側サイドウォール１４ａ，１４ｂ、及び外側サイドウォール１５ａ，１５ｂを有するサイドウォール１５Ａ，１５Ｂを形成する。
【００４２】
次に、イオン注入により、ゲート電極１３ａ，１３ｂ及びサイドウォール１５Ａ，１５Ｂをマスクとして、活性領域１０ａ，１０ｂに、導電型不純物を注入する。これにより、活性領域１０ａ，１０ｂにおけるサイドウォール１５Ａ，１５Ｂの外側方下に、ソース・ドレイン領域１６ａ，１６ｂを自己整合的に形成する。
【００４３】
次に、図１(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば窒化シリコン（ＳｉＮ）からなるエッチングストッパー膜１７を形成する。
【００４４】
その後、例えばＬＰ（Low Pressure）−ＣＶＤ法により、例えばテトラエトキソオキソシランを原料として、エッチングストッパー膜１７の上に、例えば膜厚が１００ｎｍのＴＥＯＳからなる第１の層間絶縁膜１８を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜１８を平坦化する。平坦化された第１の層間絶縁膜１８は、膜厚が、ゲート絶縁膜１２ａ，１２ｂの膜厚とゲート電極１３ａ，１３ｂの膜厚とを合計した合計膜厚と同じである。このように、エッチングストッパー膜１７におけるゲート電極１３ａ，１３ｂの上に形成された部分が露出されるように、第１の層間絶縁膜１８を形成する。
【００４５】
その後、例えばプラズマＣＶＤ法により、例えば直鎖型分子構造を有するトリメチルシラン又はテトラメチルシランを原料として、第１の層間絶縁膜１８の上に、例えば膜厚が２００ｎｍのＳｉＯＣからなる第２の層間絶縁膜１９を形成する。ＳｉＯＣ膜は、ＳｉxＯyＣzで表される酸化シリコン系の膜であり、低誘電率膜である。ＳｉＯＣ膜は、有機・無機ハイブリッド膜と称される。ＳｉＯＣ膜の比誘電率は、２．５以上で且つ３．５以下であり、ＴＥＯＳ膜の比誘電率（３．９以上で且つ４以下）よりも低い。
【００４６】
次に、図２(a) に示すように、第２の層間絶縁膜１９の上に、例えば膜厚が２００ｎｍの下層レジスト２０Ａを形成する。下層レジスト２０Ａの材料としては、例えば、炭素を含み芳香環を有する材料、具体的には例えば、ノボラック系の材料を用いる。
【００４７】
その後、下層レジスト２０Ａの上に、例えば膜厚が７０ｎｍの中間層レジスト２０Ｂを形成する。中間層レジスト２０Ｂの材料としては、例えば、シリコンを含む材料、具体的には例えば、シロキサン系の材料を用いる。
【００４８】
その後、中間層レジスト２０Ｂの上に、例えば膜厚が１５０ｎｍの上層レジストを形成する。上層レジストは、例えば、アクリル系ポリマーをベースとした化学増幅型レジストである。
【００４９】
次に、リソグラフィにより、上層レジストに、ゲート電極及びソース・ドレイン領域と接続するシェアードコンタクト形成用（以下、ＳＣ形成用とする）第１の開口部２１、及びソース・ドレイン領域と接続するノーマルコンタクト形成用（以下、ＣＡ形成用とする）第２の開口部２２を形成する。これにより、ＳＣ用第１の開口部２１及びＣＡ用第２の開口部２２が形成された上層レジストパターン２０ｃを形成する。
【００５０】
ここで、図示を省略するが、ＳＣ用第１の開口部２１は、その平面形状が、長方形状であり、その長辺方向の開口幅（言い換えれば、ゲート長方向の開口幅）Ｗ21は、例えば１８５ｎｍであり、その短辺方向の開口幅（言い換えれば、ゲート幅方向の開口幅）は、例えば８５ｎｍである。ＣＡ用第２の開口部２２は、その平面形状が、正方形状であり、そのゲート長方向の開口幅Ｗ22及びゲート幅方向の開口幅は、例えば８０ｎｍである。ＳＣ用第１，ＣＡ用第２の開口部２１，２２は、便宜上、矩形としているが、実際の加工後は、コーナー部は丸く形成されている。
【００５１】
このようにして、第２の層間絶縁膜１９の上に、下層レジスト２０Ａ、中間層レジスト２０Ｂ及び上層レジストパターン２０ｃが順次積層されてなる多層構造のレジストパターン２０を形成する。
【００５２】
次に、図２(b) に示すように、上層レジストパターン２０ｃをマスクとして、中間層レジスト２０Ｂ、下層レジスト２０Ａ、第２の層間絶縁膜１９及び第１の層間絶縁膜１８に対して、エッチングを順次行う。
【００５３】
具体的には、まず、例えば２周波ＲＩＥ（Reactive Ion Etching）方式のプラズマエッチング装置を用いて、中間層レジスト２０Ｂに対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＦ4流量＝２００ｍｌ／ｍｉｎ（標準状態）、圧力：１０Ｐａ〜１５Ｐａ、上部電極のＲＦ電力：１０００Ｗ〜１２００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：５００Ｗ〜７００Ｗ（２ＭＨｚ）、下部温度（基板温度）：２０℃、エッチング時間：９０秒である。
【００５４】
次に、下層レジスト２０Ａに対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＯ2／Ｏ2／Ａｒ流量＝１００／５０／５００ｍｌ／ｍｉｎ（標準状態）、圧力：２Ｐａ〜４Ｐａ、上部電極のＲＦ電力：１３００Ｗ〜１５００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：５００Ｗ〜７００Ｗ（２ＭＨｚ）、下部温度：２０℃、エッチング時間：６０秒である。
【００５５】
次に、第２の層間絶縁膜１９及び第１の層間絶縁膜１８に対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、Ｃ4Ｆ6／Ｏ2／Ａｒ流量＝２５／２０／１０００ｍｌ／ｍｉｎ（標準状態）、圧力：４Ｐａ〜６Ｐａ、上部電極のＲＦ電力：１０００Ｗ〜１２００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：１８００Ｗ〜２０００Ｗ（２ＭＨｚ）、下部温度：２０℃、エッチング時間：９０秒である。
【００５６】
これにより、図２(b) に示すように、下層レジスト２０Ａ、第２の層間絶縁膜１９及び第１の層間絶縁膜１８を貫通し、且つ、エッチングストッパー膜１７を露出するＳＣ用第１のホール２３及びＣＡ用第３のホール２４を形成する。
【００５７】
次に、図３(a) に示すように、例えば酸素ガスを含むプラズマを用いたプラズマアッシング処理により、下層レジスト２０Ａを除去する。
【００５８】
具体的には、例えば平行平板電極が搭載されたＲＩＥ方式のプラズマアッシング装置を用いて、下層レジスト２０Ａに対して、次のようなプラズマアッシング条件で、プラズマアッシングを行う。プラズマアッシング条件は、例えば、Ｏ2流量＝３００ｍｌ／ｍｉｎ（標準状態）、酸素ガス圧力：３０Ｐａ〜３５Ｐａ、被処理基板が載置された下部電極の印加電力：３００Ｗ〜４００Ｗ、アッシング時間：３０秒である。
【００５９】
このとき、酸素ガスを含むプラズマにより、第２の層間絶縁膜１９における、ＳＣ用第１，ＣＡ用第３のホール２３，２４の側壁に露出する部分を変質させて、第１，第２の変質層２５，２６を形成する。第１の変質層２５の変質深さＤ25は、第２の変質層２６の変質深さＤ26の例えば約２倍程度である（Ｄ25＝Ｄ26×２）。第１，第２の変質層２５，２６は、酸素ガスを含むプラズマにより、第２の層間絶縁膜１９に衝撃を与えることによって生成された欠陥生成層であると推定される。
【００６０】
ここで、第２の層間絶縁膜１９が変質して第１，第２の変質層２５，２６が形成される一方、第１の層間絶縁膜１８は殆ど変質せずに変質層が形成されないのは、次のような理由によるものと考えられる。第１の層間絶縁膜１８（ＴＥＯＳ膜）と第２の層間絶縁膜１９（ＳｉＯＣ膜）とは、膜質が互いに異なるため、変質度合が互いに異なる。具体的には、第２の層間絶縁膜１９（ＳｉＯＣ膜）の変質度合は、第１の層間絶縁膜１８（ＴＥＯＳ膜）の変質度合よりも大きい。このため、図２(a) に示すように、第２の層間絶縁膜１９が変質して第１，第２の変質層２５，２６が形成される一方、第１の層間絶縁膜１８は殆ど変質せずに変質層が形成されない。
【００６１】
またここで、第１の変質層２５の変質深さＤ25が、第２の変質層２６の変質深さＤ26よりも深くなるのは、次のような理由によるものと考えられる。ＳＣ用第１のホール２３の開口面積は、ＣＡ用第３のホール２４の開口面積よりも大きいため、ＳＣ用第１のホール２３は、ＣＡ用第３のホール２４に比べて、酸素ガスを含むプラズマが入り込み易い。このため、ＳＣ用第１のホール２３に入り込むプラズマの量は、ＣＡ用第３のホール２４に入り込むプラズマの量よりも多いため、第１の変質層２５の変質深さＤ25が、第２の変質層２６の変質深さＤ26よりも深くなる。
【００６２】
次に、図３(b) に示すように、例えば希釈フッ化水素酸（ＨＦ）液を用いた洗浄処理により、第１，第２の変質層２５，２６を除去する。第１，第２の変質層２５，２６のエッチング速度は、第２の層間絶縁膜１９、第１の層間絶縁膜１８及びエッチングストッパー膜１７のエッチング速度よりも速いため、第１，第２の変質層２５，２６を選択的に除去することができる。これにより、ＳＣ用第２のホール２７及びＣＡ用第４のホール２８を形成する。
【００６３】
ＳＣ用第２のホール２７の上側開口幅（図３(b)：Ｗ27x参照）は、ＳＣ用第１のホール２３の上側開口幅（図２(b)：Ｗ23x参照）よりも、第１の変質層２５の変質深さＤ25の２倍分だけ大きくなる（Ｗ27x＞Ｗ23x）。同様に、ＣＡ用第４のホール２８の上側開口幅（図３(b)：Ｗ28x参照）は、ＣＡ用第３のホール２４の上側開口幅（図２(b)：Ｗ24x参照）よりも、第２の変質層２６の変質深さＤ26の２倍分だけ大きくなる（Ｗ28x＞Ｗ24x）。ここで、「上側開口幅」とは、ＳＣ用第１，ＳＣ用第２，ＣＡ用第３，ＣＡ用第４のホール２３，２７，２４，２８における、第２の層間絶縁膜１９に形成された部分の開口幅をいう。
【００６４】
一方、ＳＣ用第２のホール２７の下側開口幅（図３(b)：Ｗ27y参照）は、ＳＣ用第１のホール２３の下側開口幅（図２(b)：Ｗ23y参照）と同じである（Ｗ27y＝Ｗ23y）。同様に、ＣＡ用第４のホール２８の下側開口幅（図３(b)：Ｗ28y参照）は、ＣＡ用第３のホール２４の下側開口幅（図２(b)：Ｗ24y参照）と同じである（Ｗ28y＝Ｗ24y）。ここで、「下側開口幅」とは、ＳＣ用第１，ＳＣ用第２，ＣＡ用第３，ＣＡ用第４のホール２３，２７，２４，２８における、第１の層間絶縁膜１８に形成された部分の開口幅をいう。
【００６５】
次に、図４(a) に示すように、例えばエッチングにより、エッチングストッパー膜１７におけるＳＣ用第２，ＣＡ用第４のホール２７，２８に露出する部分を除去する。
【００６６】
具体的には、例えば２周波ＲＩＥ方式のプラズマエッチング装置を用いて、エッチングストッパー膜１７に対して、次のようなエッチング条件で、エッチングを行う。エッチング条件は、例えば、ＣＦ4／ＣＨＦ3／Ａｒ流量＝５０／１５０／１０００ｍｌ／ｍｉｎ（標準状態）、圧力：５Ｐａ〜７Ｐａ、上部電極のＲＦ電力：５００Ｗ〜７００Ｗ（１３．５６ＭＨｚ）、下部電極のＲＦ電力：３００Ｗ〜５００Ｗ（１３．５６ＭＨｚ）、下部温度：３０℃、エッチング時間：２０秒である。
【００６７】
これにより、ゲート電極１３ａの上面及びソース・ドレイン領域１６ａの表面を露出するＳＣ用第１のコンタクトホール２９を形成する。それと共に、ソース・ドレイン領域１６ｂの表面を露出するＣＡ用第２のコンタクトホール３０を形成する。
【００６８】
第２のコンタクトホール３０の底面幅Ｙは、上層レジストパターン（図２(a)：２０ｃ参照）に形成されたＣＡ用第２の開口部（図２(a)：２２参照）の開口幅（図２(a)：Ｗ22参照）よりも小さい。
【００６９】
その後、アッシング処理又は洗浄処理により、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０に残存するポリマー（図示省略）を除去する。
【００７０】
次に、図４(b) に示すように、例えばＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法により、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の底面及び側壁の上、並びに第２の層間絶縁膜１９の上に、例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ）からなるバリアメタル膜を形成する。バリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の側壁の上に形成された部分の膜厚は、例えば１ｎｍ〜５ｎｍ程度である。バリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０の底面の上に形成された部分の膜厚は、例えば１ｎｍ〜１０ｎｍ程度である。
【００７１】
その後、例えばＣＶＤ法又はＡＬＤ法により、バリアメタル膜の上に、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０内を埋め込むように、例えばタングステン（Ｗ）からなる金属膜を形成する。
【００７２】
その後、例えばＣＭＰ法により、金属膜及びバリアメタル膜におけるＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０外に形成された部分を除去する。これにより、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０内に、バリアメタル膜３１ａ，３１ｂを介して、金属膜３２ａ，３２ｂが埋め込まれてなる第１，第２のコンタクトプラグ３２Ａ，３２Ｂを形成する。
【００７３】
第１のコンタクトプラグ３２Ａは、ゲート電極１３ａ及びソース・ドレイン領域１６ａと接続するシェアードコンタクト（ＳＣ）である。第２のコンタクトプラグ３２Ｂは、ソース・ドレイン領域１６ｂと接続するノーマルコンタクト（ＣＡ）である。
【００７４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７５】
本実施形態によると、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、第２の層間絶縁膜１９におけるＳＣ用第１のホール２３の側壁に露出する部分を変質して、第１の変質層２５を形成した後、図３(b) に示すように、第１の変質層２５を除去して、ＳＣ用第２のホール２７を形成する。これにより、ＳＣ用第２のホール２７の上側開口幅（図３(b)：Ｗ27x参照）を、ＳＣ用第１のホール２３の上側開口幅（図２(b)：Ｗ23x参照）よりも、第１の変質層２５の変質深さＤ25の２倍分だけ大きくすることができる。このため、図４(a) に示すように、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとが接触する接触幅を、所望の幅（充分な幅）にし、接触幅を充分に確保することができるので、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとの接触不良を抑制することができる。
【００７６】
さらに、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、第２の層間絶縁膜１９におけるＣＡ用第３のホール２４の側壁に露出する部分のみを変質して、第２の変質層２６を形成した後、図３(b) に示すように、第２の変質層２６を除去して、ＣＡ用第４のホール２８を形成する。これにより、ＣＡ用第４のホール２８の上側開口幅（図３(b)：Ｗ28x参照）のみを、ＣＡ用第３のホール２４の上側開口幅（図２(b)：Ｗ24x参照）よりも大きくする一方、ＣＡ用第４のホール２８の下側開口幅（図３(b)：Ｗ28y参照）を、ＣＡ用第３のホール２４の下側開口幅（図２(b)：Ｗ24y参照）と同じにすることができ、ＣＡ用第４のホール２８の下側開口幅が、ＣＡ用第３のホール２４の下側開口幅よりも大きくなることはない。このため、図４(a) に示すように、第２のコンタクトプラグ３２Ｂの底面の底面幅Ｙを、所望の幅（比較的小さい幅）にすることができる。
【００７７】
従って、ゲート電極１３ａと第１のコンタクトプラグ３２Ａとが接触する接触幅を充分に確保すると共に、第２のコンタクトプラグ３２Ｂの底面の底面幅Ｙを所望の幅にすることができる。
【００７８】
なお、本実施形態では、図３(a) に示すように、酸素ガスを含むプラズマを用いたプラズマアッシング処理により、下層レジスト２０Ａを除去し、この際に、第１，第２の変質層２５，２６を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、酸素ガスを含むプラズマを用いたドライエッチングにより、ＳＣ用第１，ＣＡ用第３のホールを形成し、この際に、第１，第２の変質層を形成してもよい。即ち、酸素ガスを含むプラズマを用いたプラズマ処理により、第１，第２の変質層を形成すればよい。
【００７９】
また、本実施形態では、第１の層間絶縁膜１８の膜厚が、ゲート絶縁膜１２ａ，１２ｂの膜厚とゲート電極１３ａ，１３ｂの膜厚とを合計した合計膜厚と同じ場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の層間絶縁膜の膜厚が、合計膜厚よりも小さい場合でもよい。
【００８０】
このように、第１の層間絶縁膜の膜厚を、合計膜厚と同じ、又は合計膜厚よりも小さくすることが好ましい。即ち、エッチングストッパー膜におけるゲート電極の上に形成された部分が露出されるように、第１の層間絶縁膜を形成し、第２の層間絶縁膜を、該部分と接して形成することが好ましい。
【００８１】
その他に例えば、第１の層間絶縁膜の膜厚が、合計膜厚よりも大きい場合でもよい。但し、この場合、本実施形態における図１(a) 〜(b) 、図２(a) 〜(b) 及び図３(a) 〜(b) に示す工程と同様の工程を順次行い、図５(a) に示す構成を得た後、図５(b) に示すように、エッチングにより、ＳＣ用第２，ＣＡ用第４のホール２７，２８に露出する第１の層間絶縁膜１８及びエッチングストッパー膜１７を除去して、ＳＣ用第１，ＣＡ用第２のコンタクトホール２９，３０を形成する。その後、本実施形態における図４(b) に示す工程と同様の工程を行う。
【００８２】
また、本実施形態では、レジストパターンとして、下層レジスト２０Ａ、中間層レジスト２０Ｂ及び上層レジストパターン２０ｃが順次積層されてなる積層構造のレジストパターン２０を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、単層構造のレジストパターンを用いてもよい。
【００８３】
＜一実施形態の変形例＞
以下に、本発明の一実施形態の変形例に係る半導体装置の製造方法について説明する。本変形例では、一実施形態と相違する点について主に説明し、一実施形態と共通する点については説明を適宜省略する。
【００８４】
本変形例と一実施形態との相違点は、以下に示す点である。
【００８５】
一実施形態では、第２の層間絶縁膜１９として、比誘電率が、例えば２．５以上で且つ３．５以下のＳｉＯＣからなる低誘電率膜を用いる。低誘電率膜は、微視的に見て、概ね一様な原子密度の分布を持つ。
【００８６】
これに対し、本変形例では、第２の層間絶縁膜として、比誘電率が、例えば２．２以上で且つ２．８以下のＳｉＯＣからなる多孔質低誘電率膜を用いる。ここで、多孔質低誘電率膜とは、膜中に複数の空孔を含む膜をいう。
【００８７】
ＳｉＯＣからなる多孔質低誘電率膜は、次のようにして形成される。まず、トリメチルシラン又はテトラメチルシランと、ポロジェンとを混在させた材料を原料として、プラズマＣＶＤ法により、ポロジェンからなる複数の粒子を含むＳｉＯＣ膜を形成する。ポロジェンは、例えば、Ｓｉ−Ｏ結合を含み環状分子構造を持つ有機化合物、具体的には例えば、環状型シロキサンである。その後、例えば、紫外線照射により、ＳｉＯＣ膜に含まれる複数の粒子を脱離させて、複数の空孔を含むＳｉＯＣからなる多孔質低誘電率膜を形成する。多孔質低誘電率膜は、膜中に比誘電率が真空に近い空孔を複数含むため、その比誘電率は、低誘電率膜の比誘電率よりも低い。
【００８８】
このように、本変形例では、第２の層間絶縁膜として、多孔質低誘電率膜を用いる点以外は、一実施形態と同様である。
【００８９】
ここで、低誘電率膜と多孔質低誘電率膜との変質度合の差異について、以下に説明する。
【００９０】
多孔質低誘電率膜の変質度合は、低誘電率膜の変質度合よりも大きい。これは、次のような理由によるものと考えられる。多孔質低誘電率膜は、複数の空孔を含むため、ＳＣ用第１，ＣＡ用第３のホール（図２(b)：２３，２４参照）の側壁には、空孔が曝露されている。このため、酸素ガスを含むプラズマを用いたプラズマ処理時に、曝露された空孔に、プラズマが入り込む。このため、多孔質低誘電率膜に入り込むプラズマの量は、低誘電率膜に入り込むプラズマの量よりも多いため、多孔質低誘電率膜の変質度合は、低誘電率膜の変質度合よりも大きい。
【００９１】
ＳｉＯＣからなる多孔質低誘電率膜（以下、「多孔質ＳｉＯＣ膜」という）を変質させることができるのは、次のような理由によるものと考えられる。酸素ガスを含むプラズマにより、多孔質ＳｉＯＣ膜に衝撃を与えることによって、トリメチルシラン又はテトラメチルシランを起源とするＳｉ−ＣＨ3結合、及びポロジェンを起源とするＳｉ−Ｏ結合を切断する。このように、多孔質ＳｉＯＣ膜に、分子構造的なダメージを与えて、ダメージを受けた部分を変質させる。
【００９２】
低誘電率膜と多孔質低誘電率膜との変質度合の差異は、以下のような結果からも示唆される。低誘電率膜と多孔質低誘電率膜との変質度合の差異について、図６を参照しながら説明する。図６は、ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜の脱離ガスの強度を示すグラフである。
【００９３】
図６において、縦軸は、脱離ガスの強度を示す。脱離ガスの強度は、昇温脱離ガス分析法（ＴＤＳ：Thermal Desorption Spectroscopy：法）により得た。具体的には、真空中で、試料（具体的には、ＳｉＯＣ膜及び多孔質ＳｉＯＣ膜）にランプ光を照射し、光吸収により試料が昇温した際に、試料から脱離する脱離ガスの成分を質量分析計で検出し、検出された結果から脱離ガスの強度を得た。
【００９４】
図６に示すように、多孔質ＳｉＯＣ膜の脱離ガスの強度は、ＳｉＯＣ膜の脱離ガスの強度よりも大きい。具体的には例えば、多孔質ＳｉＯＣ膜の脱離ガスの強度は、ＳｉＯＣ膜の脱離ガスの強度の約２倍である。
【００９５】
図６の結果から判るように、多孔質ＳｉＯＣ膜から脱離する脱離ガスの量は、ＳｉＯＣ膜から脱離する脱離ガスの量よりも多く、多孔質ＳｉＯＣ膜の吸湿性は、ＳｉＯＣ膜の吸湿性よりも高い。このため、多孔質ＳｉＯＣ膜は、ＳｉＯＣ膜よりも、ダメージを受け易く、多孔質ＳｉＯＣ膜が変質してなる変質層の変質深さは、ＳｉＯＣ膜が変質してなる変質層の変質深さよりも深い。具体的には例えば、図６の結果から、多孔質ＳｉＯＣ膜が変質してなる変質層の変質深さは、ＳｉＯＣ膜が変質してなる変質層の変質深さの約２倍であることが推定される。
【００９６】
本変形例によると、第２の層間絶縁膜として、多孔質低誘電率膜を用いるため、酸素を含むプラズマを用いたプラズマ処理時に、第２の層間絶縁膜が変質してなる第１，第２の変質層の変質深さを、深くすることができる。
【００９７】
−接触幅の比較−
以下に、ゲート電極と第１のコンタクトプラグとが接触する接触幅について、図７〜図９を参照しながら説明する。図７及び図８は、本発明の一実施形態に係る半導体装置の構成を示す図である。図９は、本発明の一実施形態の変形例に係る半導体装置の構成を示す平面図である。図７及び図８の各々において、上側に、平面図を示し、下側に、断面図を示す。具体的には、図７及び図８に示す断面図は、それぞれ、平面図に示すVII-VII線及びVIII-VIII線のそれぞれにおける断面図である。なお、図７及び図８に示す平面図、並びに図９において、簡略的に図示する為に、ゲート電極、第１，第２のコンタクトプラグのみを図示する。また、第１，第２のコンタクトプラグは、その平面形状が、実際には、角部が丸みを帯びた形状になるが、簡略的に図示する為に、その平面形状を、矩形状として図示する。また、図７〜図９において、ゲート電極及び第１，第２のコンタクトプラグ等は、その配置関係（特にゲート電極と第１のコンタクトプラグの重なりや、ゲート電極と第２のコンタクトプラグの離間している位置関係）を示すためのものであり、各々の寸法や大小関係等は、実際と異なる。また、簡略的に図示する為に、図７において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で図示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。同様に、図８〜図９において、第１のコンタクトプラグの平面形状を、左端の幅と右端の幅とが同一の矩形状で図示しているが、第１のコンタクトプラグの断面形状はテーパー形状のため、厳密には、左端の幅と右端の幅とは異なる。
【００９８】
例えば４５ｎｍ以細のデザインルールの場合、接触幅は、１５ｎｍ以上であることが望ましい。
【００９９】
しかしながら、前述の図１２及び図１３に示すように、従来の場合、接触幅Ｘは、１４ｎｍ程度であり、充分な幅を確保することができない。
【０１００】
これに対し、図７及び図８に示すように、一実施形態の場合、Ｘ線小角散乱（ＳＡＸＳ：Small Angle X-Ray Scattering）測定により、接触幅Ｘは、１６ｎｍ程度であり、充分な幅を確保することができる。一実施形態の場合、従来に比べて、２ｎｍ程度だけ、接触幅を大きくすることができる。ここで、「ＳＡＸＳ」測定とは、試料にＸ線を照射し、散乱するＸ線のうち、散乱角が小さいＸ線を測定することにより、試料の構造情報が得られる測定である。接触幅Ｘは、ゲート電極５０ａ，５０ｂと第１のコンタクトプラグ５１ａ，５１ｂとが接触するゲート幅方向の幅である。
【０１０１】
図９に示すように、変形例の場合、ＳＡＸＳ測定により、接触幅Ｘは、２０ｎｍ程度であり、充分な幅を確保することができる。変形例の場合、従来に比べて、６ｎｍ程度だけ、接触幅を大きくすることができる。接触幅Ｘは、ゲート電極５０ａ，５０ｂと第１のコンタクトプラグ６１ａ，６１ｂとが接触するゲート幅方向の幅である。
【０１０２】
従って、必要とされる接触幅に応じて、第２の層間絶縁膜として、低誘電率膜又は多孔質低誘電率膜を選択して用いることにより、接触幅を所望の幅にすることができる。
【０１０３】
また、図７及び図８に示すように、底面幅Ｙは、例えば６０ｎｍである。同様に、図９に示すように、底面幅Ｙは、例えば６０ｎｍである。底面幅Ｙは、第２のコンタクトプラグ５２ａ，５２ｂ，６２ａ，６２ｂの底面のゲート長方向の幅である。
【０１０４】
図７及び図８に示す接触幅Ｘ（Ｘ＝１６ｎｍ）と、図９に示す接触幅Ｘ（Ｘ＝２０ｎｍ）とは、互いに異なるものの、図７及び図８に示す底面幅Ｙ（Ｙ＝６０ｎｍ）と、図９に示す底面幅Ｙ（Ｙ＝６０ｎｍ）とは、互いに同じである。このように、第２の層間絶縁膜として、多孔質低誘電率膜を用いた場合、低誘電率膜を用いた場合に比べて、４ｎｍ程度だけ、接触幅Ｘを大きくすることができる。一方、第２の層間絶縁膜として、低誘電率膜を用いた場合、及び多孔質低誘電率膜を用いた場合の何れであっても、底面幅Ｙを所望の幅（比較的小さい幅）にすることができる。
【産業上の利用可能性】
【０１０５】
以上説明したように、本発明は、ゲート電極と第１のコンタクトプラグとが接触する接触幅を充分に確保することができ、ゲート電極及びソース・ドレイン領域と接続する第１のコンタクトプラグを有する半導体装置の製造方法に有用である。
【符号の説明】
【０１０６】
１０ 半導体基板
１０ａ，１０ｂ 活性領域
１１ 素子分離領域
１２ａ，１２ｂ ゲート絶縁膜
１３ａ，１３ｂ ゲート電極
１４ａ，１４ｂ 内側サイドウォール
１５ａ，１５ｂ 外側サイドウォール
１５Ａ，１５Ｂ サイドウォール
１６ａ，１６ｂ ソース・ドレイン領域
１７ エッチングストッパー膜
１８ 第１の層間絶縁膜
１９ 第２の層間絶縁膜
２０Ａ 下層レジスト
２０Ｂ 中間層レジスト
２０ｃ 上層レジストパターン
２０ レジストパターン
２１ ＳＣ用第１の開口部
２２ ＣＡ用第２の開口部
２３ ＳＣ用第１のホール
２４ ＣＡ用第３のホール
２５ 第１の変質層
２６ 第２の変質層
２７ ＳＣ用第２のホール
２８ ＣＡ用第４のホール
２９ ＳＣ用第１のコンタクトホール
３０ ＣＡ用第２のコンタクトホール
３１ａ，３１ｂ バリアメタル膜
３２ａ，３２ｂ 金属膜
３２Ａ 第１のコンタクトプラグ（ＳＣ，シェアードコンタクト）
３２Ｂ 第２のコンタクトプラグ（ＣＡ，ノーマルコンタクト）
５０ａ，５０ｂ，ゲート電極
５１ａ，５１ｂ，６１ａ，６１ｂ 第１のコンタクトプラグ
５２ａ，５２ｂ，６２ａ，６２ｂ 第２のコンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体基板における活性領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記ゲート電極の側面の上にサイドウォールを形成する工程（ｂ）と、
前記活性領域における前記サイドウォールの外側方下に、ソース・ドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板の上に、エッチングストッパー膜、第１の層間絶縁膜及び第２の層間絶縁膜を順次形成する工程（ｄ）と、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通し、且つ、前記エッチングストッパー膜を露出する第１のホールを形成する工程（ｅ）と、
酸素ガスを含むプラズマを用いたプラズマ処理により、前記第２の層間絶縁膜における前記第１のホールの側壁に露出する部分を変質して、第１の変質層を形成する工程（ｆ）と、
前記第１の変質層を除去して、第２のホールを形成する工程（ｇ）と、
前記エッチングストッパー膜における前記第２のホールに露出する部分を除去して、第１のコンタクトホールを形成する工程（ｈ）と、
前記第１のコンタクトホールに、第１のコンタクトプラグを形成する工程（ｉ）とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｅ）は、
前記第２の層間絶縁膜の上に、第１の開口部を有するレジストパターンを形成する工程（ｅ１）と、
エッチングにより、前記レジストパターンをマスクとして、前記第１の開口部と対応する前記第１のホールを形成する工程（ｅ２）とを含み、
前記工程（ｆ）は、前記プラズマ処理により、前記レジストパターンを除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｇ）において、フッ化水素酸液を用いた洗浄処理により、前記第１の変質層を除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のコンタクトホールは、前記ゲート電極の上面及び前記ソース・ドレイン領域の表面を露出するコンタクトホールであり、
前記第１のコンタクトプラグは、前記ゲート電極及び前記ソース・ドレイン領域と接続するシェアードコンタクトであることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）は、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通し、且つ、前記エッチングストッパー膜を露出する第３のホールを形成する工程を含み、
前記工程（ｆ）は、前記プラズマ処理により、前記第２の層間絶縁膜における前記第３のホールの側壁に露出する部分を変質して、第２の変質層を形成する工程を含み、
前記工程（ｇ）は、前記第２の変質層を除去して、第４のホールを形成する工程を含み、
前記工程（ｈ）は、前記エッチングストッパー膜における前記第４のホールに露出する部分を除去して、第２のコンタクトホールを形成する工程を含み、
前記工程（ｉ）は、前記第２のコンタクトホールに、第２のコンタクトプラグを形成する工程を含み、
前記第２のコンタクトホールは、前記ソース・ドレイン領域の表面を露出するコンタクトホールであり、
前記第２のコンタクトプラグは、前記ソース・ドレイン領域と接続するノーマルコンタクトであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）は、
前記第２の層間絶縁膜の上に、第１の開口部及び第２の開口部を有するレジストパターンを形成する工程（ｅ１）と、
エッチングにより、前記レジストパターンをマスクとして、前記第１の開口部と対応する前記第１のホール、及び前記第２の開口部と対応する前記第３のホールを形成する工程（ｅ２）とを含み、
前記工程（ｆ）は、前記プラズマ処理により、前記レジストパターンを除去する工程を含み、
前記第２のコンタクトホールの底面の底面幅は、前記第２の開口部の開口幅よりも小さいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の層間絶縁膜の比誘電率は、前記第１の層間絶縁膜の比誘電率よりも低いことを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の層間絶縁膜は、比誘電率が２．５以上で且つ３．５以下の低誘電率膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の層間絶縁膜は、比誘電率が２．２以上で且つ２．８以下の多孔質低誘電率膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１の層間絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚と前記ゲート電極の膜厚とを合計した合計膜厚と同じ、又は前記合計膜厚よりも小さく、
前記工程（ｄ）において、前記第２の層間絶縁膜を、前記エッチングストッパー膜における前記ゲート電極の上に形成された部分と接して形成することを特徴とする請求項１〜９のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板における活性領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記ゲート電極の側面の上にサイドウォールを形成する工程（ｂ）と、
前記活性領域における前記サイドウォールの外側方下に、ソース・ドレイン領域を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板の上に、エッチングストッパー膜、第１の層間絶縁膜及び第２の層間絶縁膜を順次形成する工程（ｄ）と、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通し、且つ、前記エッチングストッパー膜を露出する第１のホールを形成する工程（ｅ）と、
酸素ガスを含むプラズマを用いたプラズマ処理により、前記第２の層間絶縁膜における前記第１のホールの側壁に露出する部分を変質して、第１の変質層を形成する工程（ｆ）と、
前記第１の変質層を除去して、第２のホールを形成する工程（ｇ）と、
前記エッチングストッパー膜における前記第２のホールに露出する部分を除去して、第１のコンタクトホールを形成する工程（ｈ）と、
前記第１のコンタクトホールに、第１のコンタクトプラグを形成する工程（ｉ）とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｅ）は、
前記第２の層間絶縁膜の上に、第１の開口部を有するレジストパターンを形成する工程（ｅ１）と、
エッチングにより、前記レジストパターンをマスクとして、前記第１の開口部と対応する前記第１のホールを形成する工程（ｅ２）とを含み、
前記工程（ｆ）は、前記プラズマ処理により、前記レジストパターンを除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｇ）において、フッ化水素酸液を用いた洗浄処理により、前記第１の変質層を除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のコンタクトホールは、前記ゲート電極の上面及び前記ソース・ドレイン領域の表面を露出するコンタクトホールであり、
前記第１のコンタクトプラグは、前記ゲート電極及び前記ソース・ドレイン領域と接続するシェアードコンタクトであることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）は、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通し、且つ、前記エッチングストッパー膜を露出する第３のホールを形成する工程を含み、
前記工程（ｆ）は、前記プラズマ処理により、前記第２の層間絶縁膜における前記第３のホールの側壁に露出する部分を変質して、第２の変質層を形成する工程を含み、
前記工程（ｇ）は、前記第２の変質層を除去して、第４のホールを形成する工程を含み、
前記工程（ｈ）は、前記エッチングストッパー膜における前記第４のホールに露出する部分を除去して、第２のコンタクトホールを形成する工程を含み、
前記工程（ｉ）は、前記第２のコンタクトホールに、第２のコンタクトプラグを形成する工程を含み、
前記第２のコンタクトホールは、前記ソース・ドレイン領域の表面を露出するコンタクトホールであり、
前記第２のコンタクトプラグは、前記ソース・ドレイン領域と接続するノーマルコンタクトであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）は、
前記第２の層間絶縁膜の上に、第１の開口部及び第２の開口部を有するレジストパターンを形成する工程（ｅ１）と、
エッチングにより、前記レジストパターンをマスクとして、前記第１の開口部と対応する前記第１のホール、及び前記第２の開口部と対応する前記第３のホールを形成する工程（ｅ２）とを含み、
前記工程（ｆ）は、前記プラズマ処理により、前記レジストパターンを除去する工程を含み、
前記第２のコンタクトホールの底面の底面幅は、前記第２の開口部の開口幅よりも小さいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の層間絶縁膜の比誘電率は、前記第１の層間絶縁膜の比誘電率よりも低いことを特徴とする請求項１〜６のうちいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の層間絶縁膜は、比誘電率が２．５以上で且つ３．５以下の低誘電率膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の層間絶縁膜は、比誘電率が２．２以上で且つ２．８以下の多孔質低誘電率膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１の層間絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚と前記ゲート電極の膜厚とを合計した合計膜厚と同じ、又は前記合計膜厚よりも小さく、
前記工程（ｄ）において、前記第２の層間絶縁膜を、前記エッチングストッパー膜における前記ゲート電極の上に形成された部分と接して形成することを特徴とする請求項１〜９のうちいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２０４９８５（Ｐ２０１１−２０４９８５Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−７２３３３（Ｐ２０１０−７２３３３）
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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