【課題】耐圧確保とターンオフタイム短縮の両立が可能なＩＧＢＴ構造を有する半導体装置を提供する。
【解決手段】縦型ＩＧＢＴ構造とＰＭＯＳＦＥＴ３０とが半導体基体上に一体で形成されている半導体装置１０を構成する。この半導体装置は、ＰＭＯＳＦＥＴ３０のドレイン電極２９と、ＩＧＢＴのコレクタ１１とが電気的に接続されている。また、ＰＭＯＳＦＥＴ３０のソース領域（第２のベース領域１４）とドリフト領域１２とにまたがって形成されたドリフト領域の取り出し領域（ＮＳＤ１９）が、ＰＭＯＳＦＥＴ３０のソース領域の取り出し領域（ＰＳＤ２０）と導電膜により接続されている。 （もっと読む）

【課題】良好な形状のｓｉｎｇｌｅ ｍｅｔａｌ／ｄｕａｌ ｈｉｇｈ−ｋ構造を形成し、ｎＭＯＳ、ｐＭＯＳそれぞれに適したフラットバンド電圧を得ることができる半導体装置を得ること。
【解決手段】本発明の一実施形態における半導体装置１００は、第１導電型のＭＯＳＦＥＴ１０と、第２導電型のＭＯＳＦＥＴ２０を有する。第１および第２導電型のＭＯＳＦＥＴ１０，２０は、半導体基板１上に形成された第１の絶縁膜２と、第１の絶縁膜２上に形成され、第１の絶縁膜２よりも誘電率の高い絶縁材料からなる第２の絶縁膜４と、第２の絶縁膜４上に形成され、第２の絶縁膜４に拡散して仕事関数を制御する材料を含むメタル層５を下層に有するゲート電極７と、を備える。また、第２導電型のＭＯＳＦＥＴ２０は、第１の絶縁膜２と第２の絶縁膜４との間に形成され、仕事関数を制御する材料が第１の絶縁膜２界面に拡散するのを防止する拡散防止膜３をさらに備える。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）

【課題】容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に多結晶シリコン膜を形成し、その後、この多結晶シリコン膜の表面をエッチングする。そして、エッチングされた多結晶シリコン膜をシリサイド化して、シリサイド膜１２を形成する。更に、シリサイド膜１２に接するプラグ２３ｓ、２３ｄ及び２３ｇを層間絶縁膜２１内に形成する。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】基板１上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１環状体１１及び第２環状体１２を有するゲート電極１０と、平面視で第１環状体１１の内側に形成されたＳ／Ｄ層２１と、平面視で第２環状体１２の内側に形成されたＳ／Ｄ層２２と、Ｓ／Ｄ層２２とゲート電極１０とを接続する配線４２と、を備え、第１環状体１１及び第２環状体１２の平面視による形状はそれぞれ三角形であり、第１環状体１１及び第２環状体１２は互いに三角形の一辺を共有し合うように隣接した状態で配置されている。このような構成であれば、例えば正方形或いは長方形のアクティブ領域に、三角形の辺に沿ってチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。 （もっと読む）

【課題】ＳｉＯ_２／ＳｉＣ構造を備える、たとえばＭＯＳＦＥＴなどの半導体装置は、界面準位密度の低減が不十分である。
【解決手段】ＳｉＣ基板１の一方の主表面上に形成させたＳｉＣエピタキシャル層２の一方の主表面上に、あらかじめＳｉ薄膜３を形成させて、このＳｉ薄膜３の内部に窒素原子を注入させる。この状態で、ＳｉＣエピタキシャル層２の一方の主表面上を酸窒化させる。 （もっと読む）

【課題】ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにする。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。 （もっと読む）

【課題】オフセットスペーサが除去されることを防止する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３Ａと、ゲート絶縁膜上に形成されたゲート電極１５Ａと、ゲート電極の側面上に形成されたオフセットスペーサ１７Ａと、ゲート電極の側面上にオフセットスペーサを介して形成された断面形状がＬ字状の内側サイドウォール１９と、ゲート電極１５Ａ、オフセットスペーサ１７Ａ、内側サイドウォール１９、及び半導体領域１０ｘにおける内側サイドウォール１９の外側方に位置する領域を覆うように形成された絶縁膜２４とを備え、オフセットスペーサ１７Ａは、ゲート電極の側面上に形成された内側オフセットスペーサ１６と、ゲート電極の側面上に内側オフセットスペーサ１６を覆うように形成された外側オフセットスペーサ１７とを有し、外側オフセットスペーサは、内側オフセットスペーサの上端及び外側面に接して形成されている。 （もっと読む）

【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタの信頼性を向上する。
【解決手段】基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。素子分離領域２に係るようにｎＭＩＳトランジスタの活性領域上にｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５が設けられており、そのハフニウム系酸化膜５と素子分離領域２上で接触し、ｐＭＩＳトランジスタの活性領域上にハフニウム系酸化膜５と異なる材料から構成されるｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜９が設けられている。 （もっと読む）

【課題】電気的特性の優れた絶縁膜のプラズマ処理方法を提供する。
【解決手段】本発明に係るプラズマ処理方法の一形態は、絶縁膜が形成された基板を真空容器内に搬入する工程と、上記真空容器内に供給された処理ガスに３００ＭＨｚ以上２５００ＭＨｚ以下の周波数を有する高周波電力を供給することによりプラズマを生成し、上記プラズマにより、上記絶縁膜を改質する工程と、を含むプラズマ処理方法であって、上記処理ガスは、希ガスと酸素を含む混合ガス、または希ガスと窒素を含む混合ガスであり、上記プラズマは、上記処理ガスが希ガスと酸素を含む混合ガスの場合、上記酸素ガスの流量を１〜１０００ｓｃｃｍ、上記希ガスの流量を２００〜３０００ｓｃｃｍとして、上記処理ガスが希ガスと窒素を含むガスの場合、窒素ガスの流量を１０〜５００ｓｃｃｍ、上記希ガスの流量を２００〜３０００ｓｃｃｍとして生成される。 （もっと読む）

【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ_６とＳｉＨ_４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ_６中の弗素はＳｉＨ_４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。 （もっと読む）

【課題】半導体製造装置とその制御方法、及び半導体装置の製造方法において、装置パラメータの実値の異常を早期に発見すること。
【解決手段】装置パラメータに従ってシリコンウエハ５に処理を行うチャンバ（処理手段）と、装置パラメータの実値の第１の代表値と、該第１の代表値とは異なる時点で取得した装置パラメータの実値の第２の代表値との差に基づいて、シリコンウエハ５に処理を行ったときの装置パラメータの実値に異常があったかどうかを判断する判断部６６とを有する半導体装置製造装置１による。 （もっと読む）

【課題】設計寸法に近い素子領域を形成可能で、ＧＩＤＬと類似の現象の発生を抑制可能で、かつ導電膜の酸化により素子領域に印加される圧縮応力を抑制可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＢの主表面に溝ＴＲが形成される。溝ＴＲの壁面を酸化することにより壁面に第１の酸化膜ＴＯ１ａが形成される。溝ＴＲ内を埋め込むように埋め込み導電膜ＢＣが形成される。活性酸化種を含む雰囲気下にて埋め込み導電膜ＢＣを酸化することにより第２の酸化膜ＴＯ１ｂが形成される。第２の酸化膜ＴＯ１ｂ上に第３の酸化膜ＴＯ２が気相成長法または塗布法により形成される。 （もっと読む）

【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】 自己整合損傷層を有するデバイス構造体及びそのデバイス構造体の形成方法を提供する。
【解決手段】 デバイス構造体は、基板の半導体材料内部に画定された第１導電型の第１及び第２ドープ領域を有する。逆の導電型の第３ドープ領域が、横方向に第１ドープ領域を第２ドープ領域から分離する。ゲート構造部が基板の上表面に配置され、第３ドープ領域と垂直方向で重なる関係を有する。第１結晶損傷層は基板の半導体材料の内部に画定される。第１結晶損傷層は、基板の半導体材料によって取り囲まれた第１の複数のボイドを有する。第１ドープ領域は、第１結晶損傷層と基板の上表面との垂直方向の間に配置される。第１結晶損傷層は横方向に第３ドープ領域内には延びない。 （もっと読む）

【課題】拡散抵抗領域の抵抗値が不安定になることを防ぐことのできる半導体装置およびその製造方法を提供すること。
【解決手段】前記拡散抵抗領域３は第二トレンチ６および一導電型の不純物領域により電気的に分離される構成を有し、さらに、前記第二トレンチ６の側壁に絶縁膜７を介して設けられている導電性ポリシリコン５が、前記拡散抵抗領域３のいずれかの端部４ａと短絡接続されている半導体装置とする。 （もっと読む）

【課題】性能劣化を招く金属元素の半導体基板への侵入及び拡散を防ぐことのできる半導体基板の製造方法および半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体基板の製造方法は、半導体基板１の両面および側面に窒化膜２を形成する工程と、前記窒化膜２上の全面に、シリコンを含む酸化膜３および所定の金属を含む前駆体膜４Ａを積層する工程と、前記酸化膜３と前記前駆体膜４Ａとを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜４を自己整合的に形成する工程と、を含む。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）