【課題】ドレイン配線の幅を従来よりも大きくして、ドレイン配線を導通可能な最大電流量を大きくすること。
【解決手段】高耐圧ＭＯＳトランジスタ装置１０は、基板１０２に設けられたＰウエル領域１０３中に形成されており、２０Ｖ以上のソース−ドレイン間耐圧を有している。そして、Ｐウエル領域中のソース１０４ａ，１０４ｂ及びドレイン１０８の間の領域部分が、外部電界の影響を受けて導電型が反転するのを防止する導電性膜を備えている。この導電性膜は、ゲート電極１２０ａ，１２０ｂと連続的に帯状層１２として一体形成されており、基板の表面を平面的に見たとき、帯状層は、ソース及びドレインの一方又は双方を囲んで設けられている。 （もっと読む）

【課題】半導体装置の製造方法に関し、光吸収膜を利用して実行する新たな製造方法を提供する。
【解決手段】基板上に光吸収膜を堆積し、前記光吸収膜を加工して、第１の膜厚の前記光吸収膜で覆われた第１領域と、前記第１の膜厚よりも薄い第２の膜厚の前記光吸収膜で覆われた第２領域と、前記第２の膜厚よりも薄い第３の膜厚の前記光吸収膜で覆われた第３領域とを形成し、前記基板に光を照射することにより、前記基板をアニールすることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供する。
【解決手段】基板１に埋設領域Ｍを形成して素子分離を行なう工程と、基板１に溝７ａ，７ｂ，７ｃのパターンを形成する工程と、溝７ａ，７ｂ，７ｃ内壁に保護膜８を形成する工程と、異方性の強い条件でエッチバックすることにより、溝７ａ，７ｂ，７ｃのゲート垂直方向側壁７ｄの一部に保護膜８を残しながら、溝７ａ，７ｂ，７ｃのゲート平行方向内壁７ｅの保護膜８を除去する工程と、保護膜８の除去によってシリコンが露出した領域に水素ベーク処理を行って、溝７ａ，７ｂ，７ｃのパターン形成の際に副生されたバリ１ａ，１ａを除去する工程と、を少なくとも有することを特徴とする。 （もっと読む）

【課題】電気的特性を向上させたトレンチ型素子分離構造を有する半導体装置と、その製造方法を提供する。
【解決手段】溝４を第１のシリコン酸化膜６で埋めて熱処理を行い、第１のシリコン酸化膜６上に形成された合わせ目７を第２のシリコン酸化膜８で埋めて再度熱処理を行う。これにより、第１のシリコン酸化膜６及び第２のシリコン酸化膜８を高密度化し、均一なエッチングレートを持つ強固な素子分離酸化膜９として溝４内を充填する。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】所定の耐圧で、所定のＯＮ抵抗を得ることができる実用可能なリサーフ型ＬＤＭＯＳを提供する。
【解決手段】第１導電型不純物の半導体層と、半導体層に形成の局所絶縁層７と、局所絶縁層を挟んで、第２導電型不純物のドレイン層８、ソース層１１と、局所絶縁層上からソース層に至る半導体層上のゲート電極１３と、を備えた半導体素子において、ドレイン層下、局所絶縁層下、およびゲート電極下の半導体層に、第２導電型不純物をドレイン層より低濃度の低濃度拡散層と、ゲート電極と半導体層の間に、ゲート電極のソース層側端部から局所絶縁層に向かって、局所絶縁層に達することなく延在した第１のゲート絶縁膜と、ゲート電極と半導体層の間に、局所絶縁層の他の側の端部からソース層に向かって延在して第１のゲート絶縁膜に接続された、膜厚が第１のゲート絶縁膜の膜厚より厚く、局所絶縁層の膜厚の半分よりも薄い第２のゲート絶縁膜と、を有する。 （もっと読む）

【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】静電保護回路に従来のｓｇＰＭＯＳトランジスタよりもオン抵抗の小さいｓｇＰＭＯＳトランジスタを配置する。
【解決手段】入出力端子２１と接地端子２３の間に接続された静電保護回路としてのｓｇＰＭＯＳトランジスタ１９を備えている。トランジスタ１９はソースとゲートが入出力端子２１に接続され、ドレインが接地端子２３に接続されている。トランジスタ１９のドレインは第１Ｐ型ドレイン拡散層５ｄと第２Ｐ型ドレイン拡散層１１ｄからなる二重拡散構造を備えている。ゲート電極１７のドレイン側の端部は、第１Ｐ型ドレイン拡散層５ｄの表面にゲート絶縁膜１５よりも厚い膜厚で形成されたＬＯＣＯＳ酸化膜１３上に乗り上げている。第１Ｐ型ドレイン拡散層５ｄにおける第２Ｐ型ドレイン拡散層１１ｄ、チャネル９間の距離Ｙと、第２Ｐ型ドレイン拡散層１１ｄと第１Ｐ型ドレイン拡散層５ｄの深さの差Ｘｊとの間にＹ＜Ｘｊの関係が成り立っている。 （もっと読む）

【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ_１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ_２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ_２の曲率半径は第１の底部１６ｂ_１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 （もっと読む）

１つの実施形態は、単結晶膜を選択的に堆積するための方法を提供する。この方法は、第１の表面形態を有する第１の表面およびこの第１の表面形態とは異なる第２の表面形態を有する第２の表面を含む基体を準備する工程を含む。シリコン前駆体［１０８］およびＢＣｌ_３［１３４］は相互混合され、これにより供給ガスが形成される。この供給ガスは、化学気相成長条件［１２２］下でこの基体へ導入される。Ｓｉ含有層は、供給ガス［１２０］を導入することにより、第２の表面上に堆積することなく、第１の表面上に選択的に堆積される。 （もっと読む）

【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。 （もっと読む）

【課題】ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供する。
【解決手段】ＳＴＩ領域１０５に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層１０４が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール１１０ｂ、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層１１１、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグ１１５を有することを特徴とする半導体装置。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】 簡便な方法で{１１１}結晶面にトランジスタを形成することが可能な半導体装置を提供する。
【解決手段】 表面が｛１００｝結晶面で構成されたシリコンを有する基板(20)に、活性領域を画定する素子分離絶縁膜(21)が形成されている。この基板に、少なくとも側面の一部が、｛１１１｝結晶面が表れた第１の斜面で構成された凹部(36)が形成されている。第１の斜面上に、第１のトランジスタ(TL1)が形成されている。第１のトランジスタは、第１のゲート電極(41b)、第１のソース、及び第１のドレインを有する。 （もっと読む）

【課題】小型で駆動力が高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１において、シリコン基板２のｐＭＯＳ領域ＲｐにｐＭＯＳ８を形成し、ｎＭＯＳ領域ＲｎにｎＭＯＳ９を形成する。次に、ｐＭＯＳ領域Ｒｐを覆うように、内部に圧縮応力が生じている圧縮応力膜１１を形成し、圧縮応力膜１１におけるｎＭＯＳ領域Ｒｎ側の端側面上に緩衝膜１３を形成し、ｎＭＯＳ領域Ｒｎ、圧縮応力膜１１の端部、及び緩衝膜１３を覆うように、内部に引張応力が生じている引張応力膜１２を形成する。緩衝膜１３は、その内部応力の大きさが圧縮応力膜１１の圧縮応力の大きさ及び引張応力膜１２の引張応力の大きさよりも小さい膜とする。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９が形成されている。このように、ゲート電極１８のトレンチ１７の引き出し部１８Ｓに、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】Ｎ−型半導体層１２にトレンチ１４を形成する。トレンチ１４において、Ｎ−型半導体層１２のうちトランジスタの活性化領域となる領域には薄いシリコン酸化膜１５Ｂが形成される。一方、活性化領域とならない領域にはシリコン酸化膜１５Ｂよりも厚いシリコン酸化膜１５Ａが形成される。さらに、トレンチ１４内から外に延びる引き出し部１６Ｓがシリコン酸化膜１５Ａと接するゲート電極１６を形成する。これにより、ゲート電極１６の引き出し部１６Ｓにおいてゲート電極１６とＮ−型半導体層１２の角部１２Ｃとの距離が長く確保されるため、ゲートリーク電流の発生が防止されると共に、ゲート容量を低減することができる。 （もっと読む）

【課題】 構造の接点抵抗を改善した、すなわち低下させた半導体構造を提供する。
【解決手段】 自己組織化・ポリマー技術を用いて、半導体構造の導電性コンタクト領域に存在する材料内に少なくとも１つの配列されたナノサイズ・パターンを形成する。配列されたナノサイズ・パターンを有する材料は、相互接続構造または電界効果トランジスタの半導体ソースおよびドレイン領域の導電材料である。接点領域内に整列ナノサイズ・パターニング材料が存在することによって、以降の接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。 （もっと読む）

【課題】ＤＭＯＳトランジスタにおいて、斜めイオン注入によりボディ層を形成する際に、リーク電流を低減するとともに、トランジスタのオフ時のソースドレイン間耐圧を向上する。
【解決手段】ホトレジスト層１８を形成した後に、ホトレジスト層１８及びゲート電極１４をマスクとして、Ａ’の矢印で示された第１の方向からゲート電極１４の内側の第１のコーナー部１４Ｃ１を臨んで第１のイオン注入を行う。この第１のイオン注入により、第１のボディ層１７Ａ’が形成される。第１のボディ層１７Ａ’は第１のコーナー部１４Ｃ１からゲート電極１４の下方に延びて形成され、第１のコーナー部１４Ｃ１のボディ層１７Ａ’のＰ型不純物濃度を従来例のトランジスタに比して高く確保することができる。 （もっと読む）