半導体装置およびその製造方法
【課題】良好な形状のsingle metal/dual high−k構造を形成し、nMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる半導体装置を得ること。
【解決手段】本発明の一実施形態における半導体装置100は、第1導電型のMOSFET10と、第2導電型のMOSFET20を有する。第1および第2導電型のMOSFET10,20は、半導体基板1上に形成された第1の絶縁膜2と、第1の絶縁膜2上に形成され、第1の絶縁膜2よりも誘電率の高い絶縁材料からなる第2の絶縁膜4と、第2の絶縁膜4上に形成され、第2の絶縁膜4に拡散して仕事関数を制御する材料を含むメタル層5を下層に有するゲート電極7と、を備える。また、第2導電型のMOSFET20は、第1の絶縁膜2と第2の絶縁膜4との間に形成され、仕事関数を制御する材料が第1の絶縁膜2界面に拡散するのを防止する拡散防止膜3をさらに備える。
【解決手段】本発明の一実施形態における半導体装置100は、第1導電型のMOSFET10と、第2導電型のMOSFET20を有する。第1および第2導電型のMOSFET10,20は、半導体基板1上に形成された第1の絶縁膜2と、第1の絶縁膜2上に形成され、第1の絶縁膜2よりも誘電率の高い絶縁材料からなる第2の絶縁膜4と、第2の絶縁膜4上に形成され、第2の絶縁膜4に拡散して仕事関数を制御する材料を含むメタル層5を下層に有するゲート電極7と、を備える。また、第2導電型のMOSFET20は、第1の絶縁膜2と第2の絶縁膜4との間に形成され、仕事関数を制御する材料が第1の絶縁膜2界面に拡散するのを防止する拡散防止膜3をさらに備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特にhigh−k/メタルゲート構造を有するCMOSFETを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来より、半導体装置の集積密度および性能を向上するために、半導体装置の構成要素であるMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)の微細化が進んでいる。しかし、微細化が進むにつれて、短チャネル効果の影響が大きくなるため、その抑制が重要な課題と考えられている。この課題に対する解決策の一つとして、high−k(高誘電率膜)ゲート絶縁膜/メタルゲート構造が知られている。この構造は、十分な絶縁膜の厚みにより量子トンネル効果によるリーク電流を減少し、かつ高誘電率の絶縁膜を用いることにより電流量を大きくすることができる。また、メタルゲートを組み合わせることにより、フォノン振動を抑える効果がある。
【0003】
一般的なゲートファーストプロセスのhigh−k/メタルゲート構造を有するCMOSFETは、以下の製造方法によりゲートを形成する。まずn型/p型どちらかのゲート金属をデポした後、逆極性の領域のゲート金属をエッチングで除去する。次に、除去した領域上にはじめにデポした金属と逆極性の金属をデポする。次に、その上にゲート高さとゲート抵抗を揃える物質(poly−SiやWが一般的)をデポし、ゲートエッチングを行ってゲートを形成する。
【0004】
しかしながら、上述したような一般的なゲートファーストプロセスを用いたデュアルメタルゲートは、n型/p型それぞれで別々の仕事関数をもった金属を使って形成されるため、物理的、化学的性質の異なる材料を一度にエッチングする必要があり、加工性が難しいという問題があった。
【0005】
そこで、この問題を解決するために、high−k上にキャッピングレイヤーを形成し、1種類のゲート金属により仕事関数を制御する方法が知られている。このキャッピングレイヤーを用いたCMOSFETは、はじめに、high−kゲート絶縁膜を成膜した後、キャッピングレイヤーをデポし、キャッピングレイヤーを使わない極性の領域からキャッピングレイヤーを除去する。次に、ゲート金属をデポし、poly−SiやWをデポし、エッチングを行ってゲートを形成する。
【0006】
上述した内容に関連する技術が下記特許文献1,2および非特許文献1に開示されている。
【0007】
【特許文献1】米国特許第6545324号公報
【特許文献2】特開2007−200946号公報
【非特許文献1】IEDM2007、”Single Metal/Dual High-k Gate Stack with Low Vth and Precise Gate Profile Control for Highly Manufacturable Aggressively Scaled CMISFETs”、Mise,N et.al、pp527-530
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述したキャッピングレイヤーを用いた半導体装置は、金属、high−k絶縁膜ともに1種類であるため、ゲートエッチングの加工性の問題は起こらない。しかしながら、キャッピングレイヤーをn型およびp型のどちらかの領域で除去する工程において、キャッピングレイヤーに一般的に用いられるLa化合物は潮解性が非常に強く、マスクをかけて除去することが難しいため、良好な形状のキャップ層を形成して仕事関数を制御することが難しいという問題があった。
【0009】
そこで本発明はかかる問題を解決するためになされたものであり、良好な形状のsingle metal/dual high−k構造を形成し、nMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【0010】
本発明の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第1の絶縁膜と第2の絶縁膜との間に形成され、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える。
【0011】
本発明の他の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第1の絶縁膜と第2の絶縁膜との間に形成され、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える。
【0012】
本発明の他の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第2の絶縁膜とメタル層との間に形成され、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える。
【0013】
本発明の他の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第2の絶縁膜とキャップ層との間に形成され、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える。
【0014】
本発明の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第1の絶縁膜の表面が露出するように拡散防止膜を除去する。次に、第1の絶縁膜および拡散防止膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。そして、第2の絶縁膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極を形成する。
【0015】
本発明の他の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第1の絶縁膜の表面が露出するように拡散防止膜を除去する。次に、第1の絶縁膜および拡散防止膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。そして、第2の絶縁膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層を形成する。その後、キャップ層上に、メタル層を下層に有するゲート電極を形成する。
【0016】
本発明の他の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。次に、第2の絶縁膜上に、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第2の絶縁膜の表面が露出するように拡散防止膜を除去する。そして、第2の絶縁膜および拡散防止膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極を形成する。
【0017】
本発明の他の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。次に、第2の絶縁膜上に、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第2の絶縁膜の表面が露出するように拡散防止膜を除去する。そして、第2の絶縁膜および拡散防止膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層を形成する。その後、キャップ層上に、メタル層を下層に有するゲート電極を形成する。
【発明の効果】
【0018】
本発明の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第1の絶縁膜と第2の絶縁膜との間に拡散防止膜を形成する。これにより、第2の導電型領域はメタル層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散することを防止し、第1の導電型領域はメタル層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【0019】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第1の絶縁膜と第2の絶縁膜との間に拡散防止膜を形成する。これにより、第2の導電型領域はキャップ層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散することを防止し、第1の導電型領域はキャップ層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【0020】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第2の絶縁膜とメタル層との間に拡散防止膜を形成する。これにより、第2の導電型領域はメタル層が有する仕事関数を制御する材料が第2の絶縁膜に拡散することを防止し、第1の導電型領域はメタル層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【0021】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第2の絶縁膜とキャップ層との間に拡散防止膜を形成する。これにより、第2の導電型領域はキャップ層が有する仕事関数を制御する材料が第2の絶縁膜に拡散することを防止し、第1の導電型領域はキャップ層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【発明を実施するための最良の形態】
【0022】
<実施の形態1>
図1から図5は、本発明の実施の形態1における半導体装置100の製造工程を示した断面図である。はじめに、図5を参照して本実施の形態における半導体装置100のゲート構成について説明する。
【0023】
本実施の形態における半導体装置100は、n型MOSFET領域10とp型MOSFET領域20から構成されるCMOSFET構造を有する。n型MOSFET領域10およびp型MOSFET領域20は、半導体基板1(n型MOSFET領域10は表層にp型ウェル1a、p型MOSFET領域20は表層にn型ウェル1bを有する)と、半導体基板1上に形成されたシリコン酸化膜界面層2(第1の絶縁膜)と、シリコン酸化膜界面層2上に形成されたhigh−k絶縁膜4(第2の絶縁膜)と、high−k絶縁膜4上に形成されたメタル層5およびpoly−Si層6(もしくはW)を有するゲート電極7とを備える。また、p型MOSFET領域20は、シリコン酸化膜界面層2とhigh−k絶縁膜4との間に拡散防止膜3をさらに備える。また、第1の絶縁膜はシリコン窒化膜界面層であってもよい。
【0024】
次に、図1から図5を参照して半導体装置100の製造方法について説明する。はじめに、半導体基板1内に素子分離領域8を形成し、n型MOSFET領域10およびp型MOSFET領域20を区画する。次に、ウェル注入を行い、n型MOSFET領域10にp型ウェル1a、p型MOSFET領域20にn型ウェル1bを形成する。次に、半導体基板1の上面上にhigh−k絶縁膜成膜用のシリコン酸化膜界面層2を形成する。
【0025】
そして、シリコン酸化膜界面層2上に拡散防止膜3(Al2O3、Al、SiNなど)を0.3nm〜2.0nm程度ALD(Atomic Layer Deposition)などで成膜する。次に、p型MOSFET領域20を覆うレジストパターン9を形成した後(図1)、n型MOSFET領域10の拡散防止膜3をHF溶液等でパターニングすることにより除去する(図2)。ここで、この時点で熱処理を加えることで拡散防止膜3を緻密化してもよい。
【0026】
次に、必要であればn型MOSFET領域10の界面層を再び形成し、シリコン酸化膜界面層2および拡散防止膜3上に、シリコン酸化膜界面層2よりも誘電率の高い絶縁材料であるhigh−k絶縁膜4(1〜4nm程度)を形成する。次に、high−k絶縁膜4上にメタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図3)。
【0027】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成され、かつ、希土類またはMgが含まれている。例えば、メタル層5はTiYbN、high−k絶縁膜4はHfSiON等である。
【0028】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4およびゲート電極7をエッチングしてゲートパターンを形成する(図4)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0029】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/high−k/SiO/Siとなり、p型MOSFET領域20はpoly−Si(もしくはW)/metal/high−k/拡散防止膜/SiO/Siとなる。
【0030】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図5)。S/D活性化アニールなどの高温熱処理を経ることで、メタル層5に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散し、n型MOSFET領域10ではhigh−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、メタル層5に含まれる希土類またはMgが熱処理によってhigh−k/SiO(N)界面に拡散するのが防止される。
【0031】
ここで、dual high−k構造においてベースバンド電圧(VFB)を制御する場合、high−k/SiO(N)界面でのhigh−k絶縁膜4の組成が重要であり、Mgや希土類はVFBを負方向に、AlはVFBを正方向にシフトすることが知られている。また、仕事関数を制御する材料をhigh−k絶縁膜4中に混ぜる場合、high−k絶縁膜4の上部に仕事関数を制御する材料を含む層を成膜し、その後の熱処理で拡散する方法が知られている。
【0032】
以上より、本実施の形態における半導体装置100によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値まで低下する。一方、p型MOSFET領域20は、この拡散が抑制され、p型MOSFETに適した仕事関数のままである。また、拡散防止膜3にAl2O3、Al、SiN等を用いることで、Al等がhigh−k/SiO(N)界面に存在することから、p型MOSFET領域のVFBを正方向にシフトしてさらに高い仕事関数が得られる。
【0033】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【0034】
<実施の形態2>
図6から図8は本発明の実施の形態2における半導体装置200の製造工程を示した断面図であり、実施の形態1における図3から図5に対応した図である。また、その他の製造工程を示した図は実施の形態1と同様のため、省略する。本実施の形態における半導体装置200は、半導体装置100の構成に、high−k絶縁膜4とメタル層5との間にキャッピングレイヤー11(キャップ層)をさらに備えた構成である。
【0035】
次に、図6から図8を参照して半導体装置200の製造方法について説明する。図1,図2に示す工程は実施の形態1と同様のため、説明を省略する。拡散防止膜3のパターニング後、必要であればn型MOSFET領域10の界面層を再び形成し、シリコン酸化膜界面層2および拡散防止膜3上に、シリコン酸化膜界面層2よりも誘電率の高い絶縁材料であるhigh−k絶縁膜4(1〜4nm程度)を形成する。次に、high−k絶縁膜4上に希土類またはMgが含まれたキャッピングレイヤー11を形成する。次に、メタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図6)。
【0036】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成される。例えば、メタル層5はTiN、high−k絶縁膜4はHfSiON、キャッピングレイヤー11はLa2O3等である。
【0037】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4、キャッピングレイヤー11およびゲート電極7をエッチングしてゲートパターンを形成する(図7)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0038】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/キャッピングレイヤー/high−k/SiO/Si、p型MOSFET領域20はpoly−Si(もしくはW)/metal/キャッピングレイヤー/high−k/拡散防止膜/SiO/Siである。
【0039】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図8)。S/D活性化アニールなどの高温熱処理を経ることで、キャッピングレイヤー11に含まれる希土類またはMgはhigh−k絶縁膜4中に拡散しており、n型MOSFET領域10ではhigh−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、キャッピングレイヤー11に含まれる希土類またはMgがhigh−k/SiO(N)界面に拡散するのが防止される。
【0040】
以上より、本実施の形態における半導体装置200によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値にまで低下する。一方、p型MOSFET領域20は、この拡散が抑制され、p型MOSFETに適した仕事関数のままである。また、拡散防止膜3にAl2O3、Al、SiN等を用いることで、Al等がhigh−k/SiO(N)界面に存在することから、p型MOSFET領域のVFBを正方向にシフトしてさらに高い仕事関数が得られる。
【0041】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【0042】
<実施の形態3>
図9から図13は本発明の実施の形態3における半導体装置300の製造工程を示した断面図である。はじめに、図13を参照して本実施の形態における半導体装置300のゲート構成について説明する。
【0043】
本実施の形態における半導体装置300は、n型MOSFET領域10とp型MOSFET領域20から構成されるCMOSFET構造を有する。n型MOSFET領域10およびp型MOSFET領域20は、半導体基板1(n型MOSFET領域10は表層にp型ウェル1a、p型MOSFET領域20は表層にn型ウェル1bを有する)と、半導体基板1上に形成されたシリコン酸化膜界面層2(第1の絶縁膜)と、シリコン酸化膜界面層2上に形成されたhigh−k絶縁膜4(第2の絶縁膜)と、high−k絶縁膜4上に形成されたメタル層5およびpoly−Si層6(もしくはW)を有するゲート電極7とを備える。また、p型MOSFET領域20は、high−k絶縁膜4とメタル層5との間に拡散防止膜3をさらに備える。また、第1の絶縁膜はシリコン窒化膜界面層であってもよい。
【0044】
次に、図9から図13を参照して半導体装置300の製造方法について説明する。はじめに、半導体基板1内に素子分離領域8を形成し、n型MOSFET領域10およびp型MOSFET領域20を区画する。次に、ウェル注入を行い、n型MOSFET領域10にp型ウェル1a、p型MOSFET領域20にn型ウェル1bを形成する。次に、半導体基板1の上面上にhigh−k絶縁膜用のシリコン酸化膜界面層2を形成する。そして、シリコン酸化膜界面層2上に、シリコン酸化膜界面層2よりも誘電率の高い絶縁材料であるhigh−k絶縁膜4(1〜4nm程度)を形成する。
【0045】
次に、high−k絶縁膜4上に拡散防止膜3(Al2O3、Al、SiNなど)を0.3nm〜2.0nm程度ALDなどで成膜する。次に、p型MOSFET領域20を覆うレジストパターン9を形成した後(図9)、n型MOSFET領域10の拡散防止膜3をHF溶液等でパターニングすることにより除去する(図10)。この時点で熱処理を加えることで拡散防止膜3を緻密化してもよい。
【0046】
次に、high−k絶縁膜4および拡散防止膜3上にメタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図11)。
【0047】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成され、かつ、希土類またはMgが含まれている。例えば、メタル層5はTiYbN,TiGdN,TaGdN、high−k絶縁膜4はHfSiON等である。
【0048】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4およびゲート電極7をエッチングしてゲートパターンを形成する(図12)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0049】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/high−k/SiO/Siとなり、p型MOSFET領域20はpoly−Si(もしくはW)/metal/拡散防止膜/high−k/SiO/Siとなる。
【0050】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図13)。S/D活性化アニールなどの高温熱処理を経ることで、n型MOSFET領域10ではメタル層5に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散しており、high−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、メタル層5に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散するのが防止される。
【0051】
以上より、本実施の形態における半導体装置300によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値まで低下する。一方、p型MOSFET領域20は、希土類またはMgがhigh−k絶縁膜4中に拡散するのが抑制され、p型MOSFETに適した仕事関数のままである。
【0052】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【0053】
<実施の形態4>
図14から図16は本発明の実施の形態4における半導体装置400の製造工程を示した断面図であり、実施の形態3における図11から図13に対応した図である。また、その他の製造工程を示した図は実施の形態3と同様のため、省略する。本実施の形態における半導体装置400は、半導体装置300の構成に、n型MOSFET領域10はhigh−k絶縁膜4とメタル層5との間、p型MOSFET領域20は拡散防止膜3とメタル層5との間にキャッピングレイヤー11をさらに備えた構成である。
【0054】
次に、図14から図16を参照して半導体装置400の製造方法について説明する。図9,図10に示す工程は実施の形態3と同様のため、説明を省略する。拡散防止膜3のパターニング後、high−k絶縁膜4および拡散防止膜3上に、希土類またはMgが含またキャッピングレイヤー11(LaO,MgOなど)を5〜20nm形成する。次に、メタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図14)。
【0055】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成される。例えば、メタル層5はTiN,TaNなど、high−k絶縁膜4はHfSiON、キャッピングレイヤー11はLa2O3である。
【0056】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4、キャッピングレイヤー11およびゲート電極7をエッチングしてゲートパターンを形成する(図15)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0057】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/キャッピングレイヤー/high−k/SiO/Si、p型MOSFET領域20はpoly−Si(もしくはW)/metal/キャッピングレイヤー/拡散防止膜/high−k/SiO/Siである。
【0058】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図16)。S/D活性化アニールなどの高温熱処理を経ることで、n型MOSFET領域10ではキャッピングレイヤー11に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散しており、n型MOSFET領域10ではhigh−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、キャッピングレイヤー11に含まれる希土類またはMgが熱処理でhigh−k絶縁膜4中に拡散するのが防止される。
【0059】
以上より、本実施の形態における半導体装置400によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値にまで低下する。一方、p型MOSFET領域20は、希土類またはMgがhigh−k絶縁膜4中に拡散するのが抑制され、p型MOSFETに適した仕事関数のままである。
【0060】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【産業上の利用可能性】
【0061】
本発明は、high−k/metal gateを備えるトランジスタにおいて、ゲートファーストプロセスでsingle metal/dual high−k構造を形成するトランジスタ全般に適用することができる。
【図面の簡単な説明】
【0062】
【図1】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図2】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図3】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図4】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図5】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図6】本発明の実施の形態2における半導体装置の製造工程を示した断面図である。
【図7】本発明の実施の形態2における半導体装置の製造工程を示した断面図である。
【図8】本発明の実施の形態2における半導体装置の製造工程を示した断面図である。
【図9】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図10】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図11】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図12】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図13】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図14】本発明の実施の形態4における半導体装置の製造工程を示した断面図である。
【図15】本発明の実施の形態4における半導体装置の製造工程を示した断面図である。
【図16】本発明の実施の形態4における半導体装置の製造工程を示した断面図である。
【符号の説明】
【0063】
1 半導体基板、2 シリコン酸化膜界面層、3 拡散防止膜、4 high−k絶縁膜、5 メタル層、6 poly−Si層、7 ゲート電極、8 素子分離領域、9 レジスト、10 n型MOSFET領域、11 キャッピングレイヤー、20 p型MOSFET領域、100,200,300,400 半導体装置。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特にhigh−k/メタルゲート構造を有するCMOSFETを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来より、半導体装置の集積密度および性能を向上するために、半導体装置の構成要素であるMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)の微細化が進んでいる。しかし、微細化が進むにつれて、短チャネル効果の影響が大きくなるため、その抑制が重要な課題と考えられている。この課題に対する解決策の一つとして、high−k(高誘電率膜)ゲート絶縁膜/メタルゲート構造が知られている。この構造は、十分な絶縁膜の厚みにより量子トンネル効果によるリーク電流を減少し、かつ高誘電率の絶縁膜を用いることにより電流量を大きくすることができる。また、メタルゲートを組み合わせることにより、フォノン振動を抑える効果がある。
【0003】
一般的なゲートファーストプロセスのhigh−k/メタルゲート構造を有するCMOSFETは、以下の製造方法によりゲートを形成する。まずn型/p型どちらかのゲート金属をデポした後、逆極性の領域のゲート金属をエッチングで除去する。次に、除去した領域上にはじめにデポした金属と逆極性の金属をデポする。次に、その上にゲート高さとゲート抵抗を揃える物質(poly−SiやWが一般的)をデポし、ゲートエッチングを行ってゲートを形成する。
【0004】
しかしながら、上述したような一般的なゲートファーストプロセスを用いたデュアルメタルゲートは、n型/p型それぞれで別々の仕事関数をもった金属を使って形成されるため、物理的、化学的性質の異なる材料を一度にエッチングする必要があり、加工性が難しいという問題があった。
【0005】
そこで、この問題を解決するために、high−k上にキャッピングレイヤーを形成し、1種類のゲート金属により仕事関数を制御する方法が知られている。このキャッピングレイヤーを用いたCMOSFETは、はじめに、high−kゲート絶縁膜を成膜した後、キャッピングレイヤーをデポし、キャッピングレイヤーを使わない極性の領域からキャッピングレイヤーを除去する。次に、ゲート金属をデポし、poly−SiやWをデポし、エッチングを行ってゲートを形成する。
【0006】
上述した内容に関連する技術が下記特許文献1,2および非特許文献1に開示されている。
【0007】
【特許文献1】米国特許第6545324号公報
【特許文献2】特開2007−200946号公報
【非特許文献1】IEDM2007、”Single Metal/Dual High-k Gate Stack with Low Vth and Precise Gate Profile Control for Highly Manufacturable Aggressively Scaled CMISFETs”、Mise,N et.al、pp527-530
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述したキャッピングレイヤーを用いた半導体装置は、金属、high−k絶縁膜ともに1種類であるため、ゲートエッチングの加工性の問題は起こらない。しかしながら、キャッピングレイヤーをn型およびp型のどちらかの領域で除去する工程において、キャッピングレイヤーに一般的に用いられるLa化合物は潮解性が非常に強く、マスクをかけて除去することが難しいため、良好な形状のキャップ層を形成して仕事関数を制御することが難しいという問題があった。
【0009】
そこで本発明はかかる問題を解決するためになされたものであり、良好な形状のsingle metal/dual high−k構造を形成し、nMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【0010】
本発明の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第1の絶縁膜と第2の絶縁膜との間に形成され、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える。
【0011】
本発明の他の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第1の絶縁膜と第2の絶縁膜との間に形成され、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える。
【0012】
本発明の他の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第2の絶縁膜とメタル層との間に形成され、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える。
【0013】
本発明の他の一実施形態における半導体装置は、第1導電型のMOSFETと、第2導電型のMOSFETを有する。第1導電型のMOSFETおよび第2導電型のMOSFETは、半導体基板上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、第2の絶縁膜上に形成され、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備える。また、第2導電型のMOSFETは、第2の絶縁膜とキャップ層との間に形成され、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える。
【0014】
本発明の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第1の絶縁膜の表面が露出するように拡散防止膜を除去する。次に、第1の絶縁膜および拡散防止膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。そして、第2の絶縁膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極を形成する。
【0015】
本発明の他の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、仕事関数を制御する材料が第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第1の絶縁膜の表面が露出するように拡散防止膜を除去する。次に、第1の絶縁膜および拡散防止膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。そして、第2の絶縁膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層を形成する。その後、キャップ層上に、メタル層を下層に有するゲート電極を形成する。
【0016】
本発明の他の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。次に、第2の絶縁膜上に、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第2の絶縁膜の表面が露出するように拡散防止膜を除去する。そして、第2の絶縁膜および拡散防止膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極を形成する。
【0017】
本発明の他の一実施形態における半導体装置の製造方法は、第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法である。はじめに、上面上に第1の絶縁膜が形成された半導体基板を準備する。次に、第1の絶縁膜上に、第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する。次に、第2の絶縁膜上に、仕事関数を制御する材料が第2の絶縁膜に拡散するのを防止する拡散防止膜を形成し、第1導電型のMOSFET形成領域の第2の絶縁膜の表面が露出するように拡散防止膜を除去する。そして、第2の絶縁膜および拡散防止膜上に、第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層を形成する。その後、キャップ層上に、メタル層を下層に有するゲート電極を形成する。
【発明の効果】
【0018】
本発明の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第1の絶縁膜と第2の絶縁膜との間に拡散防止膜を形成する。これにより、第2の導電型領域はメタル層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散することを防止し、第1の導電型領域はメタル層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【0019】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第1の絶縁膜と第2の絶縁膜との間に拡散防止膜を形成する。これにより、第2の導電型領域はキャップ層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散することを防止し、第1の導電型領域はキャップ層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【0020】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第2の絶縁膜とメタル層との間に拡散防止膜を形成する。これにより、第2の導電型領域はメタル層が有する仕事関数を制御する材料が第2の絶縁膜に拡散することを防止し、第1の導電型領域はメタル層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【0021】
本発明の他の一実施形態における半導体装置およびその製造方法によれば、第2の導電型領域の第2の絶縁膜とキャップ層との間に拡散防止膜を形成する。これにより、第2の導電型領域はキャップ層が有する仕事関数を制御する材料が第2の絶縁膜に拡散することを防止し、第1の導電型領域はキャップ層が有する仕事関数を制御する材料が第1の絶縁膜/第2の絶縁膜界面に拡散する。その結果、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、かつnMOS、pMOSそれぞれに適したフラットバンド電圧を得ることができる。
【発明を実施するための最良の形態】
【0022】
<実施の形態1>
図1から図5は、本発明の実施の形態1における半導体装置100の製造工程を示した断面図である。はじめに、図5を参照して本実施の形態における半導体装置100のゲート構成について説明する。
【0023】
本実施の形態における半導体装置100は、n型MOSFET領域10とp型MOSFET領域20から構成されるCMOSFET構造を有する。n型MOSFET領域10およびp型MOSFET領域20は、半導体基板1(n型MOSFET領域10は表層にp型ウェル1a、p型MOSFET領域20は表層にn型ウェル1bを有する)と、半導体基板1上に形成されたシリコン酸化膜界面層2(第1の絶縁膜)と、シリコン酸化膜界面層2上に形成されたhigh−k絶縁膜4(第2の絶縁膜)と、high−k絶縁膜4上に形成されたメタル層5およびpoly−Si層6(もしくはW)を有するゲート電極7とを備える。また、p型MOSFET領域20は、シリコン酸化膜界面層2とhigh−k絶縁膜4との間に拡散防止膜3をさらに備える。また、第1の絶縁膜はシリコン窒化膜界面層であってもよい。
【0024】
次に、図1から図5を参照して半導体装置100の製造方法について説明する。はじめに、半導体基板1内に素子分離領域8を形成し、n型MOSFET領域10およびp型MOSFET領域20を区画する。次に、ウェル注入を行い、n型MOSFET領域10にp型ウェル1a、p型MOSFET領域20にn型ウェル1bを形成する。次に、半導体基板1の上面上にhigh−k絶縁膜成膜用のシリコン酸化膜界面層2を形成する。
【0025】
そして、シリコン酸化膜界面層2上に拡散防止膜3(Al2O3、Al、SiNなど)を0.3nm〜2.0nm程度ALD(Atomic Layer Deposition)などで成膜する。次に、p型MOSFET領域20を覆うレジストパターン9を形成した後(図1)、n型MOSFET領域10の拡散防止膜3をHF溶液等でパターニングすることにより除去する(図2)。ここで、この時点で熱処理を加えることで拡散防止膜3を緻密化してもよい。
【0026】
次に、必要であればn型MOSFET領域10の界面層を再び形成し、シリコン酸化膜界面層2および拡散防止膜3上に、シリコン酸化膜界面層2よりも誘電率の高い絶縁材料であるhigh−k絶縁膜4(1〜4nm程度)を形成する。次に、high−k絶縁膜4上にメタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図3)。
【0027】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成され、かつ、希土類またはMgが含まれている。例えば、メタル層5はTiYbN、high−k絶縁膜4はHfSiON等である。
【0028】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4およびゲート電極7をエッチングしてゲートパターンを形成する(図4)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0029】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/high−k/SiO/Siとなり、p型MOSFET領域20はpoly−Si(もしくはW)/metal/high−k/拡散防止膜/SiO/Siとなる。
【0030】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図5)。S/D活性化アニールなどの高温熱処理を経ることで、メタル層5に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散し、n型MOSFET領域10ではhigh−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、メタル層5に含まれる希土類またはMgが熱処理によってhigh−k/SiO(N)界面に拡散するのが防止される。
【0031】
ここで、dual high−k構造においてベースバンド電圧(VFB)を制御する場合、high−k/SiO(N)界面でのhigh−k絶縁膜4の組成が重要であり、Mgや希土類はVFBを負方向に、AlはVFBを正方向にシフトすることが知られている。また、仕事関数を制御する材料をhigh−k絶縁膜4中に混ぜる場合、high−k絶縁膜4の上部に仕事関数を制御する材料を含む層を成膜し、その後の熱処理で拡散する方法が知られている。
【0032】
以上より、本実施の形態における半導体装置100によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値まで低下する。一方、p型MOSFET領域20は、この拡散が抑制され、p型MOSFETに適した仕事関数のままである。また、拡散防止膜3にAl2O3、Al、SiN等を用いることで、Al等がhigh−k/SiO(N)界面に存在することから、p型MOSFET領域のVFBを正方向にシフトしてさらに高い仕事関数が得られる。
【0033】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【0034】
<実施の形態2>
図6から図8は本発明の実施の形態2における半導体装置200の製造工程を示した断面図であり、実施の形態1における図3から図5に対応した図である。また、その他の製造工程を示した図は実施の形態1と同様のため、省略する。本実施の形態における半導体装置200は、半導体装置100の構成に、high−k絶縁膜4とメタル層5との間にキャッピングレイヤー11(キャップ層)をさらに備えた構成である。
【0035】
次に、図6から図8を参照して半導体装置200の製造方法について説明する。図1,図2に示す工程は実施の形態1と同様のため、説明を省略する。拡散防止膜3のパターニング後、必要であればn型MOSFET領域10の界面層を再び形成し、シリコン酸化膜界面層2および拡散防止膜3上に、シリコン酸化膜界面層2よりも誘電率の高い絶縁材料であるhigh−k絶縁膜4(1〜4nm程度)を形成する。次に、high−k絶縁膜4上に希土類またはMgが含まれたキャッピングレイヤー11を形成する。次に、メタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図6)。
【0036】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成される。例えば、メタル層5はTiN、high−k絶縁膜4はHfSiON、キャッピングレイヤー11はLa2O3等である。
【0037】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4、キャッピングレイヤー11およびゲート電極7をエッチングしてゲートパターンを形成する(図7)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0038】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/キャッピングレイヤー/high−k/SiO/Si、p型MOSFET領域20はpoly−Si(もしくはW)/metal/キャッピングレイヤー/high−k/拡散防止膜/SiO/Siである。
【0039】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図8)。S/D活性化アニールなどの高温熱処理を経ることで、キャッピングレイヤー11に含まれる希土類またはMgはhigh−k絶縁膜4中に拡散しており、n型MOSFET領域10ではhigh−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、キャッピングレイヤー11に含まれる希土類またはMgがhigh−k/SiO(N)界面に拡散するのが防止される。
【0040】
以上より、本実施の形態における半導体装置200によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値にまで低下する。一方、p型MOSFET領域20は、この拡散が抑制され、p型MOSFETに適した仕事関数のままである。また、拡散防止膜3にAl2O3、Al、SiN等を用いることで、Al等がhigh−k/SiO(N)界面に存在することから、p型MOSFET領域のVFBを正方向にシフトしてさらに高い仕事関数が得られる。
【0041】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【0042】
<実施の形態3>
図9から図13は本発明の実施の形態3における半導体装置300の製造工程を示した断面図である。はじめに、図13を参照して本実施の形態における半導体装置300のゲート構成について説明する。
【0043】
本実施の形態における半導体装置300は、n型MOSFET領域10とp型MOSFET領域20から構成されるCMOSFET構造を有する。n型MOSFET領域10およびp型MOSFET領域20は、半導体基板1(n型MOSFET領域10は表層にp型ウェル1a、p型MOSFET領域20は表層にn型ウェル1bを有する)と、半導体基板1上に形成されたシリコン酸化膜界面層2(第1の絶縁膜)と、シリコン酸化膜界面層2上に形成されたhigh−k絶縁膜4(第2の絶縁膜)と、high−k絶縁膜4上に形成されたメタル層5およびpoly−Si層6(もしくはW)を有するゲート電極7とを備える。また、p型MOSFET領域20は、high−k絶縁膜4とメタル層5との間に拡散防止膜3をさらに備える。また、第1の絶縁膜はシリコン窒化膜界面層であってもよい。
【0044】
次に、図9から図13を参照して半導体装置300の製造方法について説明する。はじめに、半導体基板1内に素子分離領域8を形成し、n型MOSFET領域10およびp型MOSFET領域20を区画する。次に、ウェル注入を行い、n型MOSFET領域10にp型ウェル1a、p型MOSFET領域20にn型ウェル1bを形成する。次に、半導体基板1の上面上にhigh−k絶縁膜用のシリコン酸化膜界面層2を形成する。そして、シリコン酸化膜界面層2上に、シリコン酸化膜界面層2よりも誘電率の高い絶縁材料であるhigh−k絶縁膜4(1〜4nm程度)を形成する。
【0045】
次に、high−k絶縁膜4上に拡散防止膜3(Al2O3、Al、SiNなど)を0.3nm〜2.0nm程度ALDなどで成膜する。次に、p型MOSFET領域20を覆うレジストパターン9を形成した後(図9)、n型MOSFET領域10の拡散防止膜3をHF溶液等でパターニングすることにより除去する(図10)。この時点で熱処理を加えることで拡散防止膜3を緻密化してもよい。
【0046】
次に、high−k絶縁膜4および拡散防止膜3上にメタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図11)。
【0047】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成され、かつ、希土類またはMgが含まれている。例えば、メタル層5はTiYbN,TiGdN,TaGdN、high−k絶縁膜4はHfSiON等である。
【0048】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4およびゲート電極7をエッチングしてゲートパターンを形成する(図12)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0049】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/high−k/SiO/Siとなり、p型MOSFET領域20はpoly−Si(もしくはW)/metal/拡散防止膜/high−k/SiO/Siとなる。
【0050】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図13)。S/D活性化アニールなどの高温熱処理を経ることで、n型MOSFET領域10ではメタル層5に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散しており、high−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、メタル層5に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散するのが防止される。
【0051】
以上より、本実施の形態における半導体装置300によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値まで低下する。一方、p型MOSFET領域20は、希土類またはMgがhigh−k絶縁膜4中に拡散するのが抑制され、p型MOSFETに適した仕事関数のままである。
【0052】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【0053】
<実施の形態4>
図14から図16は本発明の実施の形態4における半導体装置400の製造工程を示した断面図であり、実施の形態3における図11から図13に対応した図である。また、その他の製造工程を示した図は実施の形態3と同様のため、省略する。本実施の形態における半導体装置400は、半導体装置300の構成に、n型MOSFET領域10はhigh−k絶縁膜4とメタル層5との間、p型MOSFET領域20は拡散防止膜3とメタル層5との間にキャッピングレイヤー11をさらに備えた構成である。
【0054】
次に、図14から図16を参照して半導体装置400の製造方法について説明する。図9,図10に示す工程は実施の形態3と同様のため、説明を省略する。拡散防止膜3のパターニング後、high−k絶縁膜4および拡散防止膜3上に、希土類またはMgが含またキャッピングレイヤー11(LaO,MgOなど)を5〜20nm形成する。次に、メタル層5(5〜20nm程度)、poly−Si層6またはW(80〜120nm程度)の順で積層してゲート電極7を形成する(図14)。
【0055】
また、本実施の形態で用いるメタル層5は、p型MOSFET20を形成する際に適した仕事関数を持つ金属で構成される。例えば、メタル層5はTiN,TaNなど、high−k絶縁膜4はHfSiON、キャッピングレイヤー11はLa2O3である。
【0056】
次に、マスクを形成し、シリコン酸化膜界面層2、拡散防止膜3、high−k絶縁膜4、キャッピングレイヤー11およびゲート電極7をエッチングしてゲートパターンを形成する(図15)。このとき、n型MOSFET領域10とp型MOSFET領域20は同じmetalを用いているため、エッチングにおいて従来のデュアルメタル形成時のような困難は発生しない。
【0057】
このときのゲート構造は、n型MOSFET領域10がpoly−Si(もしくはW)/metal/キャッピングレイヤー/high−k/SiO/Si、p型MOSFET領域20はpoly−Si(もしくはW)/metal/キャッピングレイヤー/拡散防止膜/high−k/SiO/Siである。
【0058】
ゲートエッチング後は、通常のトランジスタと同様にoffset形成、extention注入、SW形成、deepS/D注入、シリサイド形成、コンタクト形成を行う(図16)。S/D活性化アニールなどの高温熱処理を経ることで、n型MOSFET領域10ではキャッピングレイヤー11に含まれる希土類またはMgがhigh−k絶縁膜4中に拡散しており、n型MOSFET領域10ではhigh−k/SiO界面まで達する。一方、p型MOSFET領域20は、拡散防止膜3により、キャッピングレイヤー11に含まれる希土類またはMgが熱処理でhigh−k絶縁膜4中に拡散するのが防止される。
【0059】
以上より、本実施の形態における半導体装置400によれば、n型MOSFET領域10は、希土類またはMgがhigh−k/SiO(N)界面に拡散してくることにより、仕事関数がn型MOSFETに適した値にまで低下する。一方、p型MOSFET領域20は、希土類またはMgがhigh−k絶縁膜4中に拡散するのが抑制され、p型MOSFETに適した仕事関数のままである。
【0060】
従って、潮解性が強いLa化合物を加工せずに、良好な形状のsingle metal/dual high−k構造を形成することができ、n型MOSFET領域10、p型MOSFET領域20それぞれに適したフラットバンド電圧を得ることができる。
【産業上の利用可能性】
【0061】
本発明は、high−k/metal gateを備えるトランジスタにおいて、ゲートファーストプロセスでsingle metal/dual high−k構造を形成するトランジスタ全般に適用することができる。
【図面の簡単な説明】
【0062】
【図1】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図2】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図3】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図4】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図5】本発明の実施の形態1における半導体装置の製造工程を示した断面図である。
【図6】本発明の実施の形態2における半導体装置の製造工程を示した断面図である。
【図7】本発明の実施の形態2における半導体装置の製造工程を示した断面図である。
【図8】本発明の実施の形態2における半導体装置の製造工程を示した断面図である。
【図9】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図10】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図11】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図12】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図13】本発明の実施の形態3における半導体装置の製造工程を示した断面図である。
【図14】本発明の実施の形態4における半導体装置の製造工程を示した断面図である。
【図15】本発明の実施の形態4における半導体装置の製造工程を示した断面図である。
【図16】本発明の実施の形態4における半導体装置の製造工程を示した断面図である。
【符号の説明】
【0063】
1 半導体基板、2 シリコン酸化膜界面層、3 拡散防止膜、4 high−k絶縁膜、5 メタル層、6 poly−Si層、7 ゲート電極、8 素子分離領域、9 レジスト、10 n型MOSFET領域、11 キャッピングレイヤー、20 p型MOSFET領域、100,200,300,400 半導体装置。
【特許請求の範囲】
【請求項1】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、前記仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項2】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、
前記キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、前記仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項3】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第2の絶縁膜と前記メタル層との間に形成され、前記仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項4】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、
前記キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第2の絶縁膜と前記キャップ層との間に形成され、前記仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項5】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記メタル層は希土類またはMgを含む、請求項1または3に記載の半導体装置。
【請求項6】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記キャップ層は希土類またはMgを含む、請求項2または4に記載の半導体装置。
【請求項7】
前記拡散防止膜はAl2O3、AlN、SiNのいずれかからなる、請求項5または6に記載の半導体装置。
【請求項8】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成する工程と、
(c)前記第1導電型のMOSFET形成領域の前記第1の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(d)前記第1の絶縁膜および前記拡散防止膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むメタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項9】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成する工程と、
(c)前記第1導電型のMOSFET形成領域の前記第1の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(d)前記第1の絶縁膜および前記拡散防止膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むキャップ層を形成する工程と、
(f)前記キャップ層上に、メタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項10】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(c)前記第2の絶縁膜上に、仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜を形成する工程と、
(d)前記第1導電型のMOSFET形成領域の前記第2の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(e)前記第2の絶縁膜および前記拡散防止膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むメタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項11】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(c)前記第2の絶縁膜上に、仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜を形成する工程と、
(d)前記第1導電型のMOSFET形成領域の前記第2の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(e)前記第2の絶縁膜および前記拡散防止膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むキャップ層を形成する工程と、
(f)前記キャップ層上に、メタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項12】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記工程(e)において、前記メタル層は希土類またはMgを含む、請求項8または10に記載の半導体装置の製造方法。
【請求項13】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記工程(e)において、前記キャップ層は希土類またはMgを含む、請求項9または11に記載の半導体装置の製造方法。
【請求項14】
前記拡散防止膜はAl2O3、AlN、SiNのいずれかからなる、請求項12または13に記載の半導体装置の製造方法。
【請求項1】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、前記仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項2】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、
前記キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、前記仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項3】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むメタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第2の絶縁膜と前記メタル層との間に形成され、前記仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項4】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置であって、
前記第1導電型のMOSFETおよび前記第2導電型のMOSFETは、
半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜と、
前記第2の絶縁膜上に形成され、前記第2の絶縁膜に拡散して仕事関数を制御する材料を含むキャップ層と、
前記キャップ層上に形成され、メタル層を下層に有するゲート電極と、を備え、
前記第2導電型のMOSFETは、
前記第2の絶縁膜と前記キャップ層との間に形成され、前記仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜をさらに備える、半導体装置。
【請求項5】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記メタル層は希土類またはMgを含む、請求項1または3に記載の半導体装置。
【請求項6】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記キャップ層は希土類またはMgを含む、請求項2または4に記載の半導体装置。
【請求項7】
前記拡散防止膜はAl2O3、AlN、SiNのいずれかからなる、請求項5または6に記載の半導体装置。
【請求項8】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成する工程と、
(c)前記第1導電型のMOSFET形成領域の前記第1の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(d)前記第1の絶縁膜および前記拡散防止膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むメタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項9】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、仕事関数を制御する材料が前記第1の絶縁膜界面に拡散するのを防止する拡散防止膜を形成する工程と、
(c)前記第1導電型のMOSFET形成領域の前記第1の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(d)前記第1の絶縁膜および前記拡散防止膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むキャップ層を形成する工程と、
(f)前記キャップ層上に、メタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項10】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(c)前記第2の絶縁膜上に、仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜を形成する工程と、
(d)前記第1導電型のMOSFET形成領域の前記第2の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(e)前記第2の絶縁膜および前記拡散防止膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むメタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項11】
第1導電型のMOSFETと、第2導電型のMOSFETを有する半導体装置の製造方法であって、
(a)上面上に第1の絶縁膜が形成された半導体基板を準備する工程と、
(b)前記第1の絶縁膜上に、前記第1の絶縁膜よりも誘電率の高い絶縁材料からなる第2の絶縁膜を形成する工程と、
(c)前記第2の絶縁膜上に、仕事関数を制御する材料が前記第2の絶縁膜に拡散するのを防止する拡散防止膜を形成する工程と、
(d)前記第1導電型のMOSFET形成領域の前記第2の絶縁膜の表面が露出するように前記拡散防止膜を除去する工程と、
(e)前記第2の絶縁膜および前記拡散防止膜上に、前記第2の絶縁膜に拡散して仕事関数を制御する前記材料を含むキャップ層を形成する工程と、
(f)前記キャップ層上に、メタル層を下層に有するゲート電極を形成する工程と、を備える半導体装置の製造方法。
【請求項12】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記工程(e)において、前記メタル層は希土類またはMgを含む、請求項8または10に記載の半導体装置の製造方法。
【請求項13】
前記第1導電型のMOSFETはn型MOSFET、前記第2導電型のMOSFETはp型MOSFETであり、
前記工程(e)において、前記キャップ層は希土類またはMgを含む、請求項9または11に記載の半導体装置の製造方法。
【請求項14】
前記拡散防止膜はAl2O3、AlN、SiNのいずれかからなる、請求項12または13に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2010−103386(P2010−103386A)
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願番号】特願2008−275097(P2008−275097)
【出願日】平成20年10月27日(2008.10.27)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年5月6日(2010.5.6)
【国際特許分類】
【出願日】平成20年10月27日(2008.10.27)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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