半導体基板の製造方法および半導体装置の製造方法
【課題】性能劣化を招く金属元素の半導体基板への侵入及び拡散を防ぐことのできる半導体基板の製造方法および半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体基板の製造方法は、半導体基板１の両面および側面に窒化膜２を形成する工程と、前記窒化膜２上の全面に、シリコンを含む酸化膜３および所定の金属を含む前駆体膜４Ａを積層する工程と、前記酸化膜３と前記前駆体膜４Ａとを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜４を自己整合的に形成する工程と、を含む。
【解決手段】本発明の一態様に係る半導体基板の製造方法は、半導体基板１の両面および側面に窒化膜２を形成する工程と、前記窒化膜２上の全面に、シリコンを含む酸化膜３および所定の金属を含む前駆体膜４Ａを積層する工程と、前記酸化膜３と前記前駆体膜４Ａとを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜４を自己整合的に形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法として、誘電材料に形成された開口表面に変更誘電表面層を形成し、この変更誘電表面層の露出面上にＲｕを用いた貴金属ライナを設けた後に導電材料を充填した半導体装置の製造方法がある（例えば、特許文献１参照）。
【０００３】
このＲｕからなる貴金属ライナは、導電材料であるＣｕの拡散を防ぐバリアとしてだけでなくＣｕとの接触抵抗が低く密着性が良好であることから、微細なコンタクトやビアホールにおけるＣｕの埋め込みを改善するめっきシードとして有望視されている。しかし、Ｒｕが拡散して半導体基板を構成するＳｉに侵入すると、半導体装置の性能劣化を引き起こすことから、半導体基板へのＲｕの侵入及び拡散を防ぐことが必要である。
【特許文献１】特開２００７−３１８１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、性能劣化を招く金属元素の半導体基板への侵入及び拡散を防ぐことのできる半導体基板の製造方法および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板の両面および側面に窒化膜を形成する工程と、前記窒化膜上の全面に、シリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、を含む半導体基板の製造方法を提供する。
【０００６】
また、本発明の一態様は、半導体基板の両面および側面にシリコンを含む酸化膜を形成する工程と、前記酸化膜の全面に、所定の金属を含む前駆体膜を積層する工程と、前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、前記自己形成バリア膜上の全面に窒化膜を形成する工程と、を含む半導体基板の製造方法を提供する。
【０００７】
また、本発明の一態様は、半導体基板上に凹部を形成する工程と、前記半導体基板の前記凹部の内面を含む表面、裏面、および側面に窒化膜を形成する工程と、前記窒化膜上の全面にシリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、前記前駆体膜と前記酸化膜とを反応させることにより前記半導体基板の前記凹部の内面を含む前記表面、前記裏面、および前記側面に自己形成バリア膜を自己整合的に形成する工程と、前記自己形成バリア膜を形成された前記半導体基板の前記凹部の内面を含む前記表面に第１の絶縁膜を堆積させる工程と、前記半導体基板の前記表面上の前記凹部外側の前記第１の絶縁膜を除去して前記凹部内に素子分離領域を形成する工程と、前記半導体基板の前記素子分離領域に囲まれた素子領域上にトランジスタを形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、性能劣化を招く金属元素の半導体基板への侵入及び拡散を防ぐことのできる半導体基板の製造方法および半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
図１（ａ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体基板の製造工程を示す断面図である。
【００１０】
Ｒｕは、埋め込み材料として用いられるＣｕとの密着性が良好であるが、半導体基板表面に付着するとＳｉ中に拡散して汚染を生じる。このことから、半導体製造プロセスにおいて半導体基板へのＲｕ侵入を防ぐことが必要となる。
【００１１】
まず、図１（ａ）に示すように、熱ＣＶＤ(Chemical Vapor Deposition)法等により、半導体基板１上の表面、裏面、および側面の全面に第１のバリア膜２を形成する。
【００１２】
ここで、第１のバリア膜２は、厚さ１０〜３０ｎｍのＳｉＮからなる。
【００１３】
次に、図１（ｂ）に示すように、熱ＣＶＤ法等により、第１のバリア膜２上の全面に酸化膜３を形成する。
【００１４】
ここで、酸化膜３は、厚さ５〜１０ｎｍのＳｉＯ２からなる。
【００１５】
次に、図１（ｃ）に示すように、ＣＶＤ法等により、酸化膜３上の全面に前駆体膜４Ａを形成する。
【００１６】
次に、図１（ｄ）に示すように、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、酸化膜３と前駆体膜４Ａとの間に第２のバリア膜４を形成する。
【００１７】
ここで、第２のバリア膜４は、厚さ２〜３ｎｍのＭｎＳｉｘＯｙからなる。
【００１８】
次に、図１（ｅ）に示すように、熱処理後に未反応の前駆体膜４Ａと、前駆体膜４Ａ上に形成されるＭｎＯＸ、ＣｕＯＸ等の未反応金属酸化膜４Ｂを除去する。未反応金属酸化膜４Ｂについては塩酸で除去し、未反応の前駆体膜４Ａについては硫酸で除去する。
【００１９】
（第１の実施の形態の効果）
本発明の第１の実施の形態に係る半導体基板１によれば、半導体基板１の全面に形成されたＳｉＮからなる第１のバリア膜２によって、半導体基板１へのＣｕの侵入を防ぐとともに、最も外側の全面にＳｉＮ膜と比べてより緻密な膜であるＭｎＳｉｘＯｙからなる第２のバリア膜４が形成されることにより、半導体基板１へのＲｕの侵入を防ぐことができる。
【００２０】
第２のバリア膜４を構成するＭｎＳｉｘＯｙは、ＭｎとＳｉＯ２とが反応して形成されるが、この反応時にＳｉＯ２の一部のＯがＯよりも原子半径の大きいＭｎにより置換されることによって結晶中の原子間距離が小さくなり、そのことによってＲｕ原子の透過、通過が困難な緻密な膜が得られる。
【００２１】
しかしながら、この緻密な膜はＳｉＯ２に対してＭｎが入り込める範囲でしか形成されないので、通常のプロセスでは２〜３ｎｍ程度の厚さである。Ｃｕの多層配線の形成時には配線層毎にＣｕのバリア膜を剥離するために、通常５〜２０ｎｍ程度の膜厚が必要である。そこで、熱ＣＶＤによる膜厚の制御が可能なＳｉＮからなる第１のバリア膜２と組み合わせて設けることで、ＲｕとＣｕのＳｉ基板への侵入、拡散による汚染を効果的に防ぐことができる。
【００２２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、Ｒｕの拡散防止膜である第２のバリア膜４とＣｕの拡散防止膜である第１のバリア膜２の配置を変えたものである。
【００２３】
図２（ａ）〜（ｅ）は、本発明の第２の実施の形態に係る半導体基板の製造工程を示す断面図である。
【００２４】
まず、図２（ａ）に示すように、熱ＣＶＤ法等により、半導体基板１上の全面に図１（ｂ）で説明した酸化膜３を形成する。
【００２５】
次に、図２（ｂ）に示すように、ＣＶＤ法等により、酸化膜３上の全面に前駆体膜４Ａを形成する。
【００２６】
次に、図２（ｃ）に示すように、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、図１（ｄ）で説明したように酸化膜３と前駆体膜４Ａとの間に第２のバリア膜４を形成する。
【００２７】
次に、図２（ｄ）に示すように、熱処理後に未反応の前駆体膜４Ａと、前駆体膜４Ａ上に形成されるＭｎＯＸ、ＣｕＯＸ等の未反応金属酸化膜４Ｂを除去する。
【００２８】
次に、図２（ｅ）に示すように、熱ＣＶＤ法等により、第２のバリア膜４上の全面に図１（ａ）で説明した第１のバリア膜２を形成する。
【００２９】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体基板１によれば、第１の実施の形態と同様の効果を得ることができる。
【００３０】
〔第３の実施の形態〕
（半導体装置の構成）
図３は、本発明の第３の実施の形態に係る半導体装置の断面図である。半導体装置１０は、半導体基板１上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１４と、半導体基板１の表面近傍に形成されたソース・ドレイン領域１５およびソース・ドレイン・エクステンション領域１６と、半導体基板１内のゲート電極１２の下方に形成されたチャネル領域１７と、ゲート電極１２の上面に形成されたシリサイド層１３と、ソース・ドレイン領域１５の上面に形成されたシリサイド層１８と、半導体基板１内に形成されたＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１９およびチップリング２０と、上記構成部上にコンタクトエッチストップ膜２００を介して形成された層間絶縁膜２１と、層間絶縁膜２１内に形成され、配線２２とシリサイド層１８とを導通させるコンタクト２３と、層間絶縁膜２１と配線２２およびコンタクト２３との間に形成される金属膜２４および第２のバリア膜４と、素子分離領域１９およびチップリング２０と半導体基板１との間に形成される第１のバリア膜２，酸化膜３，および第２のバリア膜４と、を有して概略構成される。
【００３１】
半導体基板１は、例えばＳｉ基板を用いることができる。
【００３２】
ゲート絶縁膜１１は、例えばＳｉＯＮ、ＳｉＯ２等からなる。
【００３３】
ゲート電極１２は、例えば導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極１２の上面には、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の金属とシリコンとの化合物であるシリサイド層１３が形成されている。
【００３４】
ゲート側壁１４は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００３５】
ソース・ドレイン・エクステンション領域１６を含むソース・ドレイン領域１５は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンを半導体基板１の表面近傍に注入することにより形成される。
【００３６】
シリサイド層１８は、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属とシリコンとの化合物から形成され、ソース・ドレイン領域１５表面に形成されている。
【００３７】
素子分離領域１９およびチップリング２０は、例えば、ＳｉＯ２等の絶縁材料からなる。
【００３８】
例えばＣｕからなるコンタクト２３は、例えばＳｉＯ２からなる層間絶縁膜２１内に形成され、例えばＣｕからなる配線２２とシリサイド層１８とを導通させる。
【００３９】
金属膜２４は、例えば、Ｒｕからなる。
【００４０】
例えばＳｉＮからなるコンタクトエッチストップ膜２００は、コンタクト２３を形成するため、層間絶縁膜２１内にエッチングによりコンタクトホールを形成する際に、シリサイド層１８およびその周辺が受けるエッチングダメージを抑制するために形成される。
【００４１】
第１のバリア膜２は、例えば、ＳｉＮからなる。
【００４２】
酸化膜３は、例えば、ＳｉＯ２からなる。
【００４３】
第２のバリア膜４は、例えば、ＭｎＳｉｘＯｙからなる。
【００４４】
第１のバリア膜２，酸化膜３，および第２のバリア膜４は、半導体基板１の側面部分にも形成され、半導体基板１の側面部分に金属膜２４を構成するＲｕが付着したとしても半導体基板１に侵入することを防ぐとともに、半導体基板１にＲｕが侵入したとしても、素子分離領域１９およびチップリング２０の周囲に形成された第２のバリア膜４によって拡散の進行を抑制する。
【００４５】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｇ）、図４Ｃ（ｈ）〜（ｊ）、図４Ｄ（ｋ）〜（ｌ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４６】
まず、図４Ａ（ａ）に示すように、半導体基板１の素子分離領域およびチップリングとなる部分に対してリソグラフィ工程によるパターニングを行う。その後、ハードマスクを使用したＲＩＥ(Reactive Ion Etching)工法等によって１００ｎｍ〜５００ｎｍ程度の溝１Ａを形成する。
【００４７】
次に、図４Ａ（ｂ）に示すように、熱ＣＶＤ法等により、例えばＳｉＮからなる第１のバリア膜２を溝１Ａの内面を含む半導体基板１の表面、裏面、および側面に形成する。
【００４８】
次に、図４Ａ（ｃ）に示すように、熱ＣＶＤ法等により、第１のバリア膜２上の全面に、例えばＳｉＯ２からなる酸化膜３を形成する。
【００４９】
次に、図４Ｂ（ｄ）に示すように、ＣＶＤ法等により、酸化膜３上の全面に、例えばＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、図１（ｃ）で説明したように酸化膜３上の全面にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。
【００５０】
次に、図４Ｂ（ｅ）に示すように、プラズマＣＶＤ法等により、溝１Ａおよび半導体基板１上にＳｉＯ２からなる絶縁膜１０８を形成する。
【００５１】
次に、図４Ｂ（ｆ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により、半導体基板１の表面が露出するように平坦化する。このことにより、素子分離領域１９およびチップリング２０の部分、半導体基板１の側面から裏面にかけて第１のバリア膜２、酸化膜３、および第２のバリア膜４が設けられる。また、素子分離領域１９によって囲まれた素子領域１Ｂが形成される。
【００５２】
次に、図４Ｂ（ｇ）に示すように、半導体基板１上の素子領域１Ｂに、ゲート絶縁膜１１、ゲート電極１２、ゲート側壁１４、ソース・ドレイン・エクステンション領域１６を含むソース・ドレイン領域１５、チャネル領域１７、シリサイド層１８等のトランジスタを構成する構成部を形成する。
【００５３】
次に、図４Ｃ（ｈ）に示すように、半導体基板１上にコンタクトエッチストップ膜２００を介して、ＣＶＤ法等によって層間絶縁膜２１を形成する。
【００５４】
次に、図４Ｃ（ｉ）に示すように、ＲＩＥ工法等によって、層間絶縁膜２１に溝２５および溝２６を形成し、ＣＶＤ法等によって、層間絶縁膜２１上にＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、溝２５、溝２６、および層間絶縁膜２１上にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。このとき溝２５、溝２６、および層間絶縁膜２１上には未反応の前駆体膜とともにＭｎＯＸ、ＣｕＯＸが形成される。また、溝２５および溝２６の内面に露出したシリサイド層１８上にはＭｎＳｉｘＯｙは形成されず、未反応金属酸化膜であるＭｎＯＸ、ＣｕＯＸが形成されるので、ＭｎＯＸ、ＣｕＯＸについては塩酸で除去し、未反応の前駆体膜は硫酸で除去する。
【００５５】
次に、図４Ｃ（ｊ）に示すように、ＣＶＤ法等によって、溝２５、溝２６、および層間絶縁膜２１上にＲｕからなる金属膜２４を形成する。
【００５６】
次に、図４Ｄ（ｋ）に示すように、電解めっき法等により、Ｃｕからなる配線材料膜２２０を形成する。
【００５７】
次に、図４Ｄ（ｌ）に示すように、配線２２およびコンタクト２３となる部分を除く配線材料膜２２０を硫酸により除去する。このとき、配線２２およびコンタクト２３となる部分以外に形成された金属膜２４についても同時に除去される。
【００５８】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１０によれば、素子分離領域１９の部分、チップリング２０の部分、および半導体基板１の側面から裏面にかけて、第１のバリア膜２、酸化膜３、および第２のバリア膜４を設けたことにより、半導体装置１０の製造プロセスにおいて半導体基板１に対する金属膜２４の侵入を防ぐことができる。また、素子分離領域１９およびチップリング２０の部分に第１のバリア膜２、酸化膜３、および第２のバリア膜４を設けることで、半導体基板１内に金属膜２４を構成するＲｕ等の金属元素が侵入したとしても、拡散の進行を抑制することができる。
【００５９】
〔第４の実施の形態〕
（半導体装置の構成）
図５は、本発明の第４の実施の形態に係る半導体装置の断面図である。第４の実施の形態に係る半導体装置１０は、半導体基板１と層間絶縁膜２１との間に酸化膜３および第２のバリア膜４を設けた構成において第３の実施の形態と異なる。なお、その他の構成や各部の材料等、第３の実施の形態と同様の点については、説明を省略する。
【００６０】
（半導体装置の製造）
図６Ａ（ａ）〜（ｂ）、図６Ｂ（ｃ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｇ）までの構成部を形成するまでの工程については第３の実施の形態と同様であるので説明を省略する。
【００６１】
まず、図４Ｂ（ｇ）までの工程を終えた後、図６Ａ（ａ）に示すように、プラズマＣＶＤ法等によって、半導体基板１上を覆うようにＳｉＮからなるコンタクトエッチストップ膜２００を形成し、その上にＳｉＯ２からなる酸化膜３を形成する。
【００６２】
次に、図６Ａ（ｂ）に示すように、ＣＶＤ法等によって、酸化膜３上にＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、酸化膜３上にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。熱処理後、酸化膜３上に生じた未反応金属酸化膜であるＭｎＯＸ、ＣｕＯＸ、および未反応の前駆体膜を除去する。
【００６３】
次に、図６Ｂ（ｃ）に示すように、第２のバリア膜４上に、ＣＶＤ法等によって層間絶縁膜２１を形成する。
【００６４】
次に、図６Ｂ（ｄ）に示すように、ＲＩＥ工法等によって、層間絶縁膜２１に溝２５および溝２６を形成し、ＣＶＤ法等によって、層間絶縁膜２１上にＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、溝２５、溝２６、および層間絶縁膜２１上にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。このとき溝２５、溝２６、および層間絶縁膜２１上には未反応の前駆体膜とともにＭｎＯＸ、ＣｕＯＸが形成される。また、溝２５および溝２６の内面に露出したシリサイド層１８上にはＭｎＳｉｘＯｙは形成されず、ＭｎＯＸ、ＣｕＯＸが形成されるので、ＭｎＯＸ、ＣｕＯＸについては塩酸で除去し、未反応の前駆体膜は硫酸で除去する。以下、図４Ｄ（ｋ）〜（ｌ）と同様の工程を行うことにより、半導体装置１０を形成する。
【００６５】
（第４の実施の形態の効果）
本発明の第４の実施の形態に係る半導体装置１０によれば、第３の実施の形態の好ましい効果に加えて、半導体基板１と層間絶縁膜２１との間にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成したので、層間絶縁膜２１側から半導体基板１にＲｕやＣｕ等の金属元素が侵入することを防ぐことができる。
【００６６】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００６７】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６８】
【図１】（ａ）〜（ｅ）は、第１の実施の形態に係る半導体基板の製造工程を示す断面図。
【図２】（ａ）〜（ｅ）は、第２の実施の形態に係る半導体基板の製造工程を示す断面図。
【図３】第３の実施の形態に係る半導体装置の断面図。
【図４Ａ】（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｇ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｃ】（ｈ）〜（ｊ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｄ】（ｋ）〜（ｌ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】第４の実施の形態に係る半導体装置の断面図。
【図６Ａ】（ａ）〜（ｂ）は、第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｃ）〜（ｄ）は、第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００６９】
１ 半導体基板。１Ｂ 素子領域。２ 第１のバリア膜。３ 酸化膜。４ 第２のバリア膜。１０ 半導体装置。１９ 素子分離領域。２１ 層間絶縁膜。２２ 配線。２３ コンタクト。２４ 金属膜。
【技術分野】
【０００１】
本発明は、半導体基板の製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法として、誘電材料に形成された開口表面に変更誘電表面層を形成し、この変更誘電表面層の露出面上にＲｕを用いた貴金属ライナを設けた後に導電材料を充填した半導体装置の製造方法がある（例えば、特許文献１参照）。
【０００３】
このＲｕからなる貴金属ライナは、導電材料であるＣｕの拡散を防ぐバリアとしてだけでなくＣｕとの接触抵抗が低く密着性が良好であることから、微細なコンタクトやビアホールにおけるＣｕの埋め込みを改善するめっきシードとして有望視されている。しかし、Ｒｕが拡散して半導体基板を構成するＳｉに侵入すると、半導体装置の性能劣化を引き起こすことから、半導体基板へのＲｕの侵入及び拡散を防ぐことが必要である。
【特許文献１】特開２００７−３１８１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、性能劣化を招く金属元素の半導体基板への侵入及び拡散を防ぐことのできる半導体基板の製造方法および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板の両面および側面に窒化膜を形成する工程と、前記窒化膜上の全面に、シリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、を含む半導体基板の製造方法を提供する。
【０００６】
また、本発明の一態様は、半導体基板の両面および側面にシリコンを含む酸化膜を形成する工程と、前記酸化膜の全面に、所定の金属を含む前駆体膜を積層する工程と、前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、前記自己形成バリア膜上の全面に窒化膜を形成する工程と、を含む半導体基板の製造方法を提供する。
【０００７】
また、本発明の一態様は、半導体基板上に凹部を形成する工程と、前記半導体基板の前記凹部の内面を含む表面、裏面、および側面に窒化膜を形成する工程と、前記窒化膜上の全面にシリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、前記前駆体膜と前記酸化膜とを反応させることにより前記半導体基板の前記凹部の内面を含む前記表面、前記裏面、および前記側面に自己形成バリア膜を自己整合的に形成する工程と、前記自己形成バリア膜を形成された前記半導体基板の前記凹部の内面を含む前記表面に第１の絶縁膜を堆積させる工程と、前記半導体基板の前記表面上の前記凹部外側の前記第１の絶縁膜を除去して前記凹部内に素子分離領域を形成する工程と、前記半導体基板の前記素子分離領域に囲まれた素子領域上にトランジスタを形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、性能劣化を招く金属元素の半導体基板への侵入及び拡散を防ぐことのできる半導体基板の製造方法および半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
〔第１の実施の形態〕
図１（ａ）〜（ｅ）は、本発明の第１の実施の形態に係る半導体基板の製造工程を示す断面図である。
【００１０】
Ｒｕは、埋め込み材料として用いられるＣｕとの密着性が良好であるが、半導体基板表面に付着するとＳｉ中に拡散して汚染を生じる。このことから、半導体製造プロセスにおいて半導体基板へのＲｕ侵入を防ぐことが必要となる。
【００１１】
まず、図１（ａ）に示すように、熱ＣＶＤ(Chemical Vapor Deposition)法等により、半導体基板１上の表面、裏面、および側面の全面に第１のバリア膜２を形成する。
【００１２】
ここで、第１のバリア膜２は、厚さ１０〜３０ｎｍのＳｉＮからなる。
【００１３】
次に、図１（ｂ）に示すように、熱ＣＶＤ法等により、第１のバリア膜２上の全面に酸化膜３を形成する。
【００１４】
ここで、酸化膜３は、厚さ５〜１０ｎｍのＳｉＯ２からなる。
【００１５】
次に、図１（ｃ）に示すように、ＣＶＤ法等により、酸化膜３上の全面に前駆体膜４Ａを形成する。
【００１６】
次に、図１（ｄ）に示すように、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、酸化膜３と前駆体膜４Ａとの間に第２のバリア膜４を形成する。
【００１７】
ここで、第２のバリア膜４は、厚さ２〜３ｎｍのＭｎＳｉｘＯｙからなる。
【００１８】
次に、図１（ｅ）に示すように、熱処理後に未反応の前駆体膜４Ａと、前駆体膜４Ａ上に形成されるＭｎＯＸ、ＣｕＯＸ等の未反応金属酸化膜４Ｂを除去する。未反応金属酸化膜４Ｂについては塩酸で除去し、未反応の前駆体膜４Ａについては硫酸で除去する。
【００１９】
（第１の実施の形態の効果）
本発明の第１の実施の形態に係る半導体基板１によれば、半導体基板１の全面に形成されたＳｉＮからなる第１のバリア膜２によって、半導体基板１へのＣｕの侵入を防ぐとともに、最も外側の全面にＳｉＮ膜と比べてより緻密な膜であるＭｎＳｉｘＯｙからなる第２のバリア膜４が形成されることにより、半導体基板１へのＲｕの侵入を防ぐことができる。
【００２０】
第２のバリア膜４を構成するＭｎＳｉｘＯｙは、ＭｎとＳｉＯ２とが反応して形成されるが、この反応時にＳｉＯ２の一部のＯがＯよりも原子半径の大きいＭｎにより置換されることによって結晶中の原子間距離が小さくなり、そのことによってＲｕ原子の透過、通過が困難な緻密な膜が得られる。
【００２１】
しかしながら、この緻密な膜はＳｉＯ２に対してＭｎが入り込める範囲でしか形成されないので、通常のプロセスでは２〜３ｎｍ程度の厚さである。Ｃｕの多層配線の形成時には配線層毎にＣｕのバリア膜を剥離するために、通常５〜２０ｎｍ程度の膜厚が必要である。そこで、熱ＣＶＤによる膜厚の制御が可能なＳｉＮからなる第１のバリア膜２と組み合わせて設けることで、ＲｕとＣｕのＳｉ基板への侵入、拡散による汚染を効果的に防ぐことができる。
【００２２】
〔第２の実施の形態〕
本発明の第２の実施の形態は、Ｒｕの拡散防止膜である第２のバリア膜４とＣｕの拡散防止膜である第１のバリア膜２の配置を変えたものである。
【００２３】
図２（ａ）〜（ｅ）は、本発明の第２の実施の形態に係る半導体基板の製造工程を示す断面図である。
【００２４】
まず、図２（ａ）に示すように、熱ＣＶＤ法等により、半導体基板１上の全面に図１（ｂ）で説明した酸化膜３を形成する。
【００２５】
次に、図２（ｂ）に示すように、ＣＶＤ法等により、酸化膜３上の全面に前駆体膜４Ａを形成する。
【００２６】
次に、図２（ｃ）に示すように、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、図１（ｄ）で説明したように酸化膜３と前駆体膜４Ａとの間に第２のバリア膜４を形成する。
【００２７】
次に、図２（ｄ）に示すように、熱処理後に未反応の前駆体膜４Ａと、前駆体膜４Ａ上に形成されるＭｎＯＸ、ＣｕＯＸ等の未反応金属酸化膜４Ｂを除去する。
【００２８】
次に、図２（ｅ）に示すように、熱ＣＶＤ法等により、第２のバリア膜４上の全面に図１（ａ）で説明した第１のバリア膜２を形成する。
【００２９】
（第２の実施の形態の効果）
本発明の第２の実施の形態に係る半導体基板１によれば、第１の実施の形態と同様の効果を得ることができる。
【００３０】
〔第３の実施の形態〕
（半導体装置の構成）
図３は、本発明の第３の実施の形態に係る半導体装置の断面図である。半導体装置１０は、半導体基板１上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１４と、半導体基板１の表面近傍に形成されたソース・ドレイン領域１５およびソース・ドレイン・エクステンション領域１６と、半導体基板１内のゲート電極１２の下方に形成されたチャネル領域１７と、ゲート電極１２の上面に形成されたシリサイド層１３と、ソース・ドレイン領域１５の上面に形成されたシリサイド層１８と、半導体基板１内に形成されたＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１９およびチップリング２０と、上記構成部上にコンタクトエッチストップ膜２００を介して形成された層間絶縁膜２１と、層間絶縁膜２１内に形成され、配線２２とシリサイド層１８とを導通させるコンタクト２３と、層間絶縁膜２１と配線２２およびコンタクト２３との間に形成される金属膜２４および第２のバリア膜４と、素子分離領域１９およびチップリング２０と半導体基板１との間に形成される第１のバリア膜２，酸化膜３，および第２のバリア膜４と、を有して概略構成される。
【００３１】
半導体基板１は、例えばＳｉ基板を用いることができる。
【００３２】
ゲート絶縁膜１１は、例えばＳｉＯＮ、ＳｉＯ２等からなる。
【００３３】
ゲート電極１２は、例えば導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。導電型不純物には、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンが用いられる。また、ゲート電極１２の上面には、Ｖ、Ｔｉ、Ｃｏ、Ｎｉ等の金属とシリコンとの化合物であるシリサイド層１３が形成されている。
【００３４】
ゲート側壁１４は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００３５】
ソース・ドレイン・エクステンション領域１６を含むソース・ドレイン領域１５は、ｐ型トランジスタの場合はＢ、ＢＦ２等のｐ型不純物イオン、ｎ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物イオンを半導体基板１の表面近傍に注入することにより形成される。
【００３６】
シリサイド層１８は、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属とシリコンとの化合物から形成され、ソース・ドレイン領域１５表面に形成されている。
【００３７】
素子分離領域１９およびチップリング２０は、例えば、ＳｉＯ２等の絶縁材料からなる。
【００３８】
例えばＣｕからなるコンタクト２３は、例えばＳｉＯ２からなる層間絶縁膜２１内に形成され、例えばＣｕからなる配線２２とシリサイド層１８とを導通させる。
【００３９】
金属膜２４は、例えば、Ｒｕからなる。
【００４０】
例えばＳｉＮからなるコンタクトエッチストップ膜２００は、コンタクト２３を形成するため、層間絶縁膜２１内にエッチングによりコンタクトホールを形成する際に、シリサイド層１８およびその周辺が受けるエッチングダメージを抑制するために形成される。
【００４１】
第１のバリア膜２は、例えば、ＳｉＮからなる。
【００４２】
酸化膜３は、例えば、ＳｉＯ２からなる。
【００４３】
第２のバリア膜４は、例えば、ＭｎＳｉｘＯｙからなる。
【００４４】
第１のバリア膜２，酸化膜３，および第２のバリア膜４は、半導体基板１の側面部分にも形成され、半導体基板１の側面部分に金属膜２４を構成するＲｕが付着したとしても半導体基板１に侵入することを防ぐとともに、半導体基板１にＲｕが侵入したとしても、素子分離領域１９およびチップリング２０の周囲に形成された第２のバリア膜４によって拡散の進行を抑制する。
【００４５】
（半導体装置の製造）
図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｇ）、図４Ｃ（ｈ）〜（ｊ）、図４Ｄ（ｋ）〜（ｌ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００４６】
まず、図４Ａ（ａ）に示すように、半導体基板１の素子分離領域およびチップリングとなる部分に対してリソグラフィ工程によるパターニングを行う。その後、ハードマスクを使用したＲＩＥ(Reactive Ion Etching)工法等によって１００ｎｍ〜５００ｎｍ程度の溝１Ａを形成する。
【００４７】
次に、図４Ａ（ｂ）に示すように、熱ＣＶＤ法等により、例えばＳｉＮからなる第１のバリア膜２を溝１Ａの内面を含む半導体基板１の表面、裏面、および側面に形成する。
【００４８】
次に、図４Ａ（ｃ）に示すように、熱ＣＶＤ法等により、第１のバリア膜２上の全面に、例えばＳｉＯ２からなる酸化膜３を形成する。
【００４９】
次に、図４Ｂ（ｄ）に示すように、ＣＶＤ法等により、酸化膜３上の全面に、例えばＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、図１（ｃ）で説明したように酸化膜３上の全面にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。
【００５０】
次に、図４Ｂ（ｅ）に示すように、プラズマＣＶＤ法等により、溝１Ａおよび半導体基板１上にＳｉＯ２からなる絶縁膜１０８を形成する。
【００５１】
次に、図４Ｂ（ｆ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により、半導体基板１の表面が露出するように平坦化する。このことにより、素子分離領域１９およびチップリング２０の部分、半導体基板１の側面から裏面にかけて第１のバリア膜２、酸化膜３、および第２のバリア膜４が設けられる。また、素子分離領域１９によって囲まれた素子領域１Ｂが形成される。
【００５２】
次に、図４Ｂ（ｇ）に示すように、半導体基板１上の素子領域１Ｂに、ゲート絶縁膜１１、ゲート電極１２、ゲート側壁１４、ソース・ドレイン・エクステンション領域１６を含むソース・ドレイン領域１５、チャネル領域１７、シリサイド層１８等のトランジスタを構成する構成部を形成する。
【００５３】
次に、図４Ｃ（ｈ）に示すように、半導体基板１上にコンタクトエッチストップ膜２００を介して、ＣＶＤ法等によって層間絶縁膜２１を形成する。
【００５４】
次に、図４Ｃ（ｉ）に示すように、ＲＩＥ工法等によって、層間絶縁膜２１に溝２５および溝２６を形成し、ＣＶＤ法等によって、層間絶縁膜２１上にＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、溝２５、溝２６、および層間絶縁膜２１上にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。このとき溝２５、溝２６、および層間絶縁膜２１上には未反応の前駆体膜とともにＭｎＯＸ、ＣｕＯＸが形成される。また、溝２５および溝２６の内面に露出したシリサイド層１８上にはＭｎＳｉｘＯｙは形成されず、未反応金属酸化膜であるＭｎＯＸ、ＣｕＯＸが形成されるので、ＭｎＯＸ、ＣｕＯＸについては塩酸で除去し、未反応の前駆体膜は硫酸で除去する。
【００５５】
次に、図４Ｃ（ｊ）に示すように、ＣＶＤ法等によって、溝２５、溝２６、および層間絶縁膜２１上にＲｕからなる金属膜２４を形成する。
【００５６】
次に、図４Ｄ（ｋ）に示すように、電解めっき法等により、Ｃｕからなる配線材料膜２２０を形成する。
【００５７】
次に、図４Ｄ（ｌ）に示すように、配線２２およびコンタクト２３となる部分を除く配線材料膜２２０を硫酸により除去する。このとき、配線２２およびコンタクト２３となる部分以外に形成された金属膜２４についても同時に除去される。
【００５８】
（第３の実施の形態の効果）
本発明の第３の実施の形態に係る半導体装置１０によれば、素子分離領域１９の部分、チップリング２０の部分、および半導体基板１の側面から裏面にかけて、第１のバリア膜２、酸化膜３、および第２のバリア膜４を設けたことにより、半導体装置１０の製造プロセスにおいて半導体基板１に対する金属膜２４の侵入を防ぐことができる。また、素子分離領域１９およびチップリング２０の部分に第１のバリア膜２、酸化膜３、および第２のバリア膜４を設けることで、半導体基板１内に金属膜２４を構成するＲｕ等の金属元素が侵入したとしても、拡散の進行を抑制することができる。
【００５９】
〔第４の実施の形態〕
（半導体装置の構成）
図５は、本発明の第４の実施の形態に係る半導体装置の断面図である。第４の実施の形態に係る半導体装置１０は、半導体基板１と層間絶縁膜２１との間に酸化膜３および第２のバリア膜４を設けた構成において第３の実施の形態と異なる。なお、その他の構成や各部の材料等、第３の実施の形態と同様の点については、説明を省略する。
【００６０】
（半導体装置の製造）
図６Ａ（ａ）〜（ｂ）、図６Ｂ（ｃ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図４Ａ（ａ）〜（ｃ）、図４Ｂ（ｄ）〜（ｇ）までの構成部を形成するまでの工程については第３の実施の形態と同様であるので説明を省略する。
【００６１】
まず、図４Ｂ（ｇ）までの工程を終えた後、図６Ａ（ａ）に示すように、プラズマＣＶＤ法等によって、半導体基板１上を覆うようにＳｉＮからなるコンタクトエッチストップ膜２００を形成し、その上にＳｉＯ２からなる酸化膜３を形成する。
【００６２】
次に、図６Ａ（ｂ）に示すように、ＣＶＤ法等によって、酸化膜３上にＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、酸化膜３上にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。熱処理後、酸化膜３上に生じた未反応金属酸化膜であるＭｎＯＸ、ＣｕＯＸ、および未反応の前駆体膜を除去する。
【００６３】
次に、図６Ｂ（ｃ）に示すように、第２のバリア膜４上に、ＣＶＤ法等によって層間絶縁膜２１を形成する。
【００６４】
次に、図６Ｂ（ｄ）に示すように、ＲＩＥ工法等によって、層間絶縁膜２１に溝２５および溝２６を形成し、ＣＶＤ法等によって、層間絶縁膜２１上にＣｕＭｎからなる前駆体膜を形成し、熱処理を例えば２００〜４００℃で３０〜９０分施すことによって、溝２５、溝２６、および層間絶縁膜２１上にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成する。このとき溝２５、溝２６、および層間絶縁膜２１上には未反応の前駆体膜とともにＭｎＯＸ、ＣｕＯＸが形成される。また、溝２５および溝２６の内面に露出したシリサイド層１８上にはＭｎＳｉｘＯｙは形成されず、ＭｎＯＸ、ＣｕＯＸが形成されるので、ＭｎＯＸ、ＣｕＯＸについては塩酸で除去し、未反応の前駆体膜は硫酸で除去する。以下、図４Ｄ（ｋ）〜（ｌ）と同様の工程を行うことにより、半導体装置１０を形成する。
【００６５】
（第４の実施の形態の効果）
本発明の第４の実施の形態に係る半導体装置１０によれば、第３の実施の形態の好ましい効果に加えて、半導体基板１と層間絶縁膜２１との間にＭｎＳｉｘＯｙからなる第２のバリア膜４を形成したので、層間絶縁膜２１側から半導体基板１にＲｕやＣｕ等の金属元素が侵入することを防ぐことができる。
【００６６】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００６７】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００６８】
【図１】（ａ）〜（ｅ）は、第１の実施の形態に係る半導体基板の製造工程を示す断面図。
【図２】（ａ）〜（ｅ）は、第２の実施の形態に係る半導体基板の製造工程を示す断面図。
【図３】第３の実施の形態に係る半導体装置の断面図。
【図４Ａ】（ａ）〜（ｃ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｂ】（ｄ）〜（ｇ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｃ】（ｈ）〜（ｊ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４Ｄ】（ｋ）〜（ｌ）は、第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】第４の実施の形態に係る半導体装置の断面図。
【図６Ａ】（ａ）〜（ｂ）は、第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｃ）〜（ｄ）は、第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００６９】
１ 半導体基板。１Ｂ 素子領域。２ 第１のバリア膜。３ 酸化膜。４ 第２のバリア膜。１０ 半導体装置。１９ 素子分離領域。２１ 層間絶縁膜。２２ 配線。２３ コンタクト。２４ 金属膜。
【特許請求の範囲】
【請求項１】
半導体基板の両面および側面に窒化膜を形成する工程と、
前記窒化膜上の全面に、シリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、
前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、
を含む半導体基板の製造方法。
【請求項２】
半導体基板の両面および側面にシリコンを含む酸化膜を形成する工程と、
前記酸化膜の全面に、所定の金属を含む前駆体膜を積層する工程と、
前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、
前記自己形成バリア膜上の全面に窒化膜を形成する工程と、
を含む半導体基板の製造方法。
【請求項３】
前記所定の金属は、Ｍｎであり、
前記自己形成バリア膜は、ＭｎＳｉｘＯｙからなる膜である請求項１または２に記載の半導体基板の製造方法。
【請求項４】
半導体基板上に凹部を形成する工程と、
前記半導体基板の前記凹部の内面を含む表面、裏面、および側面に窒化膜を形成する工程と、
前記窒化膜上の全面にシリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、
前記前駆体膜と前記酸化膜とを反応させることにより前記半導体基板の前記凹部の内面を含む前記表面、前記裏面、および前記側面に自己形成バリア膜を自己整合的に形成する工程と、
前記自己形成バリア膜を形成された前記半導体基板の前記凹部の内面を含む前記表面に第１の絶縁膜を堆積させる工程と、
前記半導体基板の前記表面上の前記凹部外側の前記第１の絶縁膜を除去して前記凹部内に素子分離領域を形成する工程と、
前記半導体基板の前記素子分離領域に囲まれた素子領域上にトランジスタを形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記トランジスタおよび前記半導体基板の前記トランジスタの形成された側の面上にシリコンを含む第２の酸化膜および前記所定の金属を含む前駆体膜を積層する工程と、
前記前駆体膜と前記第２の酸化膜とを反応させることにより前記トランジスタおよび前記半導体基板上の前記トランジスタの形成された側の面に第２の自己形成バリア膜を自己整合的に形成する工程と、
を更に含む請求項４に記載の半導体装置の製造方法。
【請求項１】
半導体基板の両面および側面に窒化膜を形成する工程と、
前記窒化膜上の全面に、シリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、
前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、
を含む半導体基板の製造方法。
【請求項２】
半導体基板の両面および側面にシリコンを含む酸化膜を形成する工程と、
前記酸化膜の全面に、所定の金属を含む前駆体膜を積層する工程と、
前記酸化膜と前記前駆体膜とを反応させることにより、前記シリコンおよび前記所定の金属を含む自己形成バリア膜を自己整合的に形成する工程と、
前記自己形成バリア膜上の全面に窒化膜を形成する工程と、
を含む半導体基板の製造方法。
【請求項３】
前記所定の金属は、Ｍｎであり、
前記自己形成バリア膜は、ＭｎＳｉｘＯｙからなる膜である請求項１または２に記載の半導体基板の製造方法。
【請求項４】
半導体基板上に凹部を形成する工程と、
前記半導体基板の前記凹部の内面を含む表面、裏面、および側面に窒化膜を形成する工程と、
前記窒化膜上の全面にシリコンを含む酸化膜および所定の金属を含む前駆体膜を積層する工程と、
前記前駆体膜と前記酸化膜とを反応させることにより前記半導体基板の前記凹部の内面を含む前記表面、前記裏面、および前記側面に自己形成バリア膜を自己整合的に形成する工程と、
前記自己形成バリア膜を形成された前記半導体基板の前記凹部の内面を含む前記表面に第１の絶縁膜を堆積させる工程と、
前記半導体基板の前記表面上の前記凹部外側の前記第１の絶縁膜を除去して前記凹部内に素子分離領域を形成する工程と、
前記半導体基板の前記素子分離領域に囲まれた素子領域上にトランジスタを形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記トランジスタおよび前記半導体基板の前記トランジスタの形成された側の面上にシリコンを含む第２の酸化膜および前記所定の金属を含む前駆体膜を積層する工程と、
前記前駆体膜と前記第２の酸化膜とを反応させることにより前記トランジスタおよび前記半導体基板上の前記トランジスタの形成された側の面に第２の自己形成バリア膜を自己整合的に形成する工程と、
を更に含む請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【公開番号】特開２０１０−３４３２３（Ｐ２０１０−３４３２３Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９５３８１（Ｐ２００８−１９５３８１）
【出願日】平成２０年７月２９日（２００８．７．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２９日（２００８．７．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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