半導体装置の製造方法
【課題】容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板1上に多結晶シリコン膜を形成し、その後、この多結晶シリコン膜の表面をエッチングする。そして、エッチングされた多結晶シリコン膜をシリサイド化して、シリサイド膜12を形成する。更に、シリサイド膜12に接するプラグ23s、23d及び23gを層間絶縁膜21内に形成する。
【解決手段】半導体基板1上に多結晶シリコン膜を形成し、その後、この多結晶シリコン膜の表面をエッチングする。そして、エッチングされた多結晶シリコン膜をシリサイド化して、シリサイド膜12を形成する。更に、シリサイド膜12に接するプラグ23s、23d及び23gを層間絶縁膜21内に形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンタクト抵抗の低減に好適な半導体装置の製造方法に関する。
【背景技術】
【0002】
従来のトランジスタの製造方法では、ソース電極、ドレイン電極及びソース電極とビアとのコンタクト抵抗を低く抑えるために、これらの電極の表面にシリサイド層を設けている。
【0003】
しかしながら、トランジスタのサイズの縮小に伴い、トランジスタと配線とを結ぶビアの径が縮小され、このようなビアの径の縮小に伴い、トランジスタのソース電極、ドレイン電極及びゲート電極とビアとの間のコンタクト抵抗が増大しつつある。そして、シリサイド層を設けても、トランジスタの性能を十分に向上させにくくなってきている。
【0004】
コンタクト抵抗を下げるために、ビア用の開口部を形成した後に、ソース及びドレインの基板表面をV字型に加工する方法が提案されている。しかしながら、この方法では、シリサイド層を形成することができる範囲が開口部から露出している基板の表面に限られるため、トランジスタの寄生抵抗が増加してしまう。
【0005】
また、多結晶シリコン膜を、その露出面のミラー指数が{111}で表わされるような条件下で、ソース領域及びドレイン領域となる拡散層上及びゲート電極となる多結晶シリコン膜上に選択的に形成する方法も提案されている。しかしながら、実際にこのような選択的な成膜を行うことは極めて困難であり、僅かでも条件が異なれば上述のような多結晶シリコン膜を得ることはできなくなる。この結果、露出面が正確に制御できなかったり、サイドウォール上及び素子分離膜上にも多結晶シリコン膜が形成されてリーク電流が増大してしまったりする。
【0006】
【特許文献1】特開平7−106280号公報
【特許文献2】特開昭61−61441号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の目的は、容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0008】
半導体装置の製造方法の一態様では、半導体基板上に多結晶シリコン膜を形成し、その後、前記多結晶シリコン膜の表面をエッチングする。そして、前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する。
【発明の効果】
【0009】
上記態様によれば、表面のエッチングにより実効的な表面積が増加するため、コンタクト抵抗を低減することができる。また、表面をエッチングするため、この処理は容易に行うことが可能である。
【発明を実施するための最良の形態】
【0010】
以下、実施形態について添付の図面を参照しながら詳述する。
【0011】
(第1の実施形態)
先ず、第1の実施形態について説明する。図1A乃至図1Hは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0012】
第1の実施形態では、先ず、図1Aに示すように、シリコン基板等の半導体基板1の表面に、素子領域を画定する素子分離膜2を形成する。素子分離膜2は、例えばSTI(shallow trench isolation)法により形成する。次いで、素子領域内の半導体基板1の表面に不純物を導入することにより、ウェル3を形成する。その後、ウェル3上にゲート絶縁膜4及びゲート電極5を形成する。ゲート絶縁膜4としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。ゲート電極5としては、例えば多結晶シリコン膜を形成する。続いて、ゲート電極5をマスクとしてウェル3の表面に不純物を導入することにより、不純物注入領域6を形成する。不純物注入領域6に導入する不純物の導電型は、ウェル3に導入する不純物の導電型と異ならせる。なお、これらの不純物の導入は、例えばイオン注入により行う。
【0013】
次いで、図1Bに示すように、ゲート電極5の側方にサイドウォール7を形成する。サイドウォール7としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。特に、サイドウォール7の材料として、素子分離膜2の表面の材料と同様のものを用いることが好ましい。
【0014】
その後、図1Cに示すように、ゲート電極5及びサイドウォール7をマスクとしてウェル3の表面に、一部が不純物注入領域6と重なるようにして不純物を導入することにより、不純物注入領域8を形成する。不純物注入領域8に導入する不純物の濃度は、不純物注入領域8に導入する不純物の濃度よりも高くする。また、不純物注入領域8に導入する不純物の導電型は、不純物注入領域6に導入する不純物の導電型と同じものとする。不純物注入領域8の形成後には、不純物注入領域6及び8中の不純物を活性化させるアニールを行う。この結果、不純物注入領域6及び8からソース領域及びドレイン領域が形成される。
【0015】
続いて、図1Dに示すように、全面に多結晶シリコン膜11を形成する。多結晶シリコン膜11は、ソース領域及びドレイン領域において半導体基板1の表面と接し、また、ゲート電極5の表面とも接する。多結晶シリコン膜11の厚さは、例えば50nm以下とし、10nm以下とすることがより好ましい。また、多結晶シリコン膜11における結晶粒径は、後に形成するコンタクトホールの設計上の径よりも小さくすることが好ましい。
【0016】
次いで、例えばTMAH(水酸化テトラメチルアンモニウム)水溶液又はKOH(水酸化カリウム)水溶液を用いて多結晶シリコン膜11の異方性エッチングを行う。シリコンには、これらのアルカリ性溶液を用いた異方性エッチングでは、{111}面のエッチングレートが他の面よりも遅いという性質があり、結果的に、{111}面が露出する。多結晶シリコン膜11を構成する結晶は不規則に配向しているため、図1Eに示すように、多結晶シリコン膜11の表面に微細な凹凸が出現して露出面が粗くなり、実効的な表面積が増大する。
【0017】
その後、図1Fに示すように、多結晶シリコン膜11の素子分離膜2又はサイドウォール7に接している部分を除去する。このとき、例えば、HF(フッ酸)水溶液を用いた処理を行うことにより、リフトオフ法のように、素子分離膜2及びサイドウォール7の表層部と共に、多結晶シリコン膜11の所定の部分を除去する。なお、素子分離膜2及びサイドウォール7の表面がシリコン酸化物から構成されている場合は、HF水溶液を用いることが好ましいが、これらがシリコン窒化物から構成されている場合には、H3PO4(リン酸)水溶液を用いてもよい。
【0018】
続いて、残存している多結晶シリコン膜11をシリサイド化し、図1Gに示すように、シリサイド膜12を形成する。つまり、多結晶シリコン膜11と所定の材料とを反応させてシリサイド膜12を得る。なお、シリサイド化に際しては、多結晶シリコン膜11のみならず、その直下の不純物活性領域8及びゲート電極5の表層部もシリサイド化されてもよい。また、多結晶シリコン膜11の一部がシリサイド化されずに残ってもよい。また、シリサイド化に用いる材料(上記の所定の材料)としては、例えばCo(コバルト)及びNi(ニッケル)が挙げられるが、これらに限定されない。
【0019】
次いで、図1Hに示すように、全面に層間絶縁膜21を形成する。また、層間絶縁膜21に、ソース領域のシリサイド膜12まで到達するコンタクトホール22s、ドレイン領域のシリサイド膜12まで到達するコンタクトホール22d、及びゲート電極5上のシリサイド膜12まで到達するコンタクトホール22gを形成する。コンタクトホール22s、22d及び22gの径は、例えば100μm程度とする。更に、コンタクトホール22s、22d及び22g内に、夫々、プラグ23s、23d、23gを形成する。プラグ23s、23d及び23gとしては、例えばW(タングステン)プラグ等の導電膜を形成する。そして、層間絶縁膜21上に、夫々がプラグ23s、23d、23gに接続される配線24s、24d及び24gを形成する。
【0020】
その後、更に上層の配線等を形成して、MOS電界効果トランジスタを含む半導体装置を完成させる。
【0021】
このような第1の実施形態によれば、多結晶シリコン膜11を用いて形成されたシリサイド膜12の表面に微細な凹凸が存在しているため、寄生抵抗を抑制しながら、プラグ23s、23d及び23gとの間のコンタクト抵抗を低減することができる。また、異方性エッチングにより多結晶シリコン膜11の表面に微細な凹凸を出現させるための条件は厳密である必要はなく、容易に多結晶シリコン膜11の実効的な表面積を増加させることが可能である。従来の選択的な成膜を行う方法では、条件の管理を厳密に行うことが必要とされるが、このようなことは必要とされない。また、多結晶シリコン膜11のサイドウォール7又は素子分離膜2に接している部分を除去しているので、リーク電流の増加を回避することができる。
【0022】
(第2の実施形態)
次に、第2の実施形態について説明する。図2A乃至図2Dは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0023】
第2の実施形態では、先ず、第1の実施形態と同様にして、サイドウォール7の形成までの処理を行う(図1B参照)。次いで、図2Aに示すように、全面に多結晶シリコン膜11を形成する。
【0024】
次いで、例えばTMAH水溶液又はKOH水溶液を用いて多結晶シリコン膜11の異方性エッチングを行う。この結果、図2Bに示すように、多結晶シリコン膜11の表面に微細な凹凸が出現して露出面が粗くなり、実効的な表面積が増大する。
【0025】
その後、図2Cに示すように、多結晶シリコン膜11の素子分離膜2又はサイドウォール7に接している部分を除去する。
【0026】
続いて、図2Dに示すように、ゲート電極5及びサイドウォール7をマスクとしてウェル3の表面に、一部が不純物注入領域6と重なるようにして不純物を導入することにより、不純物注入領域8を形成する。そして、不純物注入領域6及び8中の不純物を活性化させるアニールを行う。この結果、不純物注入領域6及び8からソース領域及びドレイン領域が形成される。
【0027】
その後、第1の実施形態と同様にして、シリサイド膜12の形成以降の処理を行い(図1G及び図1H参照)、MOS電界効果トランジスタを含む半導体装置を完成させる。
【0028】
このような第2の実施形態によれば、多結晶シリコン膜11の形成後に不純物注入領域8の形成を行っているため、多結晶シリコン膜11を構成する結晶の配向の不規則さにより、不純物注入領域8を形成する際のチャネリングを抑制することができる。
【0029】
(第3の実施形態)
次に、第3の実施形態について説明する。図3A乃至図3Cは、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0030】
第2の実施形態では、先ず、第1の実施形態と同様にして、ゲート電極5の形成までの処理を行う(図1A参照)。次いで、図3Aに示すように、ゲート電極5の側方に、サイドウォール7よりも薄いサイドウォール7aを形成する。サイドウォール7aとしては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。その後、ゲート電極5をマスクとしてウェル3の表面に不純物を導入することにより、不純物注入領域6を形成する。第1の実施形態と比較して、第3の実施形態では、不純物注入領域6のゲート電極5側の端部がゲート電極5から離れる。
【0031】
その後、図3Bに示すように、サイドウォール7aの側方に、サイドウォール7よりも薄いサイドウォール7bを形成する。サイドウォール7bの材料としては、素子分離膜2の表面の材料と同様のものを用いることが好ましい。
【0032】
続いて、図3Cに示すように、ゲート電極5並びにサイドウォール7a及び7bをマスクとしてウェル3の表面に、一部が不純物注入領域6と重なるようにして不純物を導入することにより、不純物注入領域8を形成する。そして、不純物注入領域6及び8中の不純物を活性化させるアニールを行う。この結果、不純物注入領域6及び8からソース領域及びドレイン領域が形成される。
【0033】
その後、第1の実施形態と同様にして、多結晶シリコン膜11の形成以降の処理を行い(図1D〜図1H参照)、MOS電界効果トランジスタを含む半導体装置を完成させる。
【0034】
このような第3の実施形態によっても第1の実施形態と同様の効果を得ることができる。また、第2の実施形態に、第3の実施形態と同様のサイドウォール7a及び7bを用いた処理を適用してもよい。
【0035】
なお、いずれの実施形態においても、コンタクト抵抗の更なる低減のために、多結晶シリコン膜11の形成及び/又は異方性エッチングの後に、更に不純物を注入する処理を行ってもよい。
【0036】
以下、本発明の諸態様を付記としてまとめて記載する。
【0037】
(付記1)
半導体基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面をエッチングする工程と、
前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0038】
(付記2)
前記シリサイド膜を形成する工程の後に、
前記シリサイド膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記シリサイド膜まで到達する開口部を形成する工程と、
前記開口部内に導電膜を形成する工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0039】
(付記3)
前記エッチングにおいて、アルカリ性溶液をエッチャントとして用いることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0040】
(付記4)
前記多結晶シリコン膜の厚さを50nm以下とすることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0041】
(付記5)
前記多結晶シリコン膜の厚さを10nm以下とすることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0042】
(付記6)
前記多結晶シリコン膜を形成する工程の前に、
前記半導体基板の表面に、素子領域を画定する素子分離膜を形成する工程と、
前記素子領域内にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
を有し、
前記多結晶シリコン膜を、前記素子領域内の前記半導体基板の表面及び前記ゲート電極の表面に接するように形成することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0043】
(付記7)
前記多結晶シリコン膜を形成する工程の前に、
前記素子領域内の前記半導体基板の表面に、前記ゲート電極及び前記サイドウォールをマスクとして不純物注入領域を形成する工程を有することを特徴とする付記6に記載の半導体装置の製造方法。
【0044】
(付記8)
前記多結晶シリコン膜を形成する工程と前記シリサイド膜を形成する工程との間に、
前記素子領域内の前記半導体基板の表面に、前記ゲート電極及び前記サイドウォールをマスクとして不純物注入領域を形成する工程を有することを特徴とする付記6に記載の半導体装置の製造方法。
【0045】
(付記9)
前記不純物注入領域を形成する工程を、前記多結晶シリコン膜の表面をエッチングする工程の後に行うことを特徴とする付記8に記載の半導体装置の製造方法。
【0046】
(付記10)
前記素子分離膜の表面の材料及び前記サイドウォールの表面の材料として互いに同一のものを用いることを特徴とする付記6乃至9のいずれか1項に記載の半導体装置の製造方法。
【0047】
(付記11)
前記シリサイド膜を形成する工程は、
前記多結晶シリコン膜とコバルト又はニッケルとを反応させる工程を有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0048】
【図1A】第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1B】図1Aに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1C】図1Bに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1D】図1Cに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1E】図1Dに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1F】図1Eに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1G】図1Fに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1H】図1Gに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2A】第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2B】図2Aに引き続き、第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2C】図2Bに引き続き、第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2D】図2Cに引き続き、第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3A】第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3B】図3Aに引き続き、第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3C】図3Bに引き続き、第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【0049】
1:半導体基板
2:素子分離膜
3:ウェル
4:ゲート絶縁膜
5:ゲート電極
6、8:不純物注入領域
7、7a、7b:サイドウォール
11:多結晶シリコン膜
12:シリサイド膜
23s、23d、23g:プラグ
【技術分野】
【0001】
本発明は、コンタクト抵抗の低減に好適な半導体装置の製造方法に関する。
【背景技術】
【0002】
従来のトランジスタの製造方法では、ソース電極、ドレイン電極及びソース電極とビアとのコンタクト抵抗を低く抑えるために、これらの電極の表面にシリサイド層を設けている。
【0003】
しかしながら、トランジスタのサイズの縮小に伴い、トランジスタと配線とを結ぶビアの径が縮小され、このようなビアの径の縮小に伴い、トランジスタのソース電極、ドレイン電極及びゲート電極とビアとの間のコンタクト抵抗が増大しつつある。そして、シリサイド層を設けても、トランジスタの性能を十分に向上させにくくなってきている。
【0004】
コンタクト抵抗を下げるために、ビア用の開口部を形成した後に、ソース及びドレインの基板表面をV字型に加工する方法が提案されている。しかしながら、この方法では、シリサイド層を形成することができる範囲が開口部から露出している基板の表面に限られるため、トランジスタの寄生抵抗が増加してしまう。
【0005】
また、多結晶シリコン膜を、その露出面のミラー指数が{111}で表わされるような条件下で、ソース領域及びドレイン領域となる拡散層上及びゲート電極となる多結晶シリコン膜上に選択的に形成する方法も提案されている。しかしながら、実際にこのような選択的な成膜を行うことは極めて困難であり、僅かでも条件が異なれば上述のような多結晶シリコン膜を得ることはできなくなる。この結果、露出面が正確に制御できなかったり、サイドウォール上及び素子分離膜上にも多結晶シリコン膜が形成されてリーク電流が増大してしまったりする。
【0006】
【特許文献1】特開平7−106280号公報
【特許文献2】特開昭61−61441号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の目的は、容易にコンタクト抵抗を低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0008】
半導体装置の製造方法の一態様では、半導体基板上に多結晶シリコン膜を形成し、その後、前記多結晶シリコン膜の表面をエッチングする。そして、前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する。
【発明の効果】
【0009】
上記態様によれば、表面のエッチングにより実効的な表面積が増加するため、コンタクト抵抗を低減することができる。また、表面をエッチングするため、この処理は容易に行うことが可能である。
【発明を実施するための最良の形態】
【0010】
以下、実施形態について添付の図面を参照しながら詳述する。
【0011】
(第1の実施形態)
先ず、第1の実施形態について説明する。図1A乃至図1Hは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0012】
第1の実施形態では、先ず、図1Aに示すように、シリコン基板等の半導体基板1の表面に、素子領域を画定する素子分離膜2を形成する。素子分離膜2は、例えばSTI(shallow trench isolation)法により形成する。次いで、素子領域内の半導体基板1の表面に不純物を導入することにより、ウェル3を形成する。その後、ウェル3上にゲート絶縁膜4及びゲート電極5を形成する。ゲート絶縁膜4としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。ゲート電極5としては、例えば多結晶シリコン膜を形成する。続いて、ゲート電極5をマスクとしてウェル3の表面に不純物を導入することにより、不純物注入領域6を形成する。不純物注入領域6に導入する不純物の導電型は、ウェル3に導入する不純物の導電型と異ならせる。なお、これらの不純物の導入は、例えばイオン注入により行う。
【0013】
次いで、図1Bに示すように、ゲート電極5の側方にサイドウォール7を形成する。サイドウォール7としては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。特に、サイドウォール7の材料として、素子分離膜2の表面の材料と同様のものを用いることが好ましい。
【0014】
その後、図1Cに示すように、ゲート電極5及びサイドウォール7をマスクとしてウェル3の表面に、一部が不純物注入領域6と重なるようにして不純物を導入することにより、不純物注入領域8を形成する。不純物注入領域8に導入する不純物の濃度は、不純物注入領域8に導入する不純物の濃度よりも高くする。また、不純物注入領域8に導入する不純物の導電型は、不純物注入領域6に導入する不純物の導電型と同じものとする。不純物注入領域8の形成後には、不純物注入領域6及び8中の不純物を活性化させるアニールを行う。この結果、不純物注入領域6及び8からソース領域及びドレイン領域が形成される。
【0015】
続いて、図1Dに示すように、全面に多結晶シリコン膜11を形成する。多結晶シリコン膜11は、ソース領域及びドレイン領域において半導体基板1の表面と接し、また、ゲート電極5の表面とも接する。多結晶シリコン膜11の厚さは、例えば50nm以下とし、10nm以下とすることがより好ましい。また、多結晶シリコン膜11における結晶粒径は、後に形成するコンタクトホールの設計上の径よりも小さくすることが好ましい。
【0016】
次いで、例えばTMAH(水酸化テトラメチルアンモニウム)水溶液又はKOH(水酸化カリウム)水溶液を用いて多結晶シリコン膜11の異方性エッチングを行う。シリコンには、これらのアルカリ性溶液を用いた異方性エッチングでは、{111}面のエッチングレートが他の面よりも遅いという性質があり、結果的に、{111}面が露出する。多結晶シリコン膜11を構成する結晶は不規則に配向しているため、図1Eに示すように、多結晶シリコン膜11の表面に微細な凹凸が出現して露出面が粗くなり、実効的な表面積が増大する。
【0017】
その後、図1Fに示すように、多結晶シリコン膜11の素子分離膜2又はサイドウォール7に接している部分を除去する。このとき、例えば、HF(フッ酸)水溶液を用いた処理を行うことにより、リフトオフ法のように、素子分離膜2及びサイドウォール7の表層部と共に、多結晶シリコン膜11の所定の部分を除去する。なお、素子分離膜2及びサイドウォール7の表面がシリコン酸化物から構成されている場合は、HF水溶液を用いることが好ましいが、これらがシリコン窒化物から構成されている場合には、H3PO4(リン酸)水溶液を用いてもよい。
【0018】
続いて、残存している多結晶シリコン膜11をシリサイド化し、図1Gに示すように、シリサイド膜12を形成する。つまり、多結晶シリコン膜11と所定の材料とを反応させてシリサイド膜12を得る。なお、シリサイド化に際しては、多結晶シリコン膜11のみならず、その直下の不純物活性領域8及びゲート電極5の表層部もシリサイド化されてもよい。また、多結晶シリコン膜11の一部がシリサイド化されずに残ってもよい。また、シリサイド化に用いる材料(上記の所定の材料)としては、例えばCo(コバルト)及びNi(ニッケル)が挙げられるが、これらに限定されない。
【0019】
次いで、図1Hに示すように、全面に層間絶縁膜21を形成する。また、層間絶縁膜21に、ソース領域のシリサイド膜12まで到達するコンタクトホール22s、ドレイン領域のシリサイド膜12まで到達するコンタクトホール22d、及びゲート電極5上のシリサイド膜12まで到達するコンタクトホール22gを形成する。コンタクトホール22s、22d及び22gの径は、例えば100μm程度とする。更に、コンタクトホール22s、22d及び22g内に、夫々、プラグ23s、23d、23gを形成する。プラグ23s、23d及び23gとしては、例えばW(タングステン)プラグ等の導電膜を形成する。そして、層間絶縁膜21上に、夫々がプラグ23s、23d、23gに接続される配線24s、24d及び24gを形成する。
【0020】
その後、更に上層の配線等を形成して、MOS電界効果トランジスタを含む半導体装置を完成させる。
【0021】
このような第1の実施形態によれば、多結晶シリコン膜11を用いて形成されたシリサイド膜12の表面に微細な凹凸が存在しているため、寄生抵抗を抑制しながら、プラグ23s、23d及び23gとの間のコンタクト抵抗を低減することができる。また、異方性エッチングにより多結晶シリコン膜11の表面に微細な凹凸を出現させるための条件は厳密である必要はなく、容易に多結晶シリコン膜11の実効的な表面積を増加させることが可能である。従来の選択的な成膜を行う方法では、条件の管理を厳密に行うことが必要とされるが、このようなことは必要とされない。また、多結晶シリコン膜11のサイドウォール7又は素子分離膜2に接している部分を除去しているので、リーク電流の増加を回避することができる。
【0022】
(第2の実施形態)
次に、第2の実施形態について説明する。図2A乃至図2Dは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0023】
第2の実施形態では、先ず、第1の実施形態と同様にして、サイドウォール7の形成までの処理を行う(図1B参照)。次いで、図2Aに示すように、全面に多結晶シリコン膜11を形成する。
【0024】
次いで、例えばTMAH水溶液又はKOH水溶液を用いて多結晶シリコン膜11の異方性エッチングを行う。この結果、図2Bに示すように、多結晶シリコン膜11の表面に微細な凹凸が出現して露出面が粗くなり、実効的な表面積が増大する。
【0025】
その後、図2Cに示すように、多結晶シリコン膜11の素子分離膜2又はサイドウォール7に接している部分を除去する。
【0026】
続いて、図2Dに示すように、ゲート電極5及びサイドウォール7をマスクとしてウェル3の表面に、一部が不純物注入領域6と重なるようにして不純物を導入することにより、不純物注入領域8を形成する。そして、不純物注入領域6及び8中の不純物を活性化させるアニールを行う。この結果、不純物注入領域6及び8からソース領域及びドレイン領域が形成される。
【0027】
その後、第1の実施形態と同様にして、シリサイド膜12の形成以降の処理を行い(図1G及び図1H参照)、MOS電界効果トランジスタを含む半導体装置を完成させる。
【0028】
このような第2の実施形態によれば、多結晶シリコン膜11の形成後に不純物注入領域8の形成を行っているため、多結晶シリコン膜11を構成する結晶の配向の不規則さにより、不純物注入領域8を形成する際のチャネリングを抑制することができる。
【0029】
(第3の実施形態)
次に、第3の実施形態について説明する。図3A乃至図3Cは、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0030】
第2の実施形態では、先ず、第1の実施形態と同様にして、ゲート電極5の形成までの処理を行う(図1A参照)。次いで、図3Aに示すように、ゲート電極5の側方に、サイドウォール7よりも薄いサイドウォール7aを形成する。サイドウォール7aとしては、例えばシリコン酸化膜又はシリコン窒化膜等を形成する。その後、ゲート電極5をマスクとしてウェル3の表面に不純物を導入することにより、不純物注入領域6を形成する。第1の実施形態と比較して、第3の実施形態では、不純物注入領域6のゲート電極5側の端部がゲート電極5から離れる。
【0031】
その後、図3Bに示すように、サイドウォール7aの側方に、サイドウォール7よりも薄いサイドウォール7bを形成する。サイドウォール7bの材料としては、素子分離膜2の表面の材料と同様のものを用いることが好ましい。
【0032】
続いて、図3Cに示すように、ゲート電極5並びにサイドウォール7a及び7bをマスクとしてウェル3の表面に、一部が不純物注入領域6と重なるようにして不純物を導入することにより、不純物注入領域8を形成する。そして、不純物注入領域6及び8中の不純物を活性化させるアニールを行う。この結果、不純物注入領域6及び8からソース領域及びドレイン領域が形成される。
【0033】
その後、第1の実施形態と同様にして、多結晶シリコン膜11の形成以降の処理を行い(図1D〜図1H参照)、MOS電界効果トランジスタを含む半導体装置を完成させる。
【0034】
このような第3の実施形態によっても第1の実施形態と同様の効果を得ることができる。また、第2の実施形態に、第3の実施形態と同様のサイドウォール7a及び7bを用いた処理を適用してもよい。
【0035】
なお、いずれの実施形態においても、コンタクト抵抗の更なる低減のために、多結晶シリコン膜11の形成及び/又は異方性エッチングの後に、更に不純物を注入する処理を行ってもよい。
【0036】
以下、本発明の諸態様を付記としてまとめて記載する。
【0037】
(付記1)
半導体基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面をエッチングする工程と、
前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0038】
(付記2)
前記シリサイド膜を形成する工程の後に、
前記シリサイド膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記シリサイド膜まで到達する開口部を形成する工程と、
前記開口部内に導電膜を形成する工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0039】
(付記3)
前記エッチングにおいて、アルカリ性溶液をエッチャントとして用いることを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0040】
(付記4)
前記多結晶シリコン膜の厚さを50nm以下とすることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0041】
(付記5)
前記多結晶シリコン膜の厚さを10nm以下とすることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0042】
(付記6)
前記多結晶シリコン膜を形成する工程の前に、
前記半導体基板の表面に、素子領域を画定する素子分離膜を形成する工程と、
前記素子領域内にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
を有し、
前記多結晶シリコン膜を、前記素子領域内の前記半導体基板の表面及び前記ゲート電極の表面に接するように形成することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0043】
(付記7)
前記多結晶シリコン膜を形成する工程の前に、
前記素子領域内の前記半導体基板の表面に、前記ゲート電極及び前記サイドウォールをマスクとして不純物注入領域を形成する工程を有することを特徴とする付記6に記載の半導体装置の製造方法。
【0044】
(付記8)
前記多結晶シリコン膜を形成する工程と前記シリサイド膜を形成する工程との間に、
前記素子領域内の前記半導体基板の表面に、前記ゲート電極及び前記サイドウォールをマスクとして不純物注入領域を形成する工程を有することを特徴とする付記6に記載の半導体装置の製造方法。
【0045】
(付記9)
前記不純物注入領域を形成する工程を、前記多結晶シリコン膜の表面をエッチングする工程の後に行うことを特徴とする付記8に記載の半導体装置の製造方法。
【0046】
(付記10)
前記素子分離膜の表面の材料及び前記サイドウォールの表面の材料として互いに同一のものを用いることを特徴とする付記6乃至9のいずれか1項に記載の半導体装置の製造方法。
【0047】
(付記11)
前記シリサイド膜を形成する工程は、
前記多結晶シリコン膜とコバルト又はニッケルとを反応させる工程を有することを特徴とする付記1乃至10のいずれか1項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0048】
【図1A】第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1B】図1Aに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1C】図1Bに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1D】図1Cに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1E】図1Dに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1F】図1Eに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1G】図1Fに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図1H】図1Gに引き続き、第1の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2A】第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2B】図2Aに引き続き、第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2C】図2Bに引き続き、第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2D】図2Cに引き続き、第2の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3A】第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3B】図3Aに引き続き、第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3C】図3Bに引き続き、第3の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【0049】
1:半導体基板
2:素子分離膜
3:ウェル
4:ゲート絶縁膜
5:ゲート電極
6、8:不純物注入領域
7、7a、7b:サイドウォール
11:多結晶シリコン膜
12:シリサイド膜
23s、23d、23g:プラグ
【特許請求の範囲】
【請求項1】
半導体基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面をエッチングする工程と、
前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記シリサイド膜を形成する工程の後に、
前記シリサイド膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記シリサイド膜まで到達する開口部を形成する工程と、
前記開口部内に導電膜を形成する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記エッチングにおいて、アルカリ性溶液をエッチャントとして用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記多結晶シリコン膜の厚さを50nm以下とすることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記多結晶シリコン膜を形成する工程の前に、
前記半導体基板の表面に、素子領域を画定する素子分離膜を形成する工程と、
前記素子領域内にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
を有し、
前記多結晶シリコン膜を、前記素子領域内の前記半導体基板の表面及び前記ゲート電極の表面に接するように形成することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
半導体基板上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面をエッチングする工程と、
前記エッチングされた前記多結晶シリコン膜をシリサイド化して、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記シリサイド膜を形成する工程の後に、
前記シリサイド膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記シリサイド膜まで到達する開口部を形成する工程と、
前記開口部内に導電膜を形成する工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記エッチングにおいて、アルカリ性溶液をエッチャントとして用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記多結晶シリコン膜の厚さを50nm以下とすることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記多結晶シリコン膜を形成する工程の前に、
前記半導体基板の表面に、素子領域を画定する素子分離膜を形成する工程と、
前記素子領域内にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
を有し、
前記多結晶シリコン膜を、前記素子領域内の前記半導体基板の表面及び前記ゲート電極の表面に接するように形成することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【公開番号】特開2010−92942(P2010−92942A)
【公開日】平成22年4月22日(2010.4.22)
【国際特許分類】
【出願番号】特願2008−258983(P2008−258983)
【出願日】平成20年10月3日(2008.10.3)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成22年4月22日(2010.4.22)
【国際特許分類】
【出願日】平成20年10月3日(2008.10.3)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
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