チップエクステンション部のないチップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びその製造方法が提供される。一実施形態において、当該半導体デバイスは基板上にゲートスタックを有する。該ゲートスタックは、ゲート誘電体層上にゲート電極を有し、基板内のチャネル領域上に位置する。当該半導体デバイスはまた、基板内のチャネル領域のそれぞれの側に一対のソース／ドレイン領域を有する。該一対のソース／ドレイン領域はゲート誘電体層に直に接触し、且つ該一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なる。一実施形態において、当該半導体デバイスは、誘電体のゲートスタックプレースホルダーを用いて形成される。
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ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
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本発明はトランジスタに関し、このトランジスタでは、フィールドプレートを用いて、重要な区域の活性領域（チャネル）の電界を弱める（制御する）ことにより、電界が素子に渡って均等に分布する。本発明の目的は、トランジスタとその製造方法を提供することであり、これにより活性領域の電界が均される（すなわち電界ピークが低くなる）ことであり、ここで素子はより安価におよびより簡単に製造できる。本発明による半導体素子は、基板（２０）であって、この上に半導体物質からなる少なくとも１つの層（２４、２６）を含む活性層構造が設けられた基板を備え、ここでこの活性層構造（２４、２６）の上にソースコンタクト（３０）とドレインコンタクト（２８）とが配置されており、そしてソースコンタクト（３０）とドレインコンタクト（２８）とは互いに離されており、そしてゲートコンタクト（３２）の少なくとも一部がソースコンタクト（３０）とドレインコンタクト（２８）の間の活性層構造（２４、２６）の上に配置されており、ここでゲートフィールドプレート（３４）はゲートコンタクト（３２）と電気的に接続されており、そしてここで、ここで追加的に少なくとも２つの分離したフィールドプレート（５０、５２、５４、５６、５８、６０）が活性層構造（２４、２６）の上にまたは直接パッシベーション層（３６）の上に配置される。
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【課題】ゲート電極の上方に層間絶縁層を形成するときに、ゲート電極に対向する基体の部分が酸化されることが無い、絶縁ゲート電界効果トランジスタの製造方法を提供する。
【解決手段】絶縁ゲート電界効果トランジスタの製造方法は、（ａ）ソース／ドレイン領域１３、チャネル形成領域１２、チャネル形成領域１２上に形成されたゲート絶縁膜３０、ソース／ドレイン領域１３を覆う絶縁層２１、及び、チャネル形成領域１２の上方の絶縁層２１の部分に設けられたゲート電極形成用開口部２２を備えた基体を準備し、（ｂ）ゲート電極形成用開口部２２内を導電材料層３１，３２で埋め込むことでゲート電極２３を形成し、次いで、（ｃ）絶縁層２１を除去し、その後、（ｄ）全面に、第１の層間絶縁層４１、第２の層間絶縁層４２を、順次、成膜する工程を備え、前記工程（ｄ）において、酸素原子を含まない成膜雰囲気中で第１の層間絶縁層４１を成膜する。 （もっと読む）

【課題】半導体基板を加熱処理した際に温度分布の発生を抑制することができる半導体装置の製造方法とその製造方法により得られる半導体装置を提供する。
【解決手段】基板１１に形成された半導体素子部１２を分離するための素子分離領域１３からその素子分離領域に設けられた仮素子分離膜４５を除去し、素子分離領域１３に絶縁膜が形成されていない状態で基板１１を加熱処理し、その後に半導体素子部１２を覆うとともに素子分離領域１３を埋める層間絶縁膜４１を成膜する。これにより、基板１１に形成された半導体素子部１２を分離する素子分離領域１３に設けられた素子分離膜３４と、素子分離膜３４とは異なる絶縁材料からなり、素子分離領域１３において半導体素子部１２に接して設けられた分離側壁３２と、半導体素子部１２と素子分離領域１３とを覆い、素子分離膜３４との間には界面が存在しない層間絶縁膜４１を有する半導体装置１０を得る。 （もっと読む）

【課題】サリサイド構造を有する半導体装置において、接合リーク特性を劣化させずにゲート細線抵抗を向上することができる半導体装置を得ること。
【解決手段】シリコン基板１上にゲート絶縁膜１２を介して形成されたポリシリコン膜１４およびシリサイド膜１５からなるゲート電極１３と、ゲート電極１３の下部のチャネル領域を挟んで形成された所定の導電型の不純物イオンが拡散された拡散層１７、および拡散層１７の表面に形成されるシリサイド膜１８からなるソース／ドレイン領域と、を有する半導体装置において、ゲート電極１３のシリサイド膜１５の膜厚が、拡散層１７上のシリサイド膜１８の膜厚よりも厚い。 （もっと読む）

その底部孔口よりも幅が広い最上部孔口を有するゲートウェルを備えるパッシベーション体を含むＩＩＩ族窒化物ヘテロ接合パワー半導体素子、およびその製造方法。
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半導体素子（１０）を形成する方法は、ゲート誘電体（１４）を基板（１２）の上に形成する工程と、金属電極（１６）をゲート誘電体（１４）の上に形成する工程と、ポリシリコンまたは金属を含む第１犠牲層（１８）を金属電極の上に形成する工程と、第１犠牲層（１７）を除去する工程と、そしてゲート電極コンタクト（４４）を金属電極（１６）の上に位置し、かつ金属電極（１６）に接続されるように形成する工程と、を含む。
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【課題】従来の半導体装置では、ゲート電極がバックゲート領域上に配線され、バックゲート領域に寄生電流が発生し、オン抵抗値が変動し易いという問題があった。
【解決手段】本発明の半導体装置では、バックゲート領域としてのＰ型の拡散層５と重畳するように、ソース領域としてのＮ型の拡散層６が形成されている。そして、Ｎ型の拡散層６と対向するように、ドレイン領域としてのＮ型の拡散層７が形成されている。そして、ゲート電極９は、Ｎ型の拡散層６、７が対向する領域のＰ型の拡散層５上を被覆するように配置されている。更に、ゲート電極９は、Ｎ型の拡散層７上に配線されている。この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 （もっと読む）

【課題】薄膜化した場合においても、ＳＢＤが生じ難いゲート絶縁膜、かかるゲート絶縁膜の評価方法を提供する。
【解決手段】ゲート絶縁膜３は、下記一般式（１）で表される構造を有しており、下記一般式（１）で表される構造中のｎが３または４であるものの総数をＡとし、ｎが５以上であるものの総数をＢとしたとき、｛Ａ／（Ａ＋Ｂ）｝×１００が１．２％以下なる関係を満足することにより、ソフトブレークダウンが生じるまでに流れる総電荷量が、４０Ｃ／ｃｍ^２以上となるよう構成されている。


［式中、ｎは２以上の整数を表す。また、Ｘは水素原子または水酸基を表す。］ （もっと読む）

【課題】薄膜化した場合においても、ＳＢＤが生じ難く、高い絶縁破壊耐性（ＴＺＤＢ、ＴＤＤＢの改善）が経時的に得られるゲート絶縁膜、かかるゲート絶縁膜の製造方法および評価方法、さらに、このゲート絶縁膜を用いた半導体素子、信頼性の高い電子デバイスおよび電子機器を提供すること。
【解決手段】ゲート絶縁膜３は、半導体基板（基材）２上に化学的気相成膜法を用いて成膜され、平均厚さが１０ｎｍ以下のものであり、シリコン、酸素原子および水素原子で構成され、その密度が２．５ｇ／ｃｍ^３以下なる関係を満足することにより、ソフトブレークダウンが生じるまでに流れる総電荷量が、４０Ｃ／ｃｍ^２以上となるよう構成されている。 （もっと読む）

【課題】長波長レーザアニールを用い半導体基板内の所定の領域を選択的にアニールする。
【解決手段】レーザ光２０の照射に対し膜厚が薄くなるに従い反射率が小さくなる反射率調整膜１７を、領域Ａｎおよび領域Ａｐを有する半導体基板１上に形成した後、領域Ａｎ上の反射率調整膜１７をエッチングする。次いで、半導体基板１にレーザ光２０を照射し、領域Ａｎのｎ⁻型半導体領域１１、ｎ^＋型半導体領域１４に対して、アニールを行う。同様にして、反射率調整膜１７を半導体基板１上に形成した後、領域Ａｐ上の反射率調整膜１７をエッチングする。次いで、半導体基板１にレーザ光２０を照射し、領域Ａｐのｐ⁻型半導体領域１２、ｐ^＋型半導体領域１５に対して、アニールを行う。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】金属膜と絶縁膜との反応物の生成を抑制し、良好な電気的特性を備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０は、基板１１と、半導体層１２と、絶縁膜１３と、保護膜１５と、ソース電極２１と、ドレイン電極２２と、ゲート電極２３と、を備える。半導体装置１０は絶縁膜１３の少なくとも上面を覆うように形成された保護膜１５を備えることによって、ソース電極２１とドレイン電極２２とに含まれるアルミニウムと絶縁膜１３とが反応することを抑制することができ、電極の抵抗増加、電流コラプスの増加を抑え、良好な電気的特性を備える。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

【課題】処理時間が短く、かつ処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１の表面にトランジスタを形成する工程と、半導体基板１の表面上及びトランジスタ上に層間絶縁膜９，１２及び配線層１０，１３を形成する工程と、最上層の配線層１３上及び層間絶縁膜１２上にパッシベーション膜１４を形成する工程と、半導体基板１の裏面を研削又は研磨する工程と、半導体基板１の裏面から、トランジスタのゲート絶縁膜と半導体基板１の界面に水素を供給する工程とを具備する。 （もっと読む）

【課題】導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上にゲート電極１２が形成される。ゲート電極１２の側面には、サイドウォール絶縁膜１４が形成される。ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に不純物領域１５が形成される。不純物領域１５の表面に、金属シリサイド層１６が形成される。金属シリサイド層１６が形成されると、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。当該エッチングが行われた半導体基板１１上に、ライナー膜１７、および層間絶縁膜１８が形成された後、層間絶縁膜１８およびライナー膜１７にコンタクトホール１９が形成される。コンタクトホール１９に導電体を充填することで、導電体プラグ２０が形成される。 （もっと読む）

【課題】ＳＴＩなどの素子分離技術を用いたトランジスタにおいて、トランジスタの電流特性に優れ、かつレイアウトに起因する特性ばらつきを抑制する。
【解決手段】半導体基板１の表面部に形成されたトランジスタの活性領域２および活性領域２の周囲の素子分離領域３と、活性領域２の上部に形成されたゲート電極６と、素子分離領域３との境界において活性領域２を表面から掘り下げて形成したリセス領域４と、リセス領域４に埋め込まれた絶縁膜とを備える。 （もっと読む）

【課題】電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制を可能とすること。
【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられたＧａＮ層（２０）と、ＧａＮ層（２０）との間に絶縁膜（３２）を介し設けられたゲート電極（３４）と、を具備する半導体装置である。 （もっと読む）

【課題】高耐圧第二領域を設け、縦型パワーデバイスの高耐圧接合終端構造、集積回路ユニット間を分離する高耐圧接合終端構造、ｎチャネルまたはｐチャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構造などとし、配線が横切っても耐圧が低下せずに高耐圧が維持でき、かつ製造コストの低い高耐圧ＩＣを提供すること。
【解決手段】第一の出力配線６１と第二の出力配線６２下の電界強度を弱めるために、ＧＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成され、かつ一体となっている。 （もっと読む）