【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置される第１絶縁ゲート型電界効果トランジスタｐＭＯＳ１と、前記半導体基板上にチャネル長方向が＜−１１０＞方向に沿って配置され、前記第１絶縁ゲート型電界効果トランジスタと前記チャネル長方向に隣接する第２絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、前記第１，第２絶縁ゲート型電界効果トランジスタ上を覆うように設けられ、正の膨張係数を有し、前記第１，第２絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加えピエゾ材料を含む第１ライナー絶縁膜１１−１とを具備する。 （もっと読む）

【課題】 熱処理方法、半導体装置の製造方法、及びフラッシュランプアニール装置に関し、紫外線照射による絶縁膜／半導体界面における水素で終端されたダングリング・ボンドからの水素の乖離を抑制する。
【解決手段】 加熱源となるＸｅフラッシュランプの放出光を、前記放出光の内の紫外線の少なくとも一部を除去した状態で酸素を含む絶縁膜とＳｉを含む半導体基体との界面を有する試料に照射して熱処理を行う。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ１００は、基板１０１と、基板の上に形成されたｐ型ＧａＮ系半導体材料からなるチャネル層１０４と、チャネル層上に形成され、チャネル層よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料からなる電子供給層１０６と、電子供給層の一部が除去されて表出したチャネル層１０４の表面に形成されたゲート絶縁膜１１１と、ゲート絶縁膜上に形成されたゲート電極１１２と、ゲート電極を挟んで形成されたソース電極１０９及びドレイン電極１１０と、電子供給層１０６上に形成されたゲート絶縁膜１１１とは別の絶縁膜であって、電流コラプス低減効果のある第２の絶縁膜１１３と、を備える。 （もっと読む）

【課題】 本発明は、しきい値電圧の低いＮチャネルＭＩＳトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、ＮチャネルＭＩＳトランジスタの製造方法であって、基板に形成されたＰ型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、基板を熱処理した状態で、水素ラジカルを含むガスにゲート絶縁膜を暴露する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする。 （もっと読む）

開示の実施形態は、ＭＯＳチャネル領域に一軸性歪みを与える金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインを備えた、歪みトランジスタ量子井戸（ＱＷ）チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
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【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

ゲルマニウム含有量が漸次変化した高ゲルマニウム化合物領域を供する装置及び方法に係る実施例が全体として記載されている。他の実施例も記載及びクレームされている。
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【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】少なくとも１つのソース電極と、ドレイン電極と、ゲート電極とを有する電界効果トランジスタの不動態化において、従来技術の問題点を解決する。
【解決手段】少なくとも１つの化学的感受性の電極を有する半導体構成素子の不動態化のために、少なくとも、該化学的感受性の電極を、ガラス層もしくはガラスセラミック層の施与によって覆い隠す。 （もっと読む）

【課題】静止耐圧の向上と低オン抵抗化とを両立できる半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型の半導体基板１１１内に下から順にＮ^- 型の第１ドレインオフセット領域１１２、Ｎ^- 型の第２ドレインオフセット領域１１３、及びＮ^- 型の第３ドレインオフセット領域１１４が形成されている。第２及び第３ドレインオフセット領域１１３及び１１４内にＰ^- 型のボディ領域１１５が形成されている。第２ドレインオフセット領域１１３の不純物濃度は、第１及び第３ドレインオフセット領域１１２及び１１４よりも低い。ボディ領域１１５のカーバチャー部１３１は第２ドレインオフセット領域１１３内に位置する。 （もっと読む）

【解決手段】
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、ｐチャネルトランジスタは六角形形状を伴うシリコン／ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。 （もっと読む）

【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。 （もっと読む）

【課題】簡単な構成で、耐圧を保持しつつ小型化を図ることができる半導体装置を提供する。
【解決手段】ドレイン側拡散層１１２”Ａにおけるチャネル領域１１６側の側面の少なくとも一部を除いた全面が、酸化膜１０７により、覆われている。酸化膜１０７は、拡散層１１２”Ａとシリコン基板１０１との間の短絡を防止する。このため、酸化膜１０７の厚みを薄くしても、耐圧を確保できるので、装置の小型化を図ることができる。 （もっと読む）

【解決手段】
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。 （もっと読む）

【課題】簡易な手順で、位置あわせ精度の高い横型電界効果トランジスタを含む半導体装置を得る。
【解決手段】高耐圧トランジスタ１２８は、チャネル領域１７０上に形成されたゲート電極１１０と、チャネル領域１７０の両側方にそれぞれ形成された第１導電型のソース領域１１６ａおよびドレイン領域１１６ｂと、ソース領域１１６ａとドレイン領域１１６ｂとの間に設けられ、ゲート電極１１０のゲート幅方向に沿って、第１導電型の不純物拡散領域と第２導電型の不純物拡散領域とがそれぞれ一定幅で交互に配置された超接合構造のドリフト領域１７２と、を含む。ゲート電極１１０は、平面視で、ドリフト領域１７２の第２導電型の不純物拡散領域上を覆う櫛歯を有する櫛形構造に形成された構成を有する。 （もっと読む）

【課題】エンハンスメントモードトランジスタを作製する方法を提供する。
【解決手段】基板１上の第１活性層３と、第１活性層３の上に、該第１活性層３に比較して高いバンドギャップを有する第２活性層４配設し、実質的にＧａを含まないで少なくともＡｌを含む第２活性層４と、第２活性層４の少なくとも一部の上のゲート絶縁層５であって、第２活性層４の少なくとも一部を熱酸化して形成されたゲート絶縁層５と、ゲート絶縁層５の少なくとも一部の上のゲート電極６と、第２活性層４の上のソース電極７およびドレイン電極８とを含み、前記半導体デバイス１０は、更に、動作時でゲート電極６とソース電極７が同電圧の場合、第１活性層３と第２活性層４の間で、ゲート電極６の外側でゲート電極６の位置以外に、２次元電子ガス２ＤＥＧ層を含む。 （もっと読む）

【課題】 一対の主電極の間に設けられたゲート電極を有する半導体装置において、高い耐圧を確保しながらオン抵抗を低くする技術を提供する。
【解決手段】 半導体装置１００は、一対の主電極２，２２間に設けられたゲート電極１０を備えている。ゲート部１０は絶縁ゲート電極部１０ａとショットキー電極部１０ｂを有している。半導体装置１００は、主電極２に接続するコンタクト領域１８と、コンタクト領域１８に隣接するチャネル半導体領域８と、チャネル半導体領域８の裏面に接しているｐ型半導体領域２０と、チャネル半導体領域８とｐ型半導体領域２０の両者に隣接するドリフト半導体領域１２を備えている。絶縁ゲート電極部１０ａは、ゲート絶縁膜４を介してコンタクト領域１８の表面に対向している。ショットキー電極部１０ｂは、ドリフト半導体領域１２の表面に直接的に接触している。 （もっと読む）

【課題】金属ゲートを形成した後に形成される絶縁膜中の水素の影響を抑制して、しきい値電圧Ｖthを所望の値（例えば０．３Ｖ）以下にすることを可能にする。
【解決手段】半導体基板１１上に第１絶縁膜４１が形成され、第１絶縁膜４１に溝部４２が形成され、溝部４２の第１絶縁膜４１側の半導体基板１１上にサイドウォールスペーサ３１が形成され、溝部４２内にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側の半導体基板１１にエクステンション領域２３，２４を介してソース・ドレイン領域２５，２６が形成され、第１絶縁膜４１上にゲート電極２２上を被覆する第２絶縁膜４３を有し、サイドウォールスペーサ３１は水素の通過を阻止する絶縁膜からなり、ゲート電極２２上に水素の通過を阻止する水素バリア膜３３が形成され、水素バリア膜３３はゲート電極２２上の周囲でサイドウォールスペーサ３１と接続されている。 （もっと読む）

【課題】ゲート電極のチャージアップによるＭＯＳＦＥＴの閾値電圧Ｖｔシフトの防止を図ることである。
【解決手段】キャパシタ下部電極３をゲート電極６ａと結線し、またキャパシタ上部電極６ｂをＰ型接地層１２と結線する事により、ゲート電極６ａとゲート絶縁膜４から成るゲートに並列にキャパシタを形成する。この場合、キャパシタ絶縁膜５をゲート絶縁膜４に比べ薄く形成する事によりゲート電極６ａ上にチャージアップした電荷を、キャパシタを経由してＰ型接地層１２に放電させる。 （もっと読む）