【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置は、ｎ型領域を有するシリコン基板と、前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、酸化シリコンを用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、前記凹部を埋める、下地のバリア層とその上の銅領域を含む銅配線と、前記銅配線を覆って、前記層間絶縁膜上に形成された炭化シリコン層と、を有する。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置は、ｎ型領域を有するシリコン基板と、前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、酸化シリコンを用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、前記凹部を埋める、下地のバリア層とその上の銅領域を含む銅配線と、前記銅配線を覆って、前記層間絶縁膜上に形成された炭化シリコン層と、を有する。 （もっと読む）

【課題】いかなる位置に形成されたトランジスタに対してもダミーパターンを形成することを可能にして、トランジスタ特性の変動を抑制することを可能にする。
【解決手段】半導体基板１１のアクティブ領域１２上にゲート絶縁膜１４を介して形成された複数のゲート電極１５と、前記アクティブ領域１２上の少なくとも前記ゲート電極１５間の一部に形成されたダミーパターン１６とを有し、前記ゲート電極１５同士が隣接するゲート電極１５−１、１５−２間の間隔、および前記ダミーパターン１６−１とそれと隣接する前記ゲート電極１５−２、１５−３との間隔が所定の範囲内となるように前記ダミーパターン１６−１が形成されていることを特徴とする。 （もっと読む）

【課題】 本発明は、半導体基板に接合領域を形成するにおいて、イオン注入工程を行って不純物を注入した後、活性化段階である熱処理工程を第１の熱処理工程及び第２の熱処理工程で行うが、第１の熱処理工程は、Ｎ_２ガス雰囲気で行い、第２の熱処理工程は、ＮＨ_３ガス雰囲気で行うことにより、後続工程を行っても接合領域の不純物が流出される現象を防止することができる半導体素子の接合領域形成方法を提供する。
【解決手段】 接合領域を含むトランジスタが形成された半導体基板が提供される段階と、接合領域を含む半導体基板の上部に保護膜を形成する第１の熱処理工程を行う段階と、保護膜を含む半導体基板上に層間絶縁膜を形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

高エネルギー注入プロセス（２０３）中に、高度な半導体デバイス（２００）のゲート電極構造（２５２）上に注入ブロック材料（２５８）を設けることによって、トランジスタ（２５０Ａ，２５０Ｂ）のチャネル領域（２５５）に対する必要な遮蔽効果を得ることができる。後の製造段階において、層間絶縁材料（２１０）の堆積時のプロセス条件を向上させるために、注入ブロック部分（２５８）が除去されてゲート電極高さ（２５３Ｈ）が所望の高さに低減され、これにより、高密度のデバイス領域であっても、層間絶縁材料（２１０）内にボイドなどの不規則性が形成されるリスクを大幅に低減することができる。
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【課題】 化学機械研磨を行うことなく、比較的低コストでフルシリサイドゲート電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体基板の表面上に第１の膜(27)及び第２の膜(28)を形成する。第２の膜をパターニングすることにより、内部に開口(41c)または凹部(41d)が配置された第１のパターン(41a)と、一方向に長い第２のパターン(31a)とを形成する。第１及び第２のパターンを覆い、それらのパターンの上面上の部分の膜厚が、半導体基板の表面上の部分の膜厚よりも薄くなるように、半導体基板の上に塗布法により、第３の膜(51)を形成する。第３の膜をエッチバックすることにより、第１及び第２のパターンの上面を露出させる。全面に第４の膜(55)を形成する。第１及び第２のパターンと、第４の膜とを反応させることにより、第１及び第２のパターンを、その底面まで、金属シリサイド化物にする。 （もっと読む）

高い固有応力レベルの２層以上の個々の誘電層（２３０，３３０Ａ，２３３，３３３，２３４，３３４）を、中間層間絶縁材料（２５０Ａ，３５０Ａ，２５０Ｂ，３５０Ｂ）と共に形成することによって、プラズマ化学気相成長法などの個々の堆積技術の制限が考慮される一方で、高度に微細化された半導体デバイス（２００，３００）の場合であっても、トランジスタ素子（２２０，３２０Ａ）の上に多くの応力材料を設けることができる。
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【課題】ゲート−ドレイン間容量を小さくしてスイッチング特性を向上できる半導体装置を提供する。
【解決手段】トレンチ６、７側壁に形成したゲート電極１０とトレンチ６、７内のドレインプラグ１５間に、低誘電率層間絶縁膜であるＬｏｗ−ｋ膜１２を形成することで、ゲート−ドレイン間容量を低減してスイッチング特性を向上させることができる。Ｌｏｗ−ｋ膜１２はＳｉＯＣ膜、又はＮＣＳ膜である。Ｓｉ基板と直接接触する部分に酸化膜などの絶縁膜を被覆し、その上にＬｏｗ−ｋ膜を形成することで、信頼性とスイッチング特性の改善を両立させることができる。 （もっと読む）

【課題】素子分離絶縁膜を有する半導体基板とのコンタクト形成において、基板とのリークの防止する半導体装置の製造方法を提供する。
【解決手段】シリコン基板にシリコン窒化膜からなる分離窒化膜１５を形成し、ウエル２、３を形成する。ゲート電極６と拡散層８、高融点金属シリサイド層９を形成し、この上に層間絶縁膜１０を堆積する。層間絶縁膜をシリコン窒化膜に対するエッチング選択比の高い条件でエッチングし、コンタクトホール１１を形成する。このとき、ホール下部の分離窒化膜の削れ部の深さが拡散層より浅くなるように制御する。この後、バリアメタル層２８とアルミ電極１４を堆積する。 （もっと読む）

【課題】ＳｉＯ_２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を提供することを可能にする。
【解決手段】半導体基板３４と、半導体基板上に形成されたトンネル絶縁層３６と、トンネル絶縁層上に設けられた浮遊ゲート電極３７と、浮遊ゲート電極上に形成され高誘電率材料からなる第１絶縁層３８ａと、この第１絶縁層上に形成されシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第２絶縁層３８ｂとを有する電極間絶縁膜３８と、電極間絶縁膜上に形成された制御ゲート電極４０と、第２絶縁層と制御ゲート電極との界面に形成され１３族元素を含む界面層４４と、制御ゲート電極の両側の半導体基板に形成されたソース・ドレイン領域３５と、を含み、界面層の前記１３族元素の結合状態数は酸化、窒化、または酸窒化結合状態の総数よりも金属結合状態の数が多い。 （もっと読む）

【課題】ＭＩＳ型トランジスタの短チャネル効果の抑制および、ゲートのフリンジング容量を小さくして、信号遅延の高速化を可能とすることにある。
【解決手段】ＭＩＳ型トランジスタに対して、高い誘電率を有する絶縁膜でサイドウォールスペーサを形成し、これを導入端として不純物拡散層領域を形成する。高誘電率のサイドウォールスペーサの側壁は高駆動電流を達成するために必要な最適膜厚（５から１５ｎｍ）とし、その外側のサイドウォールスペーサは誘電率の小さい絶縁膜（シリコン酸化膜）で構成する。
【効果】短チャネル効果を十分に抑制し、かつソース・ドレイン寄生抵抗の抑制が達成される。さらに、寄生容量を低く抑えることができるため、高い駆動能力を同時に達成することができる。 （もっと読む）

【課題】光センサならびに調光装置の機能を達成し、スペースを減少させる部品構造を形成する。
【解決手段】調光検知ＭＯＳＦＥＴトランジスタであって、第一方向に沿って伸張するチャネル１３０により分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板１００と、第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁(gate conductive beam)１４０であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域１３０の上に位置し、当該ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げてチャネルの表面に近づけさせるものにより制御されるその湾曲に基づいて、チャネル１３０に達する光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟であるゲート導電性の梁を備える。 （もっと読む）

【課題】上層配線と下層配線との間の絶縁耐圧を一定以上に維持しつつ、それ以外の部分の層間絶縁膜の膜厚を小さくすることができる、半導体装置を提供する。
【解決手段】半導体基板１上には、ソース配線１０が形成されている。ソース配線１０上には、第２層間絶縁膜１２および第３層間絶縁膜１４が積層されている。第３層間絶縁膜１４上には、ドレイン配線１５が形成されている。ドレイン配線１５は、平面視でソース配線１０と交差し、少なくともこの交差部分が第３層間絶縁膜１４から浮いた状態で離間している。第３層間絶縁膜１４とドレイン配線１５との間には、隙間１６が生じている。この隙間１６には、低誘電率体１７が設けられている。 （もっと読む）

【課題】ダマシンゲートプロセスにおいて、ゲート電極用溝形成時に層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しない半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０にダミーゲート絶縁膜１２とダミーゲート電極１３を形成し、ダミーゲート電極をマスクとして基板にソース・ドレイン領域１９を形成し、酸化シリコンよりフッ酸耐性を有する絶縁性材料によりダミーゲート電極より厚い膜厚でダミーゲート電極を被覆して第１絶縁膜２１を形成し、その上に第１絶縁膜と異なる絶縁性材料で第２絶縁膜２２を形成し、第２絶縁膜の上面から第１絶縁膜の頂部、さらにダミーゲート電極が露出するまで第１絶縁膜と第２絶縁膜とを平坦化除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去し、得られるゲート電極用溝の底部にゲート絶縁膜を形成し、その上にゲート電極を形成し、電界効果トランジスタとする。 （もっと読む）

【課題】上層配線と下層配線との間の絶縁耐圧を一定以上に維持しつつ、層間絶縁膜の膜厚を小さくすることができる、半導体装置を提供する。
【解決手段】下層配線としてのソース配線１０上には、第２層間絶縁膜および第３層間絶縁膜が積層されている。第３層間絶縁膜上には、上層配線としてのドレイン配線１５が形成されている。このドレイン配線１５は、平面視でソース配線１０と交差する。また、ソース配線１０とドレイン配線１５との間には、平面視でソース配線１０とドレイン配線１５とが交差する部分を含む領域２４に、各層間絶縁膜の材料よりも高い絶縁性を有する材料からなる高絶縁体１７が備えられている。 （もっと読む）

【課題】膜組成が良好に制御されたＦＵＳＩゲート電極を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】上部にストッパ層７を積層させたシリコン電極５を半導体基板１上にパターン形成する。ストッパ層７およびシリコン電極５の側壁をサイドウォール９およびライナー膜１５で覆う。ストッパ層７、シリコン電極５、サイドウォール９、およびライナー膜１５を、層間絶縁膜１７で埋め込み、ストッパ層７を露出させるように層間絶縁膜１７の平坦化処理を行う。ストッパ層７を除去することによりシリコン電極５の表面を露出させる。シリコン電極５の表面を露出させた状態で、先の工程で露出したシリコン電極５の側壁を絶縁膜２１で覆う。絶縁膜２１で側壁が覆われたシリコン電極５を表面側からシリサイド化する。 （もっと読む）

【課題】ＮＭＯＳトランジスタなどのｎチャネル領域を有する電界効果トランジスタの電流駆動能力をより向上させることができる半導体装置の製造方法を提供する。
【解決手段】半導体装置のＮＭＯＳトランジスタ３は、ｎチャネル領域を有する半導体基板１と、ｎ型ソース／ドレイン領域４と、ゲート絶縁膜７と、ゲート電極８とを含んでいる。ｎ型ソース／ドレイン領域４は、半導体基板１上にｎチャネル領域を挟むように形成されている。ゲート絶縁膜７はｎチャネル領域上に形成されている。半導体装置の製造方法は、半導体基板１上にゲート絶縁膜７およびゲート電極８が形成される工程と、半導体基板１上にゲート電極８を覆うように窒化シリコンを含む薄膜２０が形成される工程と、この薄膜２０に紫外線が照射される工程とを有する。 （もっと読む）

それぞれ固有応力が異なる誘電ライナ（２３０、２４０）をパターニングした後に、窒化シリコンなどの付加的誘電材料（２６０）を形成することによって、Ｐチャネルトランジスタ（２２０Ｂ）のパフォーマンスを実質的に低下させずにＮチャネルトランジスタ（２２０Ａ）のパフォーマンスを著しく向上させることができる。
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半導体デバイス(10)は半導体層(12)に形成される。ゲート・スタック（16,18）は、半導体層の上にわたって形成され、第1の伝導層（22）及び、第１の層の上の第２層（24）を有する。第１の層は、より伝導性であり、第２の層よりインプラントに対して停止力を提供する。種（46）が、第２の層内にインプラントされる。ソース/ドレイン領域（52）は、ゲート・スタックの対抗する側の半導体層に形成される。ゲート・スタックの下の領域の半導体層にゲート・スタックが応力を働かせるインプラントのステップの後、ゲート・スタックは加熱される。
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【課題】従来と異なる方法によりチャネル領域に歪みを発生させたＭＩＳＦＥＴ構造を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記第１のチャネル領域に伸張歪みを与える第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第２のチャネル領域に圧縮歪みを与える第２のコンタクトプラグと、を有する。 （もっと読む）