【課題】配線位置の制約を軽減しつつ、積層配線導体の接続部の配線インダクタンスを小さくする。
【解決手段】平板導体１０１、１０２には、平板導体１０１、１０２の端部を鉛直面内にそれぞれ折り曲げることで構成された折り曲げ部１０１ａ、１０２ａをそれぞれ設けるとともに、平板導体１０３、１０４には、平板導体１０３、１０４の端部を鉛直面内にそれぞれ折り曲げることで構成された折り曲げ部１０３ａ、１０４ａをそれぞれ設け、折り曲げ部１０１ａ、１０３ａの平面を互いに当接させることで平板導体１０１、１０３を接続するとともに、折り曲げ部１０２ａ、１０４ａの平面を互いに当接させることで平板導体１０２、１０４を接続する。 （もっと読む）

【課題】単相インバータや直流コンデンサの構成部品に、各相において個体差が存在しても、三相電圧の平衡化が可能となる電力変換装置を得ることを目的とする。
【解決手段】単相インバータ直流電圧バランス制御回路４１は、各相の電圧センサ２８で検出した電圧と電流センサ２５で検出した電流とを入力し、三相の単相インバータを一つの三相電源と考えた場合に零相電圧成分に相当する電圧指令を平衡化電圧指令として演算する。そして、電圧指令演算回路４７でこの零相電圧成分を各相の単相インバータ２６の電圧指令に重畳する。零相電圧は各相で同じであるが、電流は各相で位相が異なるため、零相電圧成分により各相の単相インバータ２６に生じる有効電力は異なり、各相の直流コンデンサ２７の電圧を個別に変化させることができ各相の電圧が平衡する。 （もっと読む）

【目的】高電圧電源端子に過大な負電圧やＥＳＤサージが印加された場合でも破壊や誤 動作を起こさないレベルシフト回路と半導体装置を提供すること。
【解決手段】レベルシフト抵抗７１と、このレベルシフト抵抗７１と接続する電流制限 抵抗７３と、この電流制限抵抗７３とドレインが接続するｎチャネルＭＯＳＦＥＴ４１ とで構成され、レベルシフト抵抗７１と電流制限抵抗７３の間をレベルアップ回路の出 力部１０１とする。この電流制限抵抗７３を設けることで過大な負電圧やＥＳＤサージ で流れる電流を制限してレベルシフト回路の破壊や誤動作を防止する。
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【課題】スイッチング素子のスイッチング速度を容易に変更することができる電力変換回路を提供することである。
【解決手段】２つの主電極と１つの制御電極Ｇとを有するノンラッチング型のスイッチング素子１０と、制御電極Ｇと１つの主電極との間に接続されたコンデンサ１と、制御電極Ｇに接続されスイッチング素子１０のゲート電圧を与えるための制御電流源２とを具備する。 （もっと読む）

【課題】１つのアームに電圧駆動型半導体素子を複数個直列に接続した変換器で、各素子のゲートしきい値電圧にばらつきがある場合でも、ターンオン時の電圧アンバランスを抑制できるようにする。
【解決手段】ゲート線間をコア１３により互いに磁気結合することで、ゲート信号のタイミングを一致させるように調整するとともに、オーバドライブ回路９，１０を設けて、ターンオン動作時に通常のゲート順バイアス電圧より高い電圧で、ＩＧＢＴなどの素子１，２をターンオンさせることにより、掲記課題の解決を図る。 （もっと読む）

【課題】誘導起電力の影響を低減する。
【解決手段】第１，第２半導体素子の基準電位電極と、第１，第２駆動回路の基準電位端子とが結合される。第１，第２駆動回路は第１，第２半導体素子をそれぞれ駆動する。第１バイパス回路は第１，第２ノードを有し、入力バッファの出力信号を受けて第１ノードから信号を出力する。第１負荷回路は第１ノードおよび第２駆動回路の信号入力端子間に接続される。第２負荷回路は第１負荷回路と略同じインピーダンスを有し、第２ノードおよび第２駆動回路の基準電位端子間に接続される。第１駆動回路は入力バッファ８と基準電位が共通であり、第１バイパス回路は第１負荷回路および第２駆動回路の信号入力端子間の電流経路と第２負荷回路および第２駆動回路の基準電位端子間の電流経路との間で、第１バイパス回路は第１，第２ノード間で、それぞれ所定周波数以上の信号を通過させる。 （もっと読む）

【課題】ロゴスキーコイルを用いて精度よく短絡を検出し、より精度よく短絡保護ができる電力変換器の保護装置を提供することである。
【解決手段】スイッチング素子１のターンオン時におけるロゴスキーコイル７で検出したスイッチング素子の正方向の電流変化を入力し、第１の比較手段５ａで正基準電圧と比較し、第２の比較手段５ｂで負基準電圧と比較する。短絡判定手段６は、第１の比較手段５ａ及び第２の比較手段５ｂの比較結果に基づいて、スイッチング素子１の正方向の電流変化が正基準電圧を超え、スイッチング素子１の負方向の電流変化の絶対値が負基準電圧の絶対値より小さいときは短絡であると判定し、ゲート回路３を介して短絡保護を行う。 （もっと読む）

【課題】ゲートドライブ回路の電源および制御回路の電源の構成部品を減らすことにより、コスト低減および容積を縮小する。
【解決手段】マトリックスコンバータのスイッチング素子のゲート遮断時の過電圧を整流機構と各相共通のコンデンサＣｂで抑制するスナバ回路と、交流電源とスナバ回路との間に設けた抵抗Ｒ１〜Ｒ３とスイッチＳ１〜Ｓ３でコンデンサを予備充電する交流予備充電回路と、主回路のスイッチング素子のゲートドライブ回路および制御回路の電源を得るスイッチングレギュレータＳＲとを備えたマトリックスコンバータにおいて、スナバ回路のコンデンサを直流電源として、ゲートドライブ回路の電源および制御回路の電源に交流電源を供給する。 （もっと読む）

【課題】
デッドビート制御を用いて低パスフィルタＲＬＣフィルタの出力フィルタ出力電圧Ｕｃまたは出力電流Ｉｌを調整する。
【解決手段】
時刻ｔ_ｉと時刻ｔ_ｉ＋１の間でフィルタの第１出力点を通して流れるＤＣ電流Ｉ_ｕの平均強度＜Ｉ_ｕ＞に対する電流設定Ｉ_ｕｃを計算するデッドビート制御であって、電流設定Ｉ_ｕｃは、フィルタ出力電圧Ｕｃが時刻ｔ_ｉ＋１で予め決められた電圧設定Ｕ_ｃｃと同一になるようにフィルタの離散化状態方程式から決定され、離散化状態方程式は、時刻ｔ_ｉおよびｔ_ｉ＋１における、ライン電流Ｉ_ｌの強度Ｉ_ｌｉ及びＩ_{ｌ，ｉ＋１}、フィルタの出力点の間の電圧Ｕｃ_ｉ、Ｕ_{ｃ，ｉ＋１}、及び平均ライン電圧＜Ｕ_１＞、平均強度＜Ｉ_ｕ＞の間に成立し、フィルタを通して流れるＤＣ電流Ｉ_ｕを制御する電力変換器を有し、時刻ｔ_ｉおよびｔ_ｉ＋１の間の平均強度＜Ｉ_ｕ＞は電流設定Ｉ_ｕｃと等しく、時刻ｔ_ｉおよびｔ_ｉ＋１の間の間隔Ｔは５τより小さいことを特徴とする。 （もっと読む）

【課題】スイッチング素子をパルス制御する場合に、パルス幅低減の要請を緩和できる半導体回路を提供する。
【解決手段】インバータ装置を駆動する半導体回路であって、インバータ装置の高圧側スイッチング素子を制御する入力信号を受けてパルス信号を発生するパルス発生回路３１と、高圧側スイッチング素子を駆動する駆動回路３８と、パルス発生回路３１で発生したパルス信号を駆動回路３８へ伝達する伝達回路２３と、を含み、この伝達回路２３においてワイドギャップ半導体を使用した。 （もっと読む）

【課題】ノイズが連続して到来した場合においても、入力信号に重畳されるノイズの影響を低減しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行えるようにする。
【解決手段】ノイズ除去回路ＮＵ１、ＮＤ１は、各ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０のパルス幅が所定値以下の場合、各ノイズ除去回路ＮＵ１、ＮＤ１は、現在の出力状態をハイレベルまたはロウレベルにそのまま維持し、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０のパルス幅が所定値を越えると、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりおよび立ち下がりに基づいて出力状態をハイレベルとロウレベルとの間で遷移させることで、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０に重畳されたノイズを除去する。 （もっと読む）

【課題】交流電圧のように刻一刻と値が変化していても遅れが発生することを抑制することができるノイズ除去回路とその制御方法を提供する。
【解決手段】交流アナログ信号のゼロクロスを特定してゼロクロスからディジタル値を１周期分メモリに周期前データとして格納するとともに、ゼロクロス点を基準に測定データをディジタル値として取り込むごとにカウントして周期カウンタに周期カウント値を周期前データに対応するように格納するメモリ回路と、測定データと、測定データに対応する周期カウント値のひとつ前の周期カウント値に対応する周期前データとの差を算出し、差が予め設定した判定値の範囲内であれば測定データをメモリ回路に周期前データとして格納し、範囲外であればメモリに格納されている測定データに対応する周期前データの値をメモリ回路に格納する判定回路とを具備する。 （もっと読む）

【課題】過電圧及び逆電圧に対する保護を行う。
【解決手段】保護回路１は、エミッタが入力側端子と接続されるトランジスタ２と、ゲートがトランジスタ２のコレクタと接続される一方でドレインが前記入力側端子に接続されるＦＥＴ素子Ｑ１と、ゲートがトランジスタ２のコレクタと接続される一方でドレインが出力側端子に接続されるＦＥＴ素子Ｑ２と、トランジスタ２のベースと接続されると共に前記出力側端子の電圧の分圧と基準電圧とを比較する誤差検出部３とを備える。前記出力側端子の電圧の分圧が前記基準電圧よりも高い場合には誤差検出部３から供給された電流によるトランジスタ２のコレクタ電流の増加に起因するゲート電圧の上昇に基づきＦＥＴ素子Ｑ１はドレイン電圧を低減させる。一方、前記入力側端子と前記出力側端子との間に逆電圧が印加された場合にはＦＥＴ素子Ｑ１，Ｑ２は非導通状態となる。 （もっと読む）

【課題】経時劣化を抑制した上で、信頼性および耐環境性を向上させつつ、外部磁束に起因するノイズとしての影響を軽減するとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行えるようにする。
【解決手段】２次コイルパターン１４を半導体基板１１に形成するとともに、１次コイルパターン１８をガラス基板１７の一方の面に形成し、１次コイルパターン１８が一方の面に形成されたガラス基板１７を、ガラス基板１７の他方の面を介して粘着層１６にて半導体基板１１上に固着する。 （もっと読む）

【課題】不良検出器及び制御部を含む一例の制御器を提供すること。
【解決手段】この不良検出器は電力変換器の入力電圧に応答して電力変換器内の不良状態を検出するように電力変換器のフィードバック回路に連結される。制御部は不良検出器に連結され、電力変換器の出力を調節するために電力スイッチのスイッチングを制御するように連結される。制御部は、不良検出器が電力スイッチのスイッチングの間の不良状態を検出することに応答して電力スイッチのスイッチングを阻止するように連結される。 （もっと読む）

【課題】低コストであると同時に故障したサブモジュールの確実な橋絡を可能にする。
【解決手段】パワー半導体回路（Ｔ１，Ｔ２，Ｄ１，Ｄ２）と、パワー半導体回路（Ｔ１，Ｔ２，Ｄ１，Ｄ２）の並列回路内におけるエネルギー蓄積器（８）とを持つサブモジュール（７）の直列回路を備え、各サブモジュール（７）にサブモジュール（７）の短絡のための短絡装置が付設されている装置（１）に関する。本発明によれば、短絡装置が真空スイッチ管（１００）である。 （もっと読む）

【課題】パワーモジュールとコンデンサとの間の接続回路におけるインダクタンスの低減を図ることができる電力変換装置を提供すること。
【解決手段】複数のスイッチング素子２１を内蔵したパワーモジュール２と、パワーモジュール２に接続された電圧源となるコンデンサ３とを有する電力変換装置１。パワーモジュール２は、コンデンサ３に接続される正極端子２３及び負極端子２４と、負荷（モータ）に接続される一対の出力端子２５とを有する。正極端子２３及び負極端子２４には、一対の出力端子２５を短絡させる導電部４が対向配置されている。 （もっと読む）

【課題】簡単かつ信号の減衰を抑制した半導体装置を提供する。
【解決手段】ＳＯＩ構造の半導体基板２１として、絶縁膜２３，２４，２５を積層形成し、低容量化、高抵抗化を図る。半導体層２６を分離して形成した素子形成領域２６ａと上面に形成するシリコン酸化膜２８を挟んで設けた導体膜２９とでコンデンサＣａを形成し、導体膜２９とシリコン酸化膜３１を挟んで設けた電極３３とでコンデンサＣｂを形成し、これらを並列に接続し、それぞれのコンデンサとする。これらを直列に接続して各コンデンサの分担電圧を積算した高電圧を得る。各コンデンサＣ１〜Ｃｎはシリコン基板２２との間で寄生容量を持つことになるが、石英ガラス層２４を設けているので、低容量化および高抵抗化を図れ、信号のグランド端子への漏れによる減衰を防止できる。 （もっと読む）

【課題】クロック周波数を高くする方法によらずに、電圧検出精度を向上させる。
【解決手段】被検出電圧、または、被検出電圧と第１または第２の基準電圧との加減算結果を選択して積分する積分回路２０３と、コンパレータ２０７，２０９と、ラッチ回路２０８，２１０と、これらの出力、クロック信号及びキャリア同期信号が入力され、積分回路２０３への入力電圧を選択する電圧検出制御回路２０６とを備え、第１キャリア周期でラッチ回路２０８の出力に応じて被検出電圧または被検出電圧と第１の基準電圧との加減算値を選択して積分し、第２キャリア周期でラッチ回路２１０の出力に応じて第１キャリア周期終了時の積分回路２０３の出力を初期値とし、第２の基準電圧を積分し、第１キャリア周期の積分期間のクロック信号の第１カウント値と、第２キャリア周期の積分期間のクロック信号の第２カウント値とを用いて被検出電圧を測定する。 （もっと読む）

【課題】ターンオフしたスイッチング素子に印加されるサージ電圧を抑制するため、主回路のインダクタンスを低減するとともに、装置全体を小型、軽量化し、組み立て性の向上した電力変換装置を提供する。
【解決手段】交流端子Ｕ、Ｖ、Ｗと直流電源７の正極端子Ｐ間および負極端子Ｎ間に接続される正側アームと負側アームとを構成する半導体スイッチング素子１〜３、４〜６を冷却板８の両側面に装着し、該半導体スイッチング素子１〜３、４〜６を接続する導体９、１０と該導体９、１０を直流電源７に接続する導体１１とを、ブスバを絶縁物で挟んで重ねた積層ブスバ９〜１１にて構成する。 （もっと読む）