【課題】本発明は、動作環境が変化しても、遅延ロックの所要時間の増加を防止できる遅延ロックループ回路及びその制御方法を提供する。
【解決手段】本発明は、基準クロック信号を遅延させて出力する遅延ラインと、基準クロック信号と前記遅延ラインの出力信号との位相差を検出して、位相検出信号及び第１の遅延モード判断信号を出力する位相検出部と、位相検出信号及び第２の遅延モード判断信号により、遅延ラインを制御するための遅延制御信号を出力する制御部と、遅延制御信号及び遅延ラインの出力信号により、第１の遅延モード判断信号のエラーを検出し、エラー検出結果により、第２の遅延モード判断信号を出力するエラー判断部を備える。 （もっと読む）

【課題】リセット信号を別途に不要とし、特定の初期値がなくても正常に動作できる１／４周期遅延クロック発生器を提供する。
【解決手段】本発明の１／４周期遅延クロック発生器は、基準クロック信号を発生させる基準クロック発生部と、前記基準クロック信号の立ち上がりエッジで第１入力信号をキャッチして前記基準クロック信号の次の立ち上がりエッジまで第１出力信号として前記第１入力信号を出力し、反転された前記第１出力信号の入力を前記第１入力信号として受ける第１回路部と、第２入力信号をキャッチして第２出力信号として出力し、前記第２入力信号として前記第１回路部から前記第１出力信号の入力を受ける第２回路部とを備える。 （もっと読む）

整数および分数時間分解能を有する遅延を与えることが可能なプログラマブル遅延回路が記載されている。一例示的設計では、装置は、第１および第２の遅延回路を含む。第１の遅延回路は、整数個のタイムユニットからなる第１の遅延を与える。第２の遅延回路は、前記第１の遅延回路と結合されて、１タイムユニットの分数の第２の遅延を与える。第１の遅延回路は、直列に結合された複数の単位遅延セルを含むことが可能である。各単位遅延セルは、イネーブル時に、１タイムユニットの遅延を与えることが可能である。第２の遅延回路は、第１および第２のパスを有することが可能である。第１のパスは、選択された場合には、短い遅延を与えることが可能であり、第２のパスは、選択された場合には、長い遅延を与えることが可能である。第２のパスは、第２のパスに長い遅延を得るために、追加負荷を与える少なくとも１個のダミー論理ゲートと結合可能である。
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【課題】遅延素子の最小遅延時間よりも短い遅延時間を設定し、遅延時間の設定精度を向上させることができる可変遅延回路及びその制御方法を提供する。
【解決手段】入力信号を遅延させる第１遅延素子２０Ｏと、第１遅延素子を並列接続され、入力信号を遅延させる第２遅延素子４０と、第１遅延素子の遅延量及び第２遅延素子の遅延量を調整する制御電流を供給する制御電流供給部５０と、入力信号の遅延時間を選択する遅延時間選択信号Ｓ１に応じ、第１遅延素子の出力信号Ｓ１Ａもしくは第２遅延素子の出力信号Ｓ１Ｂのいずれか一方を選択する出力信号選択部６０と、を備える。 （もっと読む）

【課題】温度が変化しても中心発振周波数が安定している電圧制御発振器等を、簡単な構成で提供する。
【解決手段】入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部１２とを備えている。遅延制御部１２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部１２は、遅延調節回路１３と温度補償回路１４とを直列に接続することにより、制御信号Ｓ３を得ている。 （もっと読む）

【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。 （もっと読む）

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０；８０；１００）は、入力信号（ＩＮ）に基づく信号を入力する第１のインバータ回路（１２；６２；８２；１０２）と、入力信号（ＩＮ）に基づく信号を入力する第２のインバータ回路（１４；６４；８４；１０４）と、第１および第２のインバータ回路（１２、１４；６２、６４；８２、８４；１０２、１０４）からの信号に基づく信号を、セット信号（Ｓ）及びリセット信号（Ｒ）として入力するラッチ回路（１６；６６；８６；１０６）と、を備える。第１および第２のインバータ回路（１２、１４；６２、６４；８２、８４；１０２、１０４）のそれぞれは、第１および第２の導電型のトランジスタを含み、第１および第２の導電型のトランジスタの一方の能力は、第１および第２の導電型のトランジスタの他方の能力より低い。 （もっと読む）

【課題】本発明は、デューティの歪曲を補正したＤＬＬクロックを生成するＤＬＬクロック生成回路を提供する。
【解決手段】本発明のＤＬＬクロック生成回路は、 第１のクロック及び第２のクロックの入力により、第１の内部クロック及び第２の内部クロックを生成し、第１の内部クロックのデューティ比により生成された基準信号に基づき、第１の内部クロック及び第２の内部クロックのデューティを補正するデューティ補正バッファと、デューティ補正バッファに連結しており、第１の内部クロックのイネーブル動作により第１のレベルに遷移され、第２の内部クロックのイネーブル動作により第２のレベルに遷移される、ＤＬＬクロックを生成するエッジトリガー部を含む。 （もっと読む）

【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。 （もっと読む）

【課題】チャージポンプ方式の発振開始検出回路において、プロセスのばらつき等に起因する誤動作を確実に防止する。
【解決手段】この発振開始検出回路は、発振回路によって生成される発振信号を入力して、所定の期間をおいて交互に活性化される第１の制御信号及び第２の制御信号を生成する制御信号生成回路と、第１の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタ、及び、第２の制御信号が活性化されているときにオン状態となる少なくとも１つのトランジスタが直列に接続され、第１の電源電位から電荷を移送するトランジスタ列と、トランジスタ列に含まれている複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、検出信号を生成する最終段のコンデンサの端子を第２の電源電位にプルダウン又はプルアップする抵抗とを含む。 （もっと読む）

【課題】プロセス技術の高度化に依存することなく、Ａ／Ｄ変換回路や時間測定回路の性能を向上させることが可能なパルス遅延回路、及びその駆動方法、更には、これを利用したＡ／Ｄ変換回路，時間測定回路を提供する。
【解決手段】遅延ユニットＤＵを構成するインバータ回路ＩＮＶは、ゲートＧ同士，ドレインＤ同士が互いに接続されたＰＭＯＳトランジスタＴｐ及びＮＭＯＳトランジスタＴｎからなる、いわゆるＣＭＯＳトランジスタであり、ＮＭＯＳトランジスタＴｎのソースＳ及びバックゲートＢを負極駆動端子１０５に接続（即ち接地）し、ＰＭＯＳトランジスタＴｐのソースＳを正極駆動端子１０３に接続（即ちアナログ入力信号Ｖｉｎを印加）し、ＰＭＯＳトランジスタＴｐのバックゲートＢを、制御端子１０７に接続（即ち、制御信号としての固定電圧ＶＤＤを印加）する。 （もっと読む）

【課題】トランスを飽和させることなく、省電力で駆動させつつ、出力信号を正確に出力することが可能な信号伝達回路を提供することを目的とする。
【解決手段】１次側コイル及び２次側コイルを備えるトランス５３と、入力信号の立上りタイミングにおいて１次側コイルに第１のパルス電圧を発生させるとともに、入力信号の立下りタイミングにおいて１次側コイルに第２のパルス電圧を発生させる駆動部５６と、２次側コイルに第１のパルス電圧に対応するパルス電圧が発生すると出力信号を立上らせ、２次側コイルに第２のパルス電圧に対応するパルス電圧が発生すると出力信号を立ち下がらせる２次側回路５２と、一定周期で１次側コイルに第３のパルス電圧を発生させる駆動回路３と、２次側回路５２の出力先に異常が発生すると、２次側コイルに流れる電流を変動させる抵抗６８及びＭＯＳＦＥＴ７３とを備えて信号伝達回路１を構成する。 （もっと読む）

【課題】低消費電力で動作可能であり、フィルタ特性がリコンフィギュアラブルである、チャージドメインフィルタ回路を提供すること。
【解決手段】所定の間隔でサンプリングされる第１の信号を出力する第１の信号出力手段と、第１の信号からサンプリング間隔のｎ倍（ｎは自然数）遅れて、かつ連続したタイミングでサンプリングされる第２の信号を出力する少なくとも１つの第２の信号出力手段と、第２の信号出力手段において時間的に後にサンプリングが行われる一つの第２の信号からサンプリング間隔のｎ倍遅れたタイミングでサンプリングされる第３の信号を出力する第３の信号出力手段と、第１の信号、第２の信号、および第３の信号を加算して出力する加算手段と、を含み、第１の信号出力手段と第２の信号出力手段とに備えられるサンプリングキャパシタの容量比を連続的にまたは離散的に可変とするチャージドメインフィルタ回路が提供される。 （もっと読む）

【課題】遅延セルとして専用のハードマクロを必要とせず、かつ、遅延調整対象信号について高精度の遅延調整を行うことができる遅延調整回路を提供する。
【解決手段】位相比較器３５３で、セレクタ３５１なしに基準クロック信号ＲＥＦ＿ＣＬＫ１を１周期遅延させるのに必要な遅延セル３４８内のユニットセルの段数ｐと、ユニットセルの段数に換算したセレクタ３５１の遅延分ｑとを、基本情報として算出する。遅延制御器３５７で、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ１、ＤＡＴＡ２を位相量θａ°、θｂ°、θｃ°だけ遅延させるのに必要な遅延セル３３６、３４２、３４５内のユニットセルの段数ｗａ、ｗｂ、ｗｃを｛（遅延位相量指示信号Ｄ＿ＳＥＴが指示する遅延位相量θａ°、θｂ°又はθｃ°／３６０°）×ｐ−ｑ｝という計算式で算出する。 （もっと読む）

【課題】クロックのデューティ検出において、半導体メモリ装置内のプロセス、電圧レベル、及び温度などによる環境変数の変化によって発生するオフセットを除去するための初期測定動作を行うことができる回路を提供すること。
【解決手段】本発明に係る半導体メモリ装置は、初期測定動作時、共通クロックの遷移時点に対応する２つの検出パルスを生成するクロックエッジ検出部１００Ｂと、前記２つの検出パルスを比較し、その結果を出力するデューティ検出部２００Ｂと、前記初期測定動作時、デューティ検出部２００Ｂから出力された比較結果に基づいて、デューティ検出部２００Ｂを制御するコードカウンタ３００とを備える。 （もっと読む）

【解決手段】回路によって生成される信号のデューティサイクルを調整及びプログラミングする技術が開示される。実施形態では、並行トランジスタはＮＡＮＤゲートと電源電圧との間に結合される。前記並行トランジスタを選択的にイネーブルにすることはＮＡＮＤゲートのスイッチングポイントを調整し、それにより出力信号のパルス幅の制御を可能にする。別の実施形態では、ＮＡＮＤゲートのＰＭＯＳ対ＮＭＯＳトランジスタのサイズは同じ効果を達成するために選択的に変えられる。更に測定二次相互変調結果及び／又は残差側波帯を最小化するために受信機を調整する技術のアプリケーションが開示されている。 （もっと読む）

【課題】本発明は、オペアンプを用いた遅延回路において、低電圧時でも所望の遅延量を作り出すことができるようにする。
【解決手段】たとえば、遅延素子部１１は、インバータＩＮＶ１の出力に応じて、キャパシタＣ１を充電させる。遅延素子部１１とは相補的に動作する遅延素子部１２は、インバータＩＮＶ２の出力に応じて、キャパシタＣ２を放電させる。このとき、遅延素子部１１に設けられた抵抗素子Ｒ１の抵抗値と、遅延素子部１２に設けられた抵抗素子Ｒ２の抵抗値との比率を異ならせる。これにより、低電圧時にも、オペアンプ回路１３を構成するＮＭＯＳトランジスタ１３ｂのしきい値以上に、そのゲート−ソース間電圧Ｖｇｓ２を確保できるようにする。 （もっと読む）

【課題】立ち上がり、立ち下りのエッジで起動されたパルス間で振幅が異なり、正負の対称性がずれる。
【解決手段】起動信号を所定量の遅延を伴って論理反転する縦続接続された複数のインバータからなるインバータ遅延回路と、出力端子を、インバータ遅延回路の出力Ｄｉ，ＸＤｉ−１の論理積が真のとき第一の電位に接続し、出力Ｄｉ，ＸＤｉ＋１の論理和が偽のとき第二の電位に接続する第一のスイッチ回路と、出力端子を、出力Ｄｉ，ＸＤｉ＋１の論理積が真のとき第一の電位に接続し、出力ＸＤｉ＋１，Ｄｉ＋２の論理和が偽のとき第二の電位に接続する第二のスイッチ回路と、第一のスイッチ回路が活性化されるとき起動信号をインバータ遅延回路の１段あたりの遅延量と同一の時間遅延させ、第二のスイッチ回路が活性化されるとき遅延させないで起動信号をインバータ遅延回路に入力する起動信号制御回路とを備える。 （もっと読む）

開示は、ラッチ構造及びラッチを用いる自己調整パルス生成器を含む。実施形態において、システムは、第１のラッチと、第１のラッチにタイミング信号を供給するように連結されたパルス生成器とを含む。パルス生成器は、第１のラッチに整合する特性を持つ第２のラッチを含む。
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【課題】 プラズマディスプレイにおけるスキャンドライバにおいて、出力端子が短絡した場合に、素子破壊からＩＣを保護する。
【解決手段】 レベルシフト9、IGBT1、2、AND素子10を備え、入力信号IN1、IN2、IN3、PULSE_INを制御することにより、出力DOUTをHi/Lo/HiZ/擬似Hiの4状態に制御する。所定時間後に出力をHiから擬似Hiに遷移させることにより、出力短絡から素子を保護する。また、2組のインバータ回路間に並列接続されたNMOSを有し、NMOSのゲートに2段目のインバータ回路の出力を接続し、NMOSのソースにGND、ドレインに初段のインバータ回路の出力を接続した遅延回路をレベルシフト9のPULSE_INに接続することにより、遅延時間の温度依存性をほとんど無くすことができる。 （もっと読む）