【課題】PVT感度が自動的に緩和される遅延回路を提供する。
【解決手段】遅延回路100は、入力インバータ回路110と出力インバータ回路120との間にnMOSトランジスタ141、142からなる容量素子を備えている。入力インバータ回路110は、電源電位VDDと接地電位VSSとの間に抵抗R1を介して直列に接続されたpMOSトランジスタPM1とnMOSトランジスタNM1とを備えている。信号線130とnMOSトランジスタ141、142のゲートとの間にpMOSトランジスタ151、152が設けられている。この構成において、入力信号がLからHに変わる場合、遅延回路のPVT感度が自動的に緩和される。 （もっと読む）

【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）

【課題】一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。
【解決手段】コントロール部１６は、ワンセグ受信機２から受信したＢＥＲデータＤＢに基づいて、ワンセグ受信機２のビットエラーレートを最も小さくするような、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２の周波数の設定周波数データＤｆ、及び、第１基準クロック信号Ｃｋ１に対する第２基準クロック信号Ｃｋ２の立ち上がりの遅延時間の設定遅延時間データＤｔに設定し、その設定周波数データＤｆ及び設定遅延時間データＤｔを基準クロック生成回路２１に出力する。基準クロック生成回路２１は、入力された設定周波数データＤｆ及び設定遅延時間データＤｔに基づいて、第１及び第２基準クロック信号Ｃｋ１，Ｃｋ２を生成する。 （もっと読む）

【課題】簡易な回路構成で信号のパルス幅やデューティ比を一定に保つことができるよう
にする。
【解決手段】エッジ抽出回路１は、入力パルス信号Ｄinの立ち上がりエッジ及び立ち下り
エッジを抽出し、抽出した立ち上がりエッジ及び立ち下りエッジを正パルス信号又は負パ
ルス信号のいずれかに統一したパルス信号ｎ２を生成する。これにより、信号伝送回路２
における入力パルス信号Ｄinの立ち上がりの遅延と立ち下りの遅延による変動を入力パル
ス信号Ｄinの立ち上がり又は立ち下りで同じ条件にできる。従って、信号伝送回路２にお
ける入力パルス信号Ｄinの立ち上がりと立ち下がりにおける伝播遅延時間差が生じない。
信号伝送回路２は、エッジ抽出回路１により生成されたパルス信号ｎ２を伝送する。波形
再生回路３は、信号伝送回路２により伝送されたパルス信号ｎ２から波形を再生して出力
パルス信号Ｄoutを得る。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【課題】クロック選択回路の最終選択出力でのメタステーブルの障害の発生確率を低減する。
【解決手段】半導体集積回路に内蔵のクロック選択回路は、デコーダＤＥＣ、制御ユニットＣｎｔ、マルチプレクサＭｐｘを有する。ＤＥＣに選択信号ＳＥＬが供給され、Ｃｎｔに第１と第２のクロック信号ＣＫＩＮ０、１とデコーダＤＥＣの第１と第２の選択出力信号が供給され、ＭｐｘにＣｎｔの第１と第２の選択制御信号Ｑ´０、１が供給される。Ｃｎｔの第１と第２のゲートＡＮＤ０、１の一方の入力にＤＥＣの第１と第２の選択出力信号が供給される。第１ゲートＡＮＤ０の出力と第２ゲートＡＮＤ１の他方の入力の間に直列接続の第１と第２のＤ型フリップフロップＤ−ＦＦ０、２と、第２ゲートＡＮＤ１の出力と第１ゲートＡＮＤ０の他方の入力の間に直列接続の第３と第４のＤ型フリップフロップＤ−ＦＦ１、３を含む。 （もっと読む）

【課題】プロセス、電圧、温度、補償回路、および連続的に遅延量を発生させる方法を提供する。
【解決手段】補償回路は２つの遅延線を含んでおり、各遅延線が遅延出力を供給する。２つの遅延線は、それぞれが多数の遅延エレメントを含み、その結果として１つ以上の電流枯渇型インバータを含む場合がある。遅延線の数は、２つの遅延線間で異なる場合がある。遅延出力は、２つの遅延出力に基づくオフセットパルスを決定した後、オフセットパルスの電圧を平均し、遅延量を決定する合成回路に供給される。遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 （もっと読む）

【課題】効率的に且つ低消費電力で目的の信号との位相を調整するのに好適な位相調整装置及び無線受信装置を提供する。
【解決手段】位相調整装置１００を、制御電圧によって遅延量を可変可能なインバーター回路ＩＶ１〜ＩＶＮをループ構成に接続してなる遅延段回路１０と、遅延段回路１０の遅延量を一定に保持する位相同期用回路２０と、遅延段回路１０の各接続部に入力端子が電気的に接続された接続切替回路ＳＷ１〜ＳＷＭを含む接続切替回路群３０と、切替制御回路４０とを含む構成とし、切替制御回路４０は、遅延段回路１０における１つおきに且つ周回して順に並ぶ各インバーター回路に対応する接続切替回路を１つずつ選択し、選択した接続切替回路が、遅延信号を後段の回路に供給するように、その他の接続切替回路が遅延信号を後段の回路に供給しないようにする切替制御信号を生成し、これを各接続切替回路に供給する。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【解決手段】望ましい周波数範囲にわたって、正確な非重複時間及びクロックフェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロックループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティサイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。 （もっと読む）

【課題】 複数のクロックを切り替え可能なクロック切替回路、集積回路装置及び電子機器を提供すること。
【解決手段】 クロック切替回路は、セレクト信号ＳＡに基づいて複数のクロックＣＫＡ１〜ＣＫＡｎのいずれかを選択し、選択されたクロックを選択クロックＳＱＡとして出力するセレクター１０と、マスク信号ＭＱＡに基づいて選択クロックＳＱＡをマスクし、マスク後の選択クロックＳＱＡを出力クロックＣＫＱＡとして出力するマスク回路２０と、マスク信号ＭＱＡとセレクト信号ＳＡを生成するマスク信号生成回路３０と、を含み、マスク信号生成回路３０は、マスク信号ＭＱＡをアクティブにした後にセレクト信号ＳＡの信号レベルを切り替え、セレクト信号ＳＡの信号レベルを切り替えた後の選択クロックＳＱＡの信号レベルの変化が検出されたことを条件に、マスク信号ＭＱＡを非アクティブにする。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】トランジスタのしきい値と電流量のみに依存するディレイ発生回路、ディレイ発生回路を使った定電流源を提供する。
【解決手段】制御電圧をゲート端子から入力し、基準電流を発生するＰＭＯＳトランジスタ（ＰＭＯＳＴｒ）１０４ａ、ＰＭＯＳＴｒ１０４のドレインにかかる電圧を保持するＰＭＯＳＴｒ１０５ｈ及びオペアンプ１０６、ＰＭＯＳＴｒ１０４ａに基準電流と同じ電流Ｉｓを供給するＰＭＯＳＴｒ１０５ａ、ＰＭＯＳＴｒ１０５ａに流れる電流の比例電流を各々が発生する複数のＰＭＯＳＴｒ１０５ｂ〜１０５ｇ、ＰＭＯＳＴｒ１０５ｂ〜１０５ｇとオープンドレイン接続されるＮＭＯＳＴｒ１０４ｂ〜１０４ｇを設け、ＮＭＯＳＴｒ１０４ｂ〜１０４ｇを多段に接続し、ＮＭＯＳＴｒ１０４ｂのゲート端子にはクロック信号を入力させ、２以上の偶数番目のＮトランジスタのドレインから遅延信号を出力させる。 （もっと読む）

【課題】論理回路におけるクロック分配のための遅延マッチング。
【解決手段】論理回路内部に分配された複数の信号間の伝播遅延差を補正するための技術。遅延マッチング回路は、フロップによって生成された内部のクロックからＱへの遅延を模倣する。遅延マッチング回路は、再分配されようとしている、クロック信号のような原初の信号の伝播経路内に置かれる。一般に、遅延マッチング回路は、特定の構成を有する伝播ゲート・マルチプレクサを含むことができる。遅延マッチング回路は、原初の信号の分割された版により経験されたクロックからＱへの遅延に実質的に等しい遅延を課する。このようにして、遅延マッチング回路は、原初の信号と分割された信号の立ち上がり端と立ち下がり端とが、実質的に一致することを確実にし、同期した動作を可能にする。これゆえ、遅延マッチング回路は、再分配された信号と分割された信号を同期させることができる。 （もっと読む）

【課題】レイアウトの大きさを増大させず、速やかに位相を固定させることができる遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法を提供すること。
【解決手段】遅延ライン部は、第１の遅延時間ｄ１を各々有する複数の第１の単位遅延セルを有し、クロック信号ｃｌｋを遅延する第１遅延ラインと、第２の遅延時間ｄ２を各々有する複数の第２の単位遅延セルを有し、第１遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第２遅延ラインと、第３の遅延時間ｄ３を各々有する複数の第３の単位遅延セルを有し、第２遅延ラインにおいて遅延固定動作が達成されない場合に、クロック信号ｃｌｋを遅延する第３遅延ラインとを備え、第１の遅延時間ｄ１が第２の遅延時間ｄ２より短く、第２の遅延時間ｄ２が第３の遅延時間ｄ３より短い。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。 （もっと読む）

【課題】遅延ロックループのための起動回路を提供する。
【解決手段】遅延ロックループにおける初期化回路は、電源投入または他のリセットの後、クロック端縁が適切な動作のために適切な順序で位相検出器によって受取られることを確実にし、遅延ロックループのリセット後、初期化回路は、遅延線における遅延を増加（または減少）させるように位相検出器をイネーブルするより先に基準クロックの少なくとも１つの端縁が受取られることを確実にし、フィードバッククロックの少なくとも１つの端縁が受取られた後、初期化回路は位相検出器をイネーブルして、遅延線における遅延を減少（または増加）させる。 （もっと読む）

【課題】良好な信号レベルのパルス信号を効率よく発生するのに好適なパルス発生装置を提供する。
【解決手段】パルス発生装置１００を、遅延回路１０と、バッファー回路２０と、パルス発生回路３０とを含んだ構成とし、遅延回路１０を、Ｍ（Ｍは３以上の整数）個のインバーターＩ１〜ＩＭを縦続接続した構成とし、バッファー回路２０を、遅延回路１０の各接続部から出力される遅延信号にそれぞれ対応するＭ個のバッファーＢ１〜ＢＭを含み、バッファーＢ１〜ＢＭによって遅延回路１０からの遅延信号をバッファリングする構成とし、パルス発生回路３０を、Ｎ（Ｎは１≦Ｎ＜Ｍの整数）個の単位パルス発生回路３１＿１〜３１＿Ｎを含んだ構成とし、各単位パルス発生回路において、バッファー回路２０を介して入力される複数の遅延信号に基づき、１つのパルス信号を構成する複数の単位パルス信号のうち２以上の単位パルス信号を発生するようにした。 （もっと読む）