【課題】ＤＬＬクロックが消失した場合に、位相検知における誤判定の結果を基に、遅延量が更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図る。
【解決手段】本発明のＤＬＬ回路は、入力されるクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路１３と、この遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路１２と、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路３１とを備える。そして、ＤＬＬクロック検知回路３１は、ＤＬＬクロックのクロッキング動作が検知されない場合に、遅延制御回路１３による遅延量の更新制御を停止させる。 （もっと読む）

【課題】レイアウト面積を増加させることなく、また定常的に流れる電流を増加させることなく、遅延量の異なる信号を生成する半導体装置を提供する。
【解決手段】与えられた電圧に応答して遅延時間を変化させる複数の遅延回路部（４ａ、４ｂ）を含むパルス発生部と、そのパルス発生部が出力したそれぞれのパルス信号に応答して異なる電圧を発生させる基準電圧発生回路部２とを設け、基準電圧発生回路部２が発生した電圧をパルス発生部の遅延回路部（４ａ、４ｂ）に与えて遅延量の異なる信号を生成するようにした。 （もっと読む）

【課題】出力信号の位相を微小に制御することを課題とする。
【解決手段】第１の遅延ラインでは、入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、ＤＬＬ回路では、第２の遅延ラインが、外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加え、第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較し、位相比較器によって比較される遅延信号を外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、第１の遅延ラインおよび第２の遅延ラインの複数の遅延器各々に入力する。 （もっと読む）

【課題】センシング遅延回路及びこれを用いた半導体メモリー装置を提供する。
【解決手段】テストモード信号に応答して開始信号を伝達する論理素子と、外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、を含むセンシング遅延回路とした。 （もっと読む）

【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路７と、受信信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測するエッジ検出回路２およびカウンタ３と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路４と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ５と、を備えることとした。 （もっと読む）

【課題】クロックの周波数が高周波の場合でも、遅延時間の変更時に、出力されるクロックにグリッチを発生させることがないクロックシフト用遅延ライン回路を提供する。
【解決手段】直列に接続されたインバータ−マルチプレクサ型の複数の遅延セルが、所定数の遅延セルを含む複数の遅延ブロックに分割され、折り返し場所の遅延セルを切り替えて、クロックを、折り返し場所の遅延セルに対応する時間遅延する遅延ライン部と、クロックの折り返し場所の遅延セルが、どの遅延ブロックに含まれているのかを検出する第１の検出部と、各々の遅延ブロックから出力される遅延信号およびクロックに応じて、クロックが、どの遅延ブロックまで伝搬しているのかを検出する第２の検出部と、第１および第２の検出部により検出された遅延ブロックが一致するか否かを検出する第３の検出部とを備えている。遅延ライン回路では、第３の検出部により一致が検出された場合に折り返し場所の遅延セルを切り替える。 （もっと読む）

【課題】位相ノイズ特性やジッタ特性に優れ、かつ、広い周波数範囲で動作する電圧制御発振器を提供する。
【解決手段】差動型遅延回路を複数縦続接続し、入力に対して位相が逆転するように最終段の出力を初段の入力に帰還させたリングオシレータと、このリングオシレータの電源となる電圧電流変換回路とを備えた電圧制御発振回路において、リングオシレータを構成する差動型遅延回路を差動信号の一方を入力し、反転させて出力する一対のバッファインバータと、差動出力の正転出力と反転出力とが位相が逆転した状態を保つように正転出力と反転出力との間に交差接続された２つのラッチインバータからなるラッチ回路とを設け、このバッファインバータとドレインを共有するラッチインバータとで、別々の電圧電流変換回路から電源を供給する。 （もっと読む）

【課題】遅延回路における製造ばらつきの影響を含む遅延時間の変動を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、遅延回路１１と、遅延判定部５と、プログラム部６とを具備する。遅延回路１１は、内部設定に基づいて、入力信号Ｃ１を遅延させてタイミング信号Ｓとして出力する。遅延判定部５は、タイミング信号Ｓを遅延させた複数の遅延信号Ｔ１〜Ｔ３に基づいて、複数の遅延信号Ｔ１、Ｔ２、Ｔ３の各々の遅延状態を判定する。プログラム部６は、遅延状態に基づいて、内部設定を変更する。 （もっと読む）

【課題】クロック信号に非同期な入力信号に対して、ハザードの発生と出力遅延を防止する簡単な回路の提供。
【解決手段】フリップフロップ回路ＦＦは、イネーブル信号ＥＮＡＴがハイレベルとなった後にクロック信号ＰＣＬＫＢがハイレベルからローレベルに遷移した場合に出力信号をローレベルとしてクロックドインバータ回路ＩＮＶ０に出力する。クロックドインバータ回路ＩＮＶ０は、クロック信号ＰＣＬＫＢがローレベルである場合にアクティブとされ、フリップフロップ回路ＦＦの出力信号を反転して保持回路ＬＡＴＣＨに出力する。保持回路ＬＡＴＣＨは、クロックドインバータ回路ＩＮＶ０の出力信号を保持して信号ＥＮＡＯＵＴとして出力する。 （もっと読む）

【課題】所望の単位遅延回路の１個分の遅延追加がなされた場合であっても不安定な単位遅延回路が連続しないようにすること。
【解決手段】本発明は、外部クロックと内部クロックとの位相差を比較する位相比較器１と、位相比較器１からの出力信号により遅延時間を制御するアップダウンカウンタ２と、外部クロックの遅延を制御して内部クロックとするため、アップダウンカウンタ２から出力される信号の複数ビットに対応した複数個の単位遅延回路（Delay-Cell）を備え、この複数個のDelay-Cellを直列に接続するにあたり、アップダウンカウンタ２からの出力における同一ビットの出力により制御されるDelay-Cellが隣り合わないよう接続されるデジタル遅延ライン３とを有する遅延同期ループ回路である。 （もっと読む）

【課題】再生クロックのジッタを低減する。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドＶＣＯ３と、フィードバック入力端子にゲーテッドＶＣＯ３の出力クロックが入力され、ゲーテッドＶＣＯ３の出力クロックと同じ周波数の再生クロックを生成するＶＣＯ４と、入力データを遅延させる遅延回路５と、遅延回路５を通過した入力データのデータ識別を再生クロックに基づいて行うフリップフロップ１とを備える。 （もっと読む）

【課題】 電源電圧に依存せず、入力信号と出力信号との位相を一致させる遅延回路を提供する。
【解決手段】 入力信号Ａがハイである時のみ、一端に電源電圧を印加される容量１８と、入力信号Ａがローに変化する時のみ、容量１８の一端に接続し、容量１８の一端の電圧を電源電圧から徐々に電圧降下させる定電流回路１７と、入力信号Ａがローに変化した時から所定の遅延時間が経過することにより、電圧降下した分の電圧が閾値電圧の絶対値以上になると、オンし、出力信号Ｅがローに変化するよう動作するＰＭＯＳトランジスタ１４と、を備える。 （もっと読む）

【課題】不感帯が少なく高速安定動作が可能なフリップフロップ回路を提供すること。
【解決手段】本発明は、データ信号Ｄと、立ち上がり遅延クロック信号ＣＫｄとを入力し、データ信号Ｄの立ち下がりと立ち上がり遅延クロック信号ＣＫｄの立ち下がりとによって内部ノードＮＣの信号を立ち上げる第１のラッチ回路Ｌ１と、内部ノードＮＣの信号とクロック信号ＣＫとを入力し、内部ノードＮＣの信号が立ち上がっている状態でクロック信号ＣＫが立ち下がるタイミングにより内部ノードＸの信号を立ち下げる第２のラッチ回路Ｌ２と、内部ノードＸの信号とクロック信号ＣＫとを入力し、クロック信号ＣＫが立ち上がっている状態でのデータ信号Ｄを保持する出力信号を生成するための第３のラッチ回路Ｌ３と、内部ノードＮＣの信号を立ち上がり遅延クロック信号ＣＫｄによってプルダウンさせるプルダウン回路ＰＤとを備えるフリップフロップ回路である。 （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

【課題】消費電力と劣化を低減する。
【解決手段】集積回路にクロック信号を分配する装置１００、方法が提供される。低速モード動作において、周期ごと、少なくとも、異なる第１、第２オン時間を有する第１、第２オンパルスを含み、第１、第２オン時間の合計が、各周期のオフ時間の合計と略等しい第１クロック信号２００が生成される。分配クロック信号２０４それぞれを生成する複数の最終段のバッファ回路１７が終点である分配ツリー１６を介して第１クロック信号２００が分配される。分配クロック信号２０４それぞれから、集積回路の少なくとも一部に供給すべき対応する第２クロック信号２０２が生成される。 （もっと読む）

【課題】比較的小さな面積で簡便にモニタリングを行うことが可能なモニタ回路を提供する。
【解決手段】機能ブロックに供給するリソースを制御する制御回路と、電流源に接続され、電流源から供給される電流に応答して電荷を蓄積するキャパシタと、制御信号に応答して、キャパシタに、電流源から出力される電流の供給を開始するスイッチと、制御信号に応答してカウント動作を開始するカウンタと、キャパシタから供給される電圧に応答してカウント動作を停止させるカウンタ制御回路とを具備するモニタ回路を構成する。 （もっと読む）

【課題】消費電流やチップサイズの増大を抑えながら、電源電圧にほとんど依存しない遅延時間を発生し、遅延時間を長くすることが容易な遅延回路を提供する。
【解決手段】遅延回路は、第１の電源電位とノードＡとの間に複数のトランジスタと直列に接続されたトランジスタＰ１、及び、ノードＡと第２の電源電位との間に複数のトランジスタと直列に接続されたトランジスタＮ１を含み、トランジスタＰ１のゲート及びトランジスタＮ１のゲートに入力信号が印加される電流制限制御回路と、第１の電源電位とノードＢとの間に直列に接続されたトランジスタＰ２及びＰ３、及び、ノードＢと第２の電源電位との間に直列に接続されたトランジスタＮ２及びＮ３を含み、トランジスタＰ２及びＮ２のゲートに入力信号が印加され、トランジスタＰ３及びＮ３のゲートにノードＡから信号が印加されるクロックドインバータとを具備する。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

【課題】ＰＬＬの位相雑音を低減すること。
【解決手段】電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器に、電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、位相比較器で検出した位相差に応じて遅延制御部が出力信号に与える遅延時間を制御する遅延時間制御手段とを有する。 （もっと読む）

【課題】より向上したデューティー比特性を有するクロックを生成し、半導体集積回路の動作をより安定的に支援するＤＬＬ回路およびその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段；前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループ；前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段；および前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段；を含むことを特徴とする。 （もっと読む）