【課題】ＰＶＴ変動による遅延制御回路の遅延量変動を正しく補正する。
【解決手段】互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。選択信号ＳＥＬは、基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路１３０に供給され、その遅延量は選択信号ＳＥＬによって調整される。これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。 （もっと読む）

【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。 （もっと読む）

【課題】製品ごとのトランジスタの閾値電圧のばらつきに基づく遅延量の変動を抑制することが可能な遅延回路を提供する。
【解決手段】容量素子Ｍ５〜Ｍ８は、インバータバッファ１１〜１４のそれぞれの出力端子と接続されている。Ｖｔ依存電圧発生部２は、自己の有するＭＯＳトランジスタの閾値電圧Ｖｔｎに応じた電圧を、容量素子Ｍ５〜Ｍ８が有するＭＯＳトランジスタの基板に印加する。 （もっと読む）

【課題】クロックのパルス幅が狭い場合、及び広い場合において、合成回路の誤動作を回避し、動作周波数の高速化に対応可能とするＤＬＬの提供。
【解決手段】外部クロック（ＣＫ）の第１遷移（Ｒｉｓｅ）に対応して互いに異なる遅延時間の信号を出力し、ＣＫの第２の遷移（Ｆａｌｌ）に対応して互いに異なる遅延時間の信号を出力する第１の可変遅延回路２０と、第１の可変遅延回路からの信号をそれぞれ受ける第２の可変遅延回路１０Ｒ、１０Ｆからの出力信号を合成して出力する第１の合成回路３０とを備え、第２の可変遅延回路は第１の可変遅延回路からの信号からワンショットパルスを生成するワンショットパルス生成回路と、リセット端子を備えるラッチ回路と、ラッチ回路のセット出力の遷移エッジを受け、所定の比率で合成した信号を出力する第２の合成回路と、を備え、第２の合成回路の出力がラッチ回路のリセット端子に入力される。 （もっと読む）

【課題】低電力、小面積で実現するデューティ可変回路を提供する。
【解決手段】それぞれ一対の相補型のトランジスタを有する第１のCMOSインバータ回路と、第２のCMOSインバータ回路と、前記第１のCMOSインバータ回路と第２のCMOSインバータ回路の間に直列接続され、ゲートがグランドに接続されたPMOSトランジスタと、前記第２のCMOSインバータ回路に接続された第３のインバータ回路と、前記第２のCMOSインバータ回路への電源及びグランドの供給がそれぞれ制御できる第１及び第２のスイッチを有する。前記第３のインバータ回路の出力信号を用いて前記第１、第２のスイッチの開閉を切り替えることによって、前記第２のCMOSインバータ回路の入力信号の論理が遷移する際の前記第２のCMOSインバータ回路の貫通電流を低減する。 （もっと読む）

【課題】高精度な同期特性を有するＤＬＬ回路を提供する。
【解決手段】第１クロック信号ＣＬＫ１が入力され、第１クロック信号ＣＬＫ１を遅延した第２クロック信号ＣＬＫ２を出力するとともに、制御信号Ｖｃにより遅延時間が可変される可変遅延回路１１と、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２が入力され、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２との位相を比較して、その位相差ΔΦに応じた信号を出力する位相検出回路１２と、位相検出回路１２の出力Ｖ１を積分する積分回路１３と、積分回路１３の出力Ｖ２を予め定めた基準値Ｖｒｅｆと比較し、比較結果を出力する比較回路１４と、比較回路１４の出力Ｖ３を平均化し、高周波成分を除去した信号を、制御信号Ｖｃとして可変遅延回路１１に出力するローパスフィルタ１５と、を具備する。 （もっと読む）

【解決手段】局部発振器は、ＶＣＯの出力に結合されたプログラム可能な周波数分周器を備える。周波数分周器は、３で周波数分周するためにセットされることができる。除数に関係なく、周波数分周器は、９０度で位相が互いに異なる直交位相信号（Ｉ、Ｑ）を出力する。３で分周するために、周波数分周器は、三分周周波数分周器を備える。三分周周波数分周器は、三分周回路、遅延回路、及びフィードバック回路を備える。三分周回路は、ＶＣＯから信号を周波数分周し、それから、１２０度で位相が互いに異なる三つの信号Ｃ、Ａ´、及びＢを生成する。遅延回路は、信号Ａ´の遅延バージョンＡを生成するために、信号Ａ´を遅延する。フィードバック回路は、遅延バージョンＡ（Ｉ）が、信号Ｃ（Ｑ）に関して９０度位相がずれるように遅延回路を制御する。 （もっと読む）

【課題】
ＵＳＢ２．０規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつＬＳＩ化に適した回路を提供する。
【解決手段】
周期Ｔ１のクロックをＮ分割したＴ２単位でずらしたＮ相のクロックを出力する手段６、シリアル転送された信号をＴ２毎にサンプリングしてＴ１毎にＮビットパラレルデータに変換する手段４、その出力データをデジタル処理してＮビットパラレルデータに変換する手段で、またデータ変化点を示すＮビットパラレルデータに変換する手段８、変化点を示すデータを位相情報入力として前記デジタル処理されたデータのデータ変化点の略中間位置を示すデータを出力する手段１０、その出力データが示したビット位置に対応する前記デジタル処理されたデータを復元データとする手段１２を備える。前記デジタル処理は、移動平均処理、デューティずれ補正処理とすることができる。 （もっと読む）

【課題】広い周波数帯域で動作するＤＬＬ回路を提供する。
【解決手段】入力クロック信号ＣＬＫの周波数を検出する周波数検出回路１２が設けられ、当該検出結果に応じたデータはレジスタ１３に格納される。レジスタ１３は当該検出結果に応じたモード切替信号ＭＯＤＥをＶＣＤＬ回路１１に出力する。入力クロック信号ＣＬＫの周波数が所定値より小さい場合は、各遅延素子の遅延量が大きくなり、入力クロック信号ＣＬＫの周波数が所定値以上の場合は、各遅延素子の遅延量が小さくなるように構成されている。具体的には、ＶＣＤＬ回路１１において、各遅延素子の出力端子にスイッチと容量素子を付加し、モード切替信号ＭＯＤＥに応じてスイッチをオン・オフさせることで、容量素子を各遅延素子の出力端子に接続するか否かを切り替えるという構成が採用されている。 （もっと読む）

【課題】入力信号とトリガ信号の間に遅延時間が存在するというフリップフロップ自身の特性に起因した検出誤差を改善するＴＤＣ回路を提供する。
【解決手段】各フリップフロップ１０５−１、…は、ＣＬＫ_REF、Ｂ₂からＤｅｌａｙ₁だけ遅延したタイミングをトリガにして入力信号Ａ₀、Ａ₁、Ａ₂をそれぞれ保持し、データ系列［Ｃ₀：Ｃ₃］として“１１１０”を得る。例えば、［Ｃ₀：Ｃ₁］が“１１”の場合は遅延量の符号をマイナスとし、［Ｃ₂：Ｃ₃］を左から１から０に変化する点をカウントすることでデコードされる。よって、この例では、“−１”とデコードされ、Ｄｅｌａｙ＝−Ｄを検出する。 （もっと読む）

【課題】回路規模を大型化することなく、大きな遅延時間を得る。
【解決手段】遅延対象の矩形波の入力信号Ｖinを台形波発生回路１０により台形波信号Ｖcに変換し、その台形波信号の中間電圧よりも高く設定された第１のスレッショルド電圧Ｔｈ1を有するインバータ２１と、中間電圧よりも低く設定された第２のスレッショルド電圧Ｔh2を有するインバータ２２とで、台形波信号Ｖcと第１及び第２のスレッショルド電圧を比較し、インバータ２１とインバータ２2の出力でバッファ回路２３を駆動し、台形波信号Ｖcに同期して反転し、かつ遅延した矩形波の出力信号Ｖoutを生成する。 （もっと読む）

【課題】入力信号の周波数に依存せずに入力信号に対して所定の位相差を有する出力信号を生成する。
【解決手段】ＶＤＤから定電流を供給する定電流回路２０１ａと、入力電流に対してｎ倍の出力電流を流すカレントミラー回路２０４ａ、２０５ａと、矩形波の入力信号１Ａａの論理レベルによって定電流回路に流れる電流をカレントミラー回路に流すか、出力端子1Ｂａに流すか切り替えるスイッチ回路２０２ａ、２０３ａとを備えた波形生成回路１０２ａにより、立ち上がり勾配１に対してｎ倍の立ち下がり勾配波形を有する三角波を生成する。これと反転信号１Ａｂを入力した波形生成回路１０２ｂにより生成した三角波の電圧をコンパレータ１０３で比較し出力信号を生成する。入力信号のデューティー比が５０％である場合には、１／（２＋２ｎ）周期遅延した出力信号が得られる。 （もっと読む）

【課題】より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及びオーバーサンプリング回路を提供する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。 （もっと読む）

【課題】ＰＬＬ回路におけるジッタを低減しながら、ワイドレンジで安定した動作を行う。
【解決手段】ＰＬＬ回路のオシレータを構成する遅延バッファ７のインバータ１３，１４は、電流制限用トランジスタであるトランジスタ８を介して電源電流が供給されている。トランジスタ８は、バイアス電流である入力信号ｉｎ１に応じてインバータ１３，１４に供給する電流制限する。このトランジスタ８を設けたことにより、発振周波数の低い帯域における該インバータ１３，１４に流れるリーク電流を防止することができる。 （もっと読む）

【課題】出力信号のジッターを低減可能としたデジタルＤＬＬ回路を提供する。
【解決手段】クロック信号ＣＬＫを１周期遅延させるための固定遅延素子の段数を選択する位相判定部１と、位相判定部１で選択した固定遅延素子の段数に基づいて、入力信号ＩＮを任意の位相量だけ遅延させて出力する固定遅延素子の段数を選択する位相調整部２１とを備えたデジタルＤＬＬ回路において、位相調整部２１は、選択信号に基づいて、複数段の固定遅延素子と、該固定遅延素子の１段当たりの遅延時間を１／２^ｎ刻みで調整する可変遅延部とで生成する遅延時間で、入力信号ＩＮを任意の位相量遅延させた出力信号ＯＵＴを生成する。 （もっと読む）

【課題】電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。
【解決手段】本発明のクロック信号生成装置において、クロック信号遅延算出部は、クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有して、Ｎ相のクロック信号の遅延量を算出し、クロック信号遅延制御部は、遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、算出されたＮ相のクロック信号の遅延量とに基づいて、可変遅延回路における遅延量を可変するよう構成されている。 （もっと読む）

【課題】プロセスバラツキや、プロセス変更によりN型トランジスタ及びP型トランジスタ双方の特性が設計段階に対してずれても、デューティ比を所望の数値に補正するデューティ補正回路を提供する。
【解決手段】本発明のデューティ補正回路は、第1電源及び第1出力間に設けられ、第1信号をゲートに受ける第1チャネル型第1MOSトランジスタ（以下Tr）と、第2の電源及び第1出力間に設けられ、第1信号をゲートに受ける第2チャネル型第2MOSTrと、第1電源及び第1出力間に第1MOSTrと直列に設けられた第1チャネル型第3MOSTrと、第1電源及び第2の出力間に設けられ、第1出力線がゲートに接続された第1チャネル型第4MOSTrと、第2電源及び第2出力間に設けられ、第1出力線がゲートに接続された第2チャネル型第5MOSTrと、第1電源及び第2出力間で第4MOSTrと直列に設けられた第1チャネル型第6MOSTrと、第3及び第6MOSTrのゲートに其々バイアス電圧を印加するバイアス回路を備える。 （もっと読む）

【課題】本発明は、より安定しているデューティサイクル補正動作を具現するデューティサイクル補正回路及び方法を提供する。
【解決手段】本発明は、デューティ比感知信号に応じて、複数ビットのプルアップ制御信号及び複数ビットのプルダウン制御信号の論理値を交互に変化させるデューティ比制御手段と、複数ビットのプルアップ制御信号及び複数ビットのプルダウン制御信号に応じて、第１のドライバ及び第２のドライバの駆動力を調節して、補正クロックを出力するデューティ比補正手段と、補正クロックのデューティ比を感知して、デューティ比感知信号を生成するデューティ比感知手段とを含むことを特徴とする。 （もっと読む）

【課題】高速なクロックを必要とせずに、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置を提供する。
【解決手段】複数段の第１遅延素子を有し、これら第１遅延素子に印加される制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、直列に接続された複数段の第２遅延素子を有する遅延回路と、複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、を備え、第１遅延素子と第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、第２遅延素子の遅延量は制御電圧に応じて調整される。 （もっと読む）

【課題】補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路を提供する。
【解決手段】位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。遅延制御回路２２は、位差の信号を基に、基準クロック信号の位相を調整する制御信号を出力する。そして、遅延制御回路２２から出力される制御信号を基に、マルチプレクサ１２、１３は、粗調整遅延回路１０からインバータ２段分の遅延差を有する信号を選択して出力し、第１の微調整遅延回路１４は、マルチプレクサから入力した２段分の遅延差の信号を基に、インバータ１段分の遅延差を有する信号を出力する。第２の微調整遅延回路１５は、この１段分の遅延差を有する信号に基づいてクロック信号の位相を調整する。 （もっと読む）