【課題】入力信号を遅延させ出力する遅延回路において、動作時の消費電流低減をはかる。
【解決手段】遅延回路１００の端子２０２に、Ｐチャネル型ＭＯＳトランジスタ１０５を介して容量素子１０７を接続する。ＮＡＮＤ回路１０４は、入力端子が、遅延回路１００の入力端子２０１とインバータ１０３へ接続され、出力端子がＰチャネル型ＭＯＳトランジスタ１０５のゲート端子へ接続される。インバータ１０３は、入力端子が遅延回路１００の出力端子へ接続される。Ｐチャネル型ＭＯＳトランジスタ１０５は、遅延回路１００の出力信号がＬレベルからＨレベルに遷移することに応答して、端子２０２と容量素子１０７を電気的に非接続とする。 （もっと読む）

【課題】遅延時間が電源電圧に依存せず、入力信号がローからハイになる時とハイからローになる時との遅延時間が等しい遅延回路を提供する。
【解決手段】容量１７の電圧（内部電圧Ｖａ）が接地電圧ＶＳＳから定電流インバータ１９の反転閾値電圧（ＮＭＯＳ１６の閾値電圧Ｖｔｎ）よりも高い電圧になるまでの時間が遅延時間になるので、遅延時間は接地電圧ＶＳＳを基準にして決まる。また、内部遅延回路２０でも同様である。入力信号Ｖｉｎがハイになると、遅延回路は内部遅延回路１０による遅延時間を使用し、入力信号Ｖｉｎがローになると、遅延回路は内部遅延回路２０による遅延時間を使用し、これらの内部遅延回路１０及び内部遅延回路２０は同一である。 （もっと読む）

【課題】簡単な構成で様々な遅延値を有する遅延回路を設計する技術及び遅延回路の電力消費量を減らす技術を提供すること。
【解決手段】直列に接続される複数の第１の遅延部２１０〜２３０と、複数の第１の遅延部２１０〜２３０の各々の出力端Ａ〜Ｃに備えられ、対応する第１の遅延部２１０〜２３０の出力信号Ａ〜Ｃまたは外部入力信号ＩＮを選択して出力する複数の第１の選択部２５０〜２７０と、最後段の第１の選択部２７０の出力信号を受信し、遅延設定情報ＳＥＬに応じて設定される遅延値の分だけ、受信した信号を遅延して出力する第２の遅延部２４０とを備える。 （もっと読む）

【課題】広帯域の周波数範囲におけるどの周波数の基準クロックを受けてもロックする時間を短くできるクロック生成回路を簡易な回路構成で実現。
【解決手段】基準クロックを第１の個数の電圧制御遅延素子１２−1〜１２−Ｎで遅延させて第１の遅延クロックを生成し、第２の個数の電圧制御遅延素子１２−1〜１２−Ｋで遅延させて第２の遅延クロックを生成する遅延部１１と、前記基準クロックの位相と前記第１の遅延クロックの位相とを比較する位相比較部２１と、遅延制御電流を出力するチャージポンプ２２と、遅延制御部２３と、前記基準クロックの位相と前記第２の遅延クロックの位相とを比較し、前記基準クロックと前記第１の遅延クロックとの位相差を判定する判定部１３ａと、前記位相差が閾値より大きい場合、前記遅延制御電流が第１の値になり、前記閾値以下の場合、前記第１の値より小さい第２の値になるように制御するチャージ制御部１３ｂとを備える。 （もっと読む）

【課題】ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。
【解決手段】位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。 （もっと読む）

【課題】偶数段パルス遅延装置において、リングディレイライン内でのパルスの周回動作の停止を自動で検出して、再起動等の処理を適正に実行できるようにする。
【解決手段】偶数段パルス遅延装置は、ＮＡＮＤ１、ＩＮＶ（インバータ）２〜３１及びＮＡＮＤ３２からなる偶数個の反転回路がリング状に連結され、ＮＡＮＤ３２の制御用端子にインバータＩＮＶ１８の出力が接続されたリングディレイライン１０を備える。リングディレイライン１０は、ＮＡＮＤ１の起動用端子にスタートパルスＰＡを入力すると起動し、パルスを周回させるが、外乱ノイズ等によって周回動作が停止することがある。そこで、ＩＮＶ３１の出力を監視し、その出力が、リングディレイライン１０内でパルスが一周するのに要する時間以上変化しないときに、リングディレイライン１０の動作が停止したと判断して、リングディレイライン１０を再起動する動作判定部２０を設ける。 （もっと読む）

局部発振器（ＬＯ）モジュールは、局部発振器と、フィードバック回路と、を備える。局部発振器は、電源電圧でバイアスがかけられ、デューティサイクルを有する局部発振器信号を生成する。フィードバック回路は、局部発振器信号の電圧レベルを表す第１の電圧信号と、局部発振器信号に関する希望されるデューティサイクルに対応する電源電圧の部分の電圧レベルを表す第２の電圧信号との間の差に応答して局部発振器信号のデューティサイクルの絶対的調整を行う。
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【課題】電源電圧、温度変動、製造プロセスによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力する。
【解決手段】クロック生成回路は、外部クロックに対して、第１の遅延素子１０１により遅延させた第１のクロックを出力する第１の生成部１３０及び第２の遅延素子１０２により遅延させた第２のクロックを出力する第２の生成部１４０と、第１の遅延素子及び第２の遅延素子の遅延量に対して、それぞれ相関がある遅延量を有する複数の第３の遅延素子１２７を用いて、複数の第３の遅延素子１２７の遅延量の合計が外部クロックの周期に依存した目標値になるように、第３の遅延素子を制御し、制御用の信号を用いて、第１の遅延素子１０１の遅延量、第２の遅延素子１０２の遅延量、及び第３の遅延素子１２７の遅延量を制御する制御部１２０とを備える。 （もっと読む）

【課題】 本発明の目的は、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することを目的とする。
【解決手段】 タイム/デジタルコンバーターが開示される。本タイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて第２信号を段階的に遅延させ、遅延された第２信号と第１信号とを比較して第１信号に対する第２信号の位相エラーを出力するコンバーターと、第１信号及び複数の遅延素子のノードのうち一つのノードから第３信号を受信し、第１信号及び第３信号に対する位相差を出力する位相周波数検出器と、位相周波数検出器の出力信号と第２信号を用いて、第１信号に対する第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。これにより、本タイム/デジタルコンバーターは入力される２つの信号間の位相差だけでなく周波数の差まで検出することができる。 （もっと読む）

【課題】ＤＬＬ回路においてロックはずれが発生しても、短時間で確実に正常ロック状態に復帰させる。
【解決手段】遅延回路１３の遅延時間が１周期より小さくなると、遅延検出回路１５から最小遅延時間検出信号Ｋ２が出力される。さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。これにより、リセット期間保持カウンタ１７がカウンタ動作を開始し、所定の期間、リセット信号をＬレベルにして制御電圧ＣＮＴＬを電源電圧にショートし、かつ位相周波数比較器１１をリセットする。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】パルス発生部４２は、所定の周波数のクロックＣＬＫを受け、そのポジティブエッジと同期して遷移するパルス信号ＰＷＭ１を発生する。インバータ４４は、クロックＣＬＫを反転する。フリップフロップ４６は、インバータ４４からの反転クロックＣＬＫ＃のポジティブエッジのタイミングで、パルス信号ＰＷＭ１を取り込む。論理ゲート４８は、パルス信号ＰＷＭ１とフリップフロップ４６の出力ＰＷＭ２を多重化する。セレクタ５０は、論理ゲート４８の出力と、パルス信号ＰＷＭ１のいずれかを選択する。 （もっと読む）

【課題】 本発明は、所定の遅延時間を設定可能な可変遅延回路を提供することを目的とする。
【解決手段】 可変遅延回路は、第１遅延回路６、第２遅延回路７、検出回路８、および選択回路９を備えている。第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。第２遅延回路７は、第１遅延段６ａと同一の複数の第２遅延段７ａを縦続接続して構成されており、第１タイミング信号を初段で受けている。検出回路８は、第２タイミング信号を受け、各第２遅延段７ａから出力される遅延タイミング信号のうち、第２タイミング信号の遷移エッジに隣接する遷移エッジを有する遅延タイミング信号を求める。選択回路９は、検出回路８が求めた遅延タイミング信号を出力する第２遅延段に対応する第１遅延段から出力される遅延信号を選択する。 （もっと読む）

【課題】周期の小さいジッタに対する低減効果を向上する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１４を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１４における遅延量を制御する。位相補正回路２１は、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏを入力とし、ＤＬＬ回路がロック状態に入った後に、入力クロック信号ＣＬＫｉおよび出力クロック信号ＣＬＫｏの位相がずれた場合に、出力クロック信号ＣＬＫｏの位相に基づいて入力クロック信号ＣＬＫｉの位相に補正を加え、電圧制御遅延回路１４に出力する。 （もっと読む）

【課題】本発明は、短いロッキングタイムを有する多相ＤＬＬ回路及びその制御方法を提供する。
【解決手段】本発明のＤＬＬ回路は、 基準クロックを遅延させてＤＬＬクロックを生成するが、制御電圧のレベルに応じて遅延量を調整する遅延手段；制御電圧の初期レベルを制御し、検出イネーブル信号を生成する初期動作制御手段；及び、検出イネーブル信号に応じて前記基準クロック及びＤＬＬクロックの位相を比較して、制御電圧を生成する遅延制御手段を含むことを特徴とする。 （もっと読む）

【課題】デューティ補正回路のロッキングタイムを減らし、正確なデューティの補正が可能となり、多様な周波数のクロックについてデューティ補正を可能にするデューティ補正回路を提供すること。
【解決手段】本発明に係るデューティ補正回路は、デューティ調節コードＣ＜１：５＞に応答して入力クロックＣＬＫ、ＣＬＫＢのデューティを調節した出力クロックＣＬＫ＿ＯＵＴ、ＣＬＫＢ＿ＯＵＴを生成するデューティ調節部１１０と、前記出力クロックのハイパルス幅とローパルス幅の差異を測定してその差異値Ｓ＜１：４＞を出力するデューティ感知部１２０と、前記差異値を累積して前記デューティ調節コードを生成する累積部１３０とを備える。 （もっと読む）

【課題】主電源とバックアップ電源とを切り換える切換回路を内蔵しないリアルタイムクロック用の半導体集積回路において、バックアップモードにおける消費電力を低減する。
【解決手段】この半導体集積回路は、外部の主電源による第１の電源電圧又は外部のバックアップ電源による第２の電源電圧が選択的に供給されて動作する半導体集積回路であって、第１又は第２の電源電圧に基づいて第３の電源電圧を生成する定電圧回路と、第３の電源電圧が供給されて原振クロック信号を生成する発振回路と、原振クロック信号を分周し、分周されたクロック信号に基づいて計時情報を管理するロジック回路と、第１の電源電圧が供給されているか否かを表す信号に従って、第１の電源電圧が供給されていないときに、定電圧回路から出力される第３の電源電圧の値又は定電圧回路の動作期間を減少させる制御回路とを具備する。 （もっと読む）

【課題】ＰＬＬを集積回路に搭載したことによって発生する、そのＰＬＬのジッタ特性の変動を確認する。
【解決手段】テスト回路は、ＰＬＬ１から出力されるクロックｃｋのエッジに生じるジッタをテストする回路であって、帰還信号ｆｂを入力し、制御信号により可変される遅延時間に対応して、前記帰還信号ｆｂを遅延して遅延信号ｄｌを出力する可変遅延回路２０と、前記クロックｃｋに同期して前記遅延信号ｄｌを取り込み、所定のタイミングで前記帰還信号ｆｂに対応する出力信号を出力するＦＦ１１と、前記出力信号ｑｔを毎サイクルで期待値信号ｑｔｅと照合する期待値照合回路３０とを有している。 （もっと読む）

【課題】多数段の遅延ステップで遅延時間を選択可能としながら、遅延ステップの直線性を確保し得る遅延クロック発生装置を提供する。
【解決手段】複数種類の遅延クロック信号を発生させる遅延クロック発生装置において、平行して配置された複数列の遅延素子列１６ａ〜１６ｄと、遅延素子列を構成する各遅延素子に設けられ、クロック信号ＣＬＫを往復方向に転送する往路側及び復路側転送線と、各遅延素子にそれぞれ設けられ、前後に連なる遅延素子の往路側転送線同士と復路側転送線同士を接続する第一の転送経路と、各遅延素子の往路側転送線と復路側転送線とを接続する第二の転送経路を選択する選択回路と、入力コードｉｃｏｄｅに基づいて遅延素子列のいずれか一つの遅延素子でのみ選択回路で第二の転送経路を選択させるデコーダー１２，１３，１４を備えた。 （もっと読む）

【課題】遅延値が、電源電圧、抵抗値及び容量値のバラツキの影響を受けない遅延回路を提供する。
【解決手段】遅延回路１０は、参照電圧Ｖ_ＤＤ／２を定電流Ｉｃｋに変換する抵抗を有する定電流源１５と、定電流Ｉｃｋが流される負荷容量Ｃｌとを備える遅延回路において、上記抵抗がスイッチトキャパシタ等価抵抗Ｒｅｑである。上記構成によれば、定電流源１５は、スイッチトキャパシタ等価抵抗Ｒｅｑにより、電源電圧Ｖ_ＤＤに基づき生成されて定電流源１５に入力される参照電圧Ｖ_ＤＤ／２を定電流Ｉｃｋに変換し、負荷容量Ｃｌに出力する。これにより、遅延回路１０の遅延値は、電源電圧Ｖ_ＤＤ、遅延回路１０が有する抵抗の抵抗値、及び遅延回路１０が有する容量の容量値のバラツキの影響を受けない遅延回路を提供することが可能となる。 （もっと読む）

【課題】ＰＶＴ変動による遅延制御回路の遅延量変動を正しく補正する。
【解決手段】互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。選択信号ＳＥＬは、基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路１３０に供給され、その遅延量は選択信号ＳＥＬによって調整される。これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。 （もっと読む）