位相混合回路及びそれを備える遅延固定ループ回路
【課題】ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。
【解決手段】位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。
【解決手段】位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相混合回路及びそれを備える遅延固定ループ回路に関する。詳細には、ＰＶＴ変動性を反映して動作する位相混合回路及びそれを備える遅延固定ループ回路に関する。
【背景技術】
【０００２】
図１は、従来の位相混合回路１００の構成図である。
【０００３】
同図に示すように、位相混合回路１００は、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の各々が入力される第１駆動手段１０１〜１０３及び第２駆動手段１０４〜１０６から構成され、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の位相を混合して位相混合信号ＭＩＸ＿ＯＵＴを出力する。
【０００４】
位相混合回路１００は、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答して駆動力が相違し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動することにより、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の位相を混合する。第１駆動手段及び第２駆動手段１０１〜１０６はインバータであり得、第１駆動手段及び第２駆動手段１０１〜１０６は、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答してオン／オフされる。位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答してターンオンされた駆動手段の個数が多いほど第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２は強く駆動される。位相混合信号ＭＩＸ＿ＯＵＴの位相は、第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２の中、より強く駆動される入力信号の位相に近くなる。例えば、第１入力信号ＩＮ＿１が第２入力信号ＩＮ＿２よりも強く駆動すると、位相混合信号ＭＩＸ＿ＯＵＴと第１入力信号ＩＮ＿１との間の位相差が、位相混合信号ＭＩＸ＿ＯＵＴと第２入力信号ＩＮ＿２との間の位相差よりも小さくなる。
【０００５】
一方、第１駆動手段及び第２駆動手段１０１〜１０６は、第１入力信号及び第２入力信号ＩＮ＿１〜ＩＮ＿２を反転させて出力するため、位相混合信号ＭＩＸ＿ＯＵＴは、インバータ（図示せず）に入力される必要がある。そして、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞が入力される第２駆動手段１０４〜１０６のバブル（丸印）は、反転を意味する。
【０００６】
位相混合回路１００は、遅延固定ループ回路、デューティ比補正回路（ｄｕｔｙ ｃｙｃｌｅ ｃｏｒｒｅｃｔｉｏｎ）、クロック（クロック信号）及びデータ復元回路（ｃｌｏｃｋ ｄａｔａ ｒｅｃｏｖｅｒｙ）などで、信号間のスキュー（ｓｋｅｗ）を除去するために利用される。以下、図２において図１の位相混合回路１００を備える遅延固定ループ回路を説明する。
【０００７】
図２は、図１の位相混合回路１００を備える従来の遅延固定ループ回路である。
【０００８】
同図に示すように、従来の遅延固定ループ回路は、位相比較部２０１、遅延部２０３、及びレプリカモデル部２０５で構成される。
【０００９】
位相比較部２０１は、外部クロックＥＸＴ＿ＣＬＫと、レプリカモデル部２０５から出力されるフィードバッククロックＦＢ＿ＣＬＫとの位相を比較し、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差に対する情報を含む比較信号ＣＭＰを出力する。レプリカモデル部２０５は、半導体装置内のクロック遅延成分がモデリングされており、内部クロックＣＬＫ＿ＯＵＴが入力されてフィードバッククロックＦＢ＿ＣＬＫを出力する。遅延部２０３は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差を減少させるために、比較信号ＣＭＰに応答し、外部クロックＥＸＴ＿ＣＬＫを遅延させて内部クロックＣＬＫ＿ＯＵＴを出力する。外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差をこれ以上減少させ得ない場合、遅延固定、すなわちロック（ｌｏｃｋｉｎｇ）される。
【００１０】
遅延部２０３は、多数の遅延ユニット（図示せず）及び図１に示す位相混合回路１００を備える。前記多数の遅延ユニットは、入力信号を単位遅延値ＵＮＩＴ＿ＤＤ（図３参照）だけ遅延させて出力する。遅延部２０３は、前記多数の遅延ユニットを用いて外部クロックＥＸＴ＿ＣＬＫを遅延させることにより、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２を出力する。第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１と第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２との間には単位遅延値ＵＮＩＴ＿ＤＤだけの位相差が存在する。
【００１１】
位相混合回路１００は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合して、１又は複数の単位位相値ＰＨ＿ＶＡＬＵＥの分だけ位相が可変される内部クロックＣＬＫ＿ＯＵＴを出力する。つまり、位相は、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけ可変される。単位位相値ＰＨ＿ＶＡＬＵＥは、単位遅延値ＵＮＩＴ＿ＤＤよりは小さな値であり、位相混合回路１００は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの間の位相差を細かく調整できる。
【００１２】
図３は、図２の遅延部２０３の遅延動作を説明するための図面である。
【００１３】
同図に示すように、前記多数の遅延ユニットの各々は、外部クロックＥＸＴ＿ＣＬＫを遅延させて単位遅延値ＵＮＩＴ＿ＤＤだけ差のある第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を出力する。そして、位相混合回路１００は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合し、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変された内部クロックＣＬＫ＿ＯＵＴを出力する。
【００１４】
一方、前述したように、内部クロックＣＬＫ＿ＯＵＴの位相は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力に応じて可変され、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力は、位相混合回路１００を構成する駆動手段の個数に応じて異なる。したがって、単位位相値ＰＨ＿ＶＡＬＵＥは、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２間の位相差、すなわち、単位遅延値ＵＮＩＴ＿ＤＤ及び位相混合回路１００を構成している駆動手段の個数の比（ｒａｔｉｏ）に応じて決定される。例えば、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動の前において、単位遅延値ＵＮＩＴ＿ＤＤが３であり、第１駆動手段１０１〜１０３及び第２駆動手段１０４〜１０６の個数が３つであれば、単位位相値ＰＨ＿ＶＡＬＵＥは１となる。ここで、遅延値及び位相値に対する単位は省略され、遅延値及び位相値を示す数字はその大小を意味する。
【００１５】
一方、ＰＶＴが変動すると、単位遅延値ＵＮＩＴ＿ＤＤは変り得る。例えば、遅延部２０３の遅延ユニットを駆動する電圧が下降した場合、前記遅延ユニットの各々の単位遅延値ＵＮＩＴ＿ＤＤは増加する。したがって、図示したように、単位位相値ＰＨ＿ＶＡＬＵＥは増加する。例えば、単位遅延値ＵＮＩＴ＿ＤＤが３から６に増加すると、第１駆動手段及び第２駆動手段１０１〜１０６の個数は一定であることから、単位位相値ＰＨ＿ＶＡＬＵＥは２に増加する。
【００１６】
したがって、ＰＶＴが変動し、かつ単位遅延値ＵＮＩＴ＿ＤＤが増加した場合、単位位相値ＰＨ＿ＶＬＡＵＥも連動して増加し、これによって、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差は、増加した単位位相値ＰＨ＿ＶＡＬＵＥの分だけ調整される。結局、ロックのとき、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差は、単位遅延値ＵＮＩＴ＿ＤＤ及び単位位相値ＰＨ＿ＶＡＬＵＥの増加に連動して変動、つまり増加する。外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差の増加は、ジッタ（ｊｉｔｔｅｒ）の増加を意味する。
【００１７】
結局、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差がＰＶＴの変動により増加した場合、従来の位相混合回路１００は、増加した単位位相値ＰＨ＿ＶＡＬＵＥの分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力することによって、ジッタの増加を誘発させる問題があり、位相混合回路１００を採用した図２の遅延固定ループ回路及びデューティ比補正回路などにも前記のような問題が発生する恐れがある。
【００１８】
なお、関連する技術としては、例えば、特開平１１−８６５４５号公報、特開２００１−１５９９９９号公報、特開２００４−０３２０７０号公報、特開２００４−１４５７０９号公報、米国特許出願公開第２００７／０１３２４９３号明細書、米国特許第７０６８０８４号明細書、米国特許第６４７６６５３号明細書、米国特許第６５０４４０８号明細書、および、米国特許出願公開第２００４／０１２４８９６号明細書に記載されたものがある。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平１１−８６５４５号公報
【特許文献２】特開２００１−１５９９９９号公報
【特許文献３】特開２００４−０３２０７０号公報
【特許文献４】特開２００４−１４５７０９号公報
【特許文献５】米国特許出願公開第２００７／０１３２４９３号明細書
【特許文献６】米国特許第７０６８０８４号明細書
【特許文献７】米国特許第６４７６６５３号明細書
【特許文献８】米国特許第６５０４４０８号明細書
【特許文献９】米国特許出願公開第２００４／０１２４８９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は、前述した問題を解決するために提案されたものであって、その目的は、ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供することにある。
【課題を解決するための手段】
【００２１】
前述した目的を達成するための本発明の位相混合回路は、位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。
【００２２】
また、前述した目的を達成するための本発明の遅延固定ループ回路は、外部クロックとフィードバッククロックとの位相を比較して比較信号を出力する位相比較部と、前記比較信号に応答し、前記外部クロックをコース遅延値または前記コース遅延値よりも小さいファイン遅延値の分だけ遅延させて内部クロックを出力する遅延部と、前記内部クロックが入力されて前記フィードバッククロックを出力するレプリカモデル部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記ファイン遅延値を調整する位相値調整部とを備える。
【００２３】
また、前述した目的を達成するための本発明の遅延固定ループ回路は、外部クロック及び内部クロックのスキューを補償するために、入力クロックを単位遅延値の分だけ遅延させて出力する遅延固定部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記単位遅延値を調整する遅延値調整部とを備える。
【発明の効果】
【００２４】
本発明によると、ＰＶＴの変動に応じて増加した位相値の分だけの位相が調整された場合、ＰＶＴ変動情報を含むＰＶＴコード信号を用いて前記位相値を調整することによって、ジッタが増加することなく、前記位相値で位相が調整される効果がある。
【図面の簡単な説明】
【００２５】
【図１】従来の位相混合回路１００の構成図である。
【図２】図１における位相混合回路１００を備える従来の遅延固定ループ回路である。
【図３】図２における遅延部２０３の遅延動作を説明するための図面である。
【図４】本発明の一実施形態に係る位相混合回路４００を示す図面である。
【図５】半導体装置でＺＱ較正コード信号を生成するＺＱ較正回路を示す図面である。
【図６】図４における位相混合回路４００を更に詳細に示す図面である。
【図７】図６における信号選択手段６０７の詳細な構成図である。
【図８】図６における位相混合回路４００の動作を説明するための図面である。
【図９】本発明の一実施形態に係る遅延固定ループ回路を示す図面である。
【図１０】図９における遅延部９０３及びファイン遅延値調整部９０７を共に示す詳細な構成図である。
【図１１】図１０における内部クロックＣＬＫ＿ＯＵＴがそれ以上遅延されない場合を示す図面である。
【図１２】本発明の他の実施形態に係る遅延固定ループ回路を示す図面である。
【図１３】図１２における遅延部１２０５及び遅延値調整部１２０９を共に示す図面である。
【発明を実施するための形態】
【００２６】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できるよう詳説するために、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
【００２７】
図４は、本発明の一実施形態に係る位相混合回路４００を示す図面である。
【００２８】
同図に示すように、本発明に係る位相混合回路４００は、位相混合部４０１及び位相値調整部４０３を備える。
【００２９】
位相混合部４０１は、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を調整し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の位相を混合し、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力する。ここで、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２であり得る。第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２間には単位遅延値ＵＮＩＴ＿ＤＤだけの位相差が存在する。
【００３０】
一方、ＰＶＴの変動により第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加すると、単位位相値ＰＨ＿ＶＡＬＵＥが連動して増加する。このとき、位相値調整部４０３は、ＰＶＴ変動情報を含むＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して単位位相値ＰＨ＿ＶＡＬＵＥを調整する。すなわち、前述のように、ＰＶＴの変動により、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加した場合、位相値調整部４０３は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加的に調整することで、単位位相値ＰＨ＿ＶＡＬＵＥの増加を防止することができる。位相値調整部４０３において第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加的に調整する過程は、図６を参照して詳説する。
【００３１】
結局、本発明の一実施形態によると、ＰＶＴが変動し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加しても、単位位相値ＰＨ＿ＶＡＬＵＥを本来意図としてした値に維持させ、本来意図としていた単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力することができる。したがって、本発明の一実施形態によると、ＰＶＴが変動してもジッタの増加が防止できる。
【００３２】
ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞は、一実施形態としてＺＱ較正（校正、キャリブレーション）コード信号であり得る。前記ＺＱ較正コード信号は、ＺＱ較正（ＺＱ ｃａｌｉｂｒａｔｉｏｎ）回路により生成され、ＰＶＴ変動に応じて可変される。すなわち、前記ＺＱ較正コード信号は、ＰＶＴ変動情報を含む。以下、ＰＶＴ変動と前記ＺＱ較正コード信号との関係について説明する。
【００３３】
図５は、半導体装置に採用され、前記ＺＱ較正コード信号を生成するＺＱ較正回路である。前記ＺＱ較正コード信号は、プルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｎ＞、ＮＣＯＤＥ＜１：Ｎ＞で構成され得る。 ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞は、プルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｎ＞、ＮＣＯＤＥ＜１：Ｎ＞の中の１つのコード信号であり得る。
【００３４】
同図に示すように、ＺＱ較正回路は、第１プルアップ抵抗部５０１、第２プルアップ抵抗部５０３、プルダウン抵抗部５０５、基準電圧発生器５０７、比較器５０９、５１１、プルアップカウンタ５１３、及びプルダウンカウンタ５１５を備える。
【００３５】
ＺＱノードには、半導体装置のＺＱパッド５１７に接続された基準抵抗５１９と第１プルアップ抵抗部５０１とが並列に接続されている。比較器５０９は、ＺＱノードの電圧と、基準電圧発生器５０７から生成される基準電圧ＶＲＥＦとを比較してアップ／ダウン信号ＵＰ＿１／ＤＯＷＮ＿１を生成する。基準電圧発生器５０７は、ＰＶＴの変動に影響されずに一定の基準電圧ＶＲＥＦを生成する。
【００３６】
プルアップカウンタ５１３は、アップ／ダウン信号ＵＰ＿１／ＤＯＷＮ＿１に応答し、Ｎビット信号からプルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞を活性化して生成する。第１プルアップ抵抗部５０１は、プルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞に応答してＺＱノードの電圧を調整する。すなわち、第１プルアップ抵抗部５０１の多数のプルアップ抵抗がプルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞に応じてターンオン／ターンオフされることによって、第１プルアップ抵抗部５０１の全体抵抗値が調整される。そして、第１プルアップ抵抗部５０１の全体抵抗値に応じてＺＱノードの電圧が調整され、結局、ＺＱノードの電圧と基準電圧ＶＲＥＦとは一致する。
【００３７】
プルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞は、第１プルアップ抵抗部５０１と同じ構成の第２プルアップ抵抗部５０３に入力される。したがって、第２プルアップ抵抗部５０３は、第１プルアップ抵抗部５０１の全体抵抗値と同じ抵抗値を有する。比較器５１１は、Ａノードの電圧と基準電圧ＶＲＥＦとを比較してアップ／ダウン信号ＵＰ＿２／ＤＯＷＮ＿２を生成し、プルダウンカウンタ５１５は、アップ／ダウン信号ＵＰ＿２／ＤＯＷＮ＿２に応答してプルダウンコード信号ＮＣＯＤＥ＜１：Ｌ＞を生成する。結局、Ａノードの電圧と基準電圧ＶＲＥＦとは一致する。設計に応じて、ＺＱ較正回路は、プルアップコード信号ＰＣＯＤＥ＜１：Ｎ＞のみを生成することができる。
【００３８】
ＺＱ較正回路において、ＺＱノード及びＡノードの電圧が基準電圧ＶＲＥＦと比較されることから、ＰＶＴの変動により電源電圧ＶＤＤＱが変動し、ＺＱノード及びＡノードの電圧が変動すると、前記較正コード信号も変動する。すなわち、前記較正コード信号はＰＶＴ変動情報を含み、本発明に係る位相混合回路４００は、一実施形態として前記較正コード信号に応答してＰＶＴの変動に応じて単位位相値ＰＨ＿ＶＡＬＵＥを調整し得る。
【００３９】
図５に示すＺＱ較正回路は、設計に応じてプルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｌ＞、ＮＣＯＤＥ＜１：Ｌ＞のすべてを生成するか、またはプルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｌ＞、ＮＣＯＤＥ＜１：Ｌ＞の中の１つを生成し得る。例えば、図５に示すＺＱ較正回路が、第１プルアップ抵抗部５０１、基準電圧発生器５０７、比較器５０９、及びプルアップカウンタ５１３を備えて構成されると、プルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞のみを生成し得る。
【００４０】
図６は、図４に示した位相混合回路４００を更に詳細に示す図面である。
【００４１】
同図において、位相混合部４０１が位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞のうちで第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答して動作し、位相値調整部４０３が位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞のうちで第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞に応答して動作する場合を一実施形態として説明する。
【００４２】
同図に示すように、位相混合部４０１は、多数の第１駆動手段６０１〜６０３及び第２駆動手段６０４〜６０６を備える。そして、位相値調整部４０３は、信号選択手段６０７、多数の第１追加駆動手段６０９〜６１１、及び第２追加駆動手段６１２〜６１４を備える。
【００４３】
第１駆動手段６０１〜６０３は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してオン／オフされることで、第１入力信号ＩＮ＿１に対する駆動力を調整する。そして、第２駆動手段６０４〜６０６は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してオン／オフされることで、第２入力信号ＩＮ＿２に対する駆動力を調整する。すなわち、第１駆動手段及び第２駆動手段６０１〜６０６は、第１入力信号及び第２入力信号ＩＮ＿１〜ＩＮ＿２に対する駆動力を調整することにより、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力する。第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞は、第１駆動手段６０１〜６０３及び第２駆動手段６０４〜６０６の各々を構成する個別の駆動手段に対応する。
【００４４】
第１追加駆動手段６０９〜６１１は、信号選択手段６０７が第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードして出力する第１コードＳＣＯＤＥ＜４：６＞に応答し、第１入力信号ＩＮ＿１に対する駆動力を加えて調整する。第２追加駆動手段６１２〜６１４は、信号選択手段６０７が第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードして出力する第２コードＦＣＯＤＥ＜４：６＞に応答し、第２入力信号ＩＮ＿２に対する駆動力を追加で調整する。第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞の各々に対応し、また、第１追加駆動手段６０９〜６１１及び第２追加駆動手段６１２〜６１４の各々を構成する個別の駆動手段に対応する。
【００４５】
前述したように、単位位相値ＰＨ＿ＶＡＬＵＥは、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差、及び第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動する駆動手段の個数に応じて決定される。本発明の一実施形態によると、第１追加駆動手段及び第２追加駆動手段６０９〜６１４を加えて備えることによって、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動する駆動手段の個数が調整でき、したがってＰＶＴが変動しても単位位相値ＰＨ＿ＶＡＬＵＥを維持することができる。
【００４６】
信号選択手段６０７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードし、同じビットの第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞として出力することにより、イネーブルされる追加駆動手段の個数を決定することができる。すなわち、信号選択手段６０７は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１追加駆動手段及び第２追加駆動手段６０９〜６１４にすぐに伝達せずにデコードすることによって、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じてイネーブルされる追加駆動手段の個数を決定することができる。ここで、前記追加駆動手段がイネーブルされるということは、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してオン／オフされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を調整することを意味する。そして、前記追加駆動手段がディセーブルされるということは、常にターンオフされて第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動しないことを意味する。
【００４７】
詳しく説明すると、信号選択手段６０７は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞にデコードし、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて選択される第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞のみが第１追加駆動手段及び第２追加駆動手段６０９〜６１４をイネーブルすることができるようデコードする。例えば、信号選択手段６０７は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞のうち、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて選択された第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：５＞の論理値と、第１コード及び第２コードＳＣＯＤＥ＜４：５＞、ＦＣＯＤＥ＜４：５＞の論理値とが等しくなるようデコードする。そして、信号選択手段６０７は、第１追加駆動手段及び第２追加駆動手段６１１、６１４がディセーブルされるよう、残りの第２位相制御信号ＰＨ＿ＣＴＲＬ＜６＞を第１コード及び第２コードＳＣＯＤＥ＜６＞、ＦＣＯＤＥ＜６＞にデコードする。
【００４８】
以下、位相混合回路４００の具体的な動作過程を説明する。
【００４９】
第１駆動手段及び第２駆動手段６０１〜６０６は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してオン／オフされるが、第２駆動手段６０４〜６０６に入力される第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞はバブルにより反転される。したがって、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞が入力される第１駆動手段６０１〜６０３がターンオンされると、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞が入力される第２駆動手段６０４〜６０６はターンオフされる。第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してターンオンされた駆動手段の個数が多いほど、第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２は強く駆動される。位相混合信号ＭＩＸ＿ＯＵＴの位相は、第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２のうち、より強く駆動される入力信号の位相に近づく。
【００５０】
第１追加駆動手段及び第２追加駆動手段６０９〜６１４の各々は、第１入力信号または第２入力信号ＩＮ＿１、ＩＮ＿２を駆動して第１駆動手段及び第２駆動手段６０１〜６０６の出力端に伝達する。第１追加駆動手段及び第２追加駆動手段６０９〜６１４は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してイネーブルされてオン／オフされるかディセーブルされるが、第２追加駆動手段６１２〜６１４に入力される第２コードＦＣＯＤＥ＜４：６＞はバブルにより反転される。
【００５１】
信号選択手段６０７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードし、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞を出力する。
【００５２】
例えば、信号選択手段６０７がＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を選択する場合、多数の第１追加駆動手段及び第２追加駆動手段６０９〜６１４は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してすべてイネーブルされてオン／オフされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加で調整する。
【００５３】
そして、信号選択手段６０７がＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４＞を選択する場合、第１追加駆動手段及び第２追加駆動手段６０９、６１２は、第１コード及び第２コードＳＣＯＤＥ＜４＞、ＦＣＯＤＥ＜４＞に応答してイネーブルされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加で調整する。一方、第１追加駆動手段及び第２追加駆動手段６１０、６１１、６１３、６１４は、第１コード及び第２コードＳＣＯＤＥ＜５：６＞、ＦＣＯＤＥ＜５：６＞に応答してすべてディセーブル状態を維持する。
【００５４】
イネーブルされた追加駆動手段の個数の分だけ第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力の最大値は増加し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差は更に細部的に調整され得る。したがって、ＰＶＴが変動して第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加しても、追加駆動手段により単位位相値ＰＨ＿ＶＡＬＵＥは増加しない。
【００５５】
一方、設計に応じて多数の第１追加駆動手段及び第２追加駆動手段６０９〜６１４の個数は変更され得る。
【００５６】
図７は、図６における信号選択手段６０７の詳細な構成図である。
【００５７】
信号選択手段６０７は、選択信号生成手段７０１及びデコード手段７０３を備える。
【００５８】
同図において、信号選択手段６０７が、図５に示されたＺＱ較正回路が生成するプルアップコード信号ＰＣＯＤＥ＜３：４＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードし、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞を出力する場合を実施形態として説明する。
【００５９】
選択信号生成手段７０１は、プルアップコード信号ＰＣＯＤＥ＜３：４＞をデコードして選択信号ＳＥＬ＜１：３＞を生成する。選択信号ＳＥＬ＜１：３＞は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞を出力するデコード手段７０３に入力されるが、選択信号ＳＥＬ＜１：３＞に応じてイネーブルされる追加駆動手段の個数が決定される。
【００６０】
例えば、図７に示された選択信号生成手段７０１によると、ＰＶＴが変動することによって、初期プルアップコード信号ＰＣＯＤＥ＜３：４＞が「００」から、「１０」、「０１」、「１１」に変動する場合、選択信号ＳＥＬ＜１：３＞は「０００」から「００１」、「０１１」、「１１１」に変動する。
【００６１】
そして、デコード手段７０３は、選択信号ＳＥＬ＜１：３＞に応じて第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞にデコードする。例えば、選択信号ＳＥＬ＜１＞がハイレベルにイネーブルされて選択信号ＳＥＬ＜２：３＞がローレベルにディセーブルされる場合、第１コード及び第２コードＳＣＯＤＥ＜４＞、ＦＣＯＤＥ＜４＞の論理値は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４＞の論理値に応じて変わり、第１コード及び第２コードＳＣＯＤＥ＜４＞、ＦＣＯＤＥ＜４＞は、第１追加駆動手段及び第２追加駆動手段６０９、６１２をオン／オフ制御する。そして、第１コード及び第２コードＳＣＯＤＥ＜５：６＞、ＦＣＯＤＥ＜５：６＞の論理値は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜６：８＞の論理値に関わらず一定の値を維持する。すなわち、第１コードＳＣＯＤＥ＜５：６＞の論理値はローレベルに維持され、第２コードＦＣＯＤＥ＜５：６＞の論理値はハイレベルに維持される。したがって、第１コード及び第２コードＳＣＯＤＥ＜５：６＞、ＦＣＯＤＥ＜５：６＞により、第１追加駆動手段及び第２追加駆動手段６１０、６１１、６１３、６１４はすべてターンオフ、すなわちディセーブルされることで、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動しない。
【００６２】
詳説すると、選択信号手段６０７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて選択的に第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１追加駆動手段及び第２追加駆動手段６０９〜６１４に伝達するということがいえ、選択された第２位相制御信号に対応する追加駆動手段のみがイネーブルされる。
【００６３】
図８は、図６における位相混合回路４００の動作を説明するための図面である。
【００６４】
同図において、図６のように位相混合部４０１は、各々３つの第１駆動手段６０１〜６０３、及び第２駆動手段６０４〜６０６を備え、位相値調整部４０３は、各々３つの第１追加駆動手段６０９〜６１１、及び第２追加駆動手段６１２〜６１４を備え、位相混合信号ＭＩＸ＿ＯＵＴの位相が単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけ可変される場合を一実施形態として説明する。
【００６５】
ＰＶＴの変動前の第１追加駆動手段及び第２追加駆動手段６０９〜６１４がすべてディセーブルされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が３である場合、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を各々駆動する第１駆動手段６０１〜６０３及び第２駆動手段６０４〜６０６の個数が３つであるため、単位位相値ＰＨ＿ＶＡＬＵＥは１である。
【００６６】
ＰＶＴの変動により第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が６に増加した場合、位相値調整部４０３は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して、第１追加駆動手段及び第２追加駆動手段６０９〜６１４の中、一部またはそのすべてをイネーブルする。第１追加駆動手段及び第２追加駆動手段６０９〜６１４がすべてイネーブルされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加で調整した場合、単位位相値ＰＨ＿ＶＡＬＵＥは１に維持され得る。
【００６７】
図９は、本発明の一実施形態に係る遅延固定ループ回路を示す図面である。
【００６８】
同図に示すように、本発明に係る遅延固定ループ回路は、位相比較部９０１、遅延部９０３、レプリカモデル部９０５、及び位相値調整部９０７を備え、位相値調整部９０７は、図４に示された位相値調整部４０３に対応する。そして、以下で説明するファイン遅延値ＦＩＮＥ＿ＤＤは、単位位相値ＰＨ＿ＶＡＬＵＥに対応する。
【００６９】
位相比較部９０１は、外部クロックＥＸＴ＿ＣＬＫとレプリカモデル部９０５から出力されるフィードバッククロックＦＢ＿ＣＬＫとの位相を比較し、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差に対する情報を含む比較信号ＣＭＰを出力する。レプリカモデル部９０５は、半導体装置内のクロック遅延成分がモデリングされており、内部クロックＣＬＫ＿ＯＵＴが入力されてフィードバッククロックＦＢ＿ＣＬＫを出力する。遅延部９０３は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差を減少させるため、比較信号ＣＭＰに応答して外部クロックＥＸＴ＿ＣＬＫを、コース遅延値ＣＯＡＲＳＥ＿ＤＤまたはコース遅延値ＣＯＡＲＳＥ＿ＤＤよりも小さいファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延させて、内部クロックＣＬＫ＿ＯＵＴを出力する。外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差をこれ以上減少させない場合、遅延固定、すなわちロック（ｌｏｃｋｉｎｇ）される。
【００７０】
更に詳細には、遅延部９０３は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差を速く減少させるために、比較的に遅延値の大きいコース遅延値ＣＯＡＲＳＥ＿ＤＤで外部クロックＥＸＴ＿ＣＬＫを遅延させ、ユニット遅延値ＵＮＩＴ＿ＤＤだけの差がある第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を生成する。そして、遅延部９０３は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合することによって、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差をファイン遅延値ＦＩＮＥ＿ＤＤの分だけ微細に調整する。遅延部９０３は、図１０において更に詳説する。
【００７１】
位相値調整部９０７は、ＰＶＴ変動情報を含むＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力を追加で調整し、ファイン遅延値ＦＩＮＥ＿ＤＤを調整する。本発明に係る遅延固定ループ回路の遅延部９０３は、外部クロックＥＸＴ＿ＣＬＫをファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延させるために、図４の位相混合部４０１に対応するファイン遅延手段１００５（図１０参照）を備える。位相値調整部９０７は、ＰＶＴが変動してもＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答してファイン遅延値ＦＩＮＥ＿ＤＤを維持させる。したがって、ロック時、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの間の位相差がＰＶＴの変動により増加することを防止することができ、結局、増加した遅延値の分だけ発生し得るジッタが除去できる。
【００７２】
図１０は、図９の遅延部９０３及び位相値調整部９０７を共に示す詳細な構成図である。
【００７３】
同図に示すように、遅延部９０３は、遅延制御手段１００１、コース遅延手段１００３、及びファイン遅延手段１００５を備える。位相値調整部９０７は、信号選択手段１００７及び多数の追加駆動手段１００９を備える。信号選択手段１００７は、図６に示された信号選択手段６０７に対応し、多数の追加駆動手段１００９は、図６に示された第１追加駆動手段及び第２追加駆動手段６０９〜６１４に対応する。
【００７４】
同図において、遅延制御手段１００１がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞を生成し、ファイン遅延手段１００５がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞に応答して動作し、位相値調整部９０７がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞に応答して動作する場合を一実施形態として説明する。
【００７５】
遅延制御手段１００１は、比較信号ＣＭＰに応答してコース遅延値ＣＯＡＲＳＥ＿ＤＤを決定するコース遅延制御信号ＣＯＡＲＳＥ＿ＣＴＲＬ＜１：Ｍ＞及びファイン遅延値ＦＩＮＥ＿ＤＤを決定するファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞を出力する。遅延固定ループ回路が、本発明に係る位相値調整部９０７を備えない場合、遅延制御手段１００１がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞を生成するよう構成されるが、本発明に係る位相値調整部９０７を備えた場合、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞を更に生成するよう構成される。ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞は、比較信号ＣＭＰに応答して生成されるものであって、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のビット数は、ファイン遅延手段１００５の駆動手段及び位相値調整部９０７が備える多数の追加駆動手段１００９によって調整できる。
【００７６】
コース遅延手段１００３は、多数の遅延ユニットから構成され、前記遅延ユニットは、入力信号を単位遅延値ＵＮＩＴ＿ＤＤだけ遅延させて出力する。コース遅延手段１００３は、コース遅延制御信号ＣＯＡＲＳＥ＿ＣＴＲＬ＜１：Ｍ＞に応答して外部クロックＥＸＴ＿ＣＬＫをコース遅延値ＣＯＡＲＳＥ＿ＤＤの分だけ遅延させて、単位遅延値ＵＮＩＴ＿ＤＤの自然数倍だけ差のある第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を出力する。コース遅延値ＣＯＡＲＳＥ＿ＤＤは、単位遅延値ＵＮＩＴ＿ＤＤの２倍であり得る。第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２は、図４の第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対応する。
【００７７】
ファイン遅延手段１００５は、前述したように、図４の位相混合部４０１に対応し、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を駆動する多数の駆動手段、例えば、図６に示された第１駆動手段及び第２駆動手段６０１〜６０６から構成される。ファイン遅延手段１００５は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞に応答し、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合してファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延された内部クロックＣＬＫ＿ＯＵＴを出力する。ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に対応する。
【００７８】
第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を駆動してファイン遅延手段１００５の出力端から出力する多数の追加駆動手段１００９は、信号選択手段１００７から出力される第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してイネーブルされるか、ディセーブルされる。
【００７９】
信号選択手段１００７は、前述のようにＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答してファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞をデコードし、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞として出力する。このとき、信号選択手段１００７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じてファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞の中の一部またはそのすべてを選択し、多数の追加駆動手段１００９のすべてまたは一部がイネーブルされるようデコードする。
【００８０】
ファイン遅延手段１００５の駆動手段及び多数の追加駆動手段１００９がインバータである場合、遅延部９０３が出力する内部クロックＣＬＫ＿ＯＵＴはインバータによって反転されることが好ましい。
【００８１】
一方、遅延部９０３は、ロック前に内部クロックＣＬＫ＿ＯＵＴをこれ以上ファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延させることができない場合、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の遅延値を調整するが、これについては図１１を参照して詳説する。
【００８２】
図１１は、図１０の内部クロックＣＬＫ＿ＯＵＴがこれ以上遅延されない場合を示す図面である。
【００８３】
同図においては、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力が次第に強まり、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力が次第に弱まり、多数の追加駆動手段１００９がすべてイネーブルされてオン／オフされた場合を一実施形態として説明する。
【００８４】
第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力が強まるほど内部クロックＣＬＫ＿ＯＵＴは、点線で示すように、ファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延される。その後、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１を駆動する駆動手段及び多数の追加駆動手段がすべてターンオンされた場合、実線で示すように、内部クロックＣＬＫ＿ＯＵＴと第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１との位相が一致し、内部クロックＣＬＫ＿ＯＵＴはこれ以上ファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延されない。
【００８５】
内部クロックＣＬＫ＿ＯＵＴをファイン遅延値ＦＩＮＥ＿ＤＤの分だけ更に遅延させるためには、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の遅延値の調整が必要である。すなわち、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２を、点線で示すように、コース遅延値ＣＯＡＲＳＥ＿ＤＤだけ更に遅延させた後、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力は増加させ、かつ第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力は減少させることで、内部クロックＣＬＫ＿ＯＵＴがファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延され得る。
【００８６】
ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞が最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞から最上位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜６＞まで順次にイネーブルされる場合、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のうち、最上位ビットの信号ＦＩＮＥ＿ＣＴＲＬ＜６＞がイネーブルされると、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１を駆動する駆動手段及び多数の追加駆動手段がすべてターンオンされ、内部クロックＣＬＫ＿ＯＵＴはこれ以上遅延されなくなる。したがって、遅延制御手段１００１は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のうち、最上位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜６＞に応答して第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１の遅延値を増加させる。
【００８７】
更に説明すると、前記最上位ビット信号はオン／オフされ、入力信号の駆動力を調整する駆動手段及び多数の追加駆動手段に対応するファイン遅延制御信号の中の最上位ビット信号を意味する。
【００８８】
例えば、多数の追加駆動手段１００９がすべてディセーブルされた場合、ＦＩＮＥ＿ＣＴＲＬ＜３＞が前記最上位ビット信号となり、多数の追加駆動手段１００９のすべてまたはその一部がイネーブルされた場合、ＦＩＮＥ＿ＣＴＲＬ＜４：６＞のうちの１つが前記最上位ビット信号となる。したがって、信号選択手段１００７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて多数の追加駆動手段１００９がすべてディセーブルされた場合は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜３＞を、多数の追加駆動手段１００９のすべてまたはその一部がイネーブルされた場合は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞のうちの１つを前記最上位ビット信号として遅延制御手段１００１に伝達する。
【００８９】
一方、上記の場合とは反対に、内部クロックＣＬＫ＿ＯＵＴの遅延値をファイン遅延値ＦＩＮＥ＿ＤＤの分だけ減少させることができない場合も存在する。ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞がすべてイネーブルされ、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１と内部クロックＣＬＫ＿ＯＵＴとの位相が一致された状態で、最上位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜６＞から最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞まで順次にディセーブルされ、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力が次第に弱まる場合、最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞がディセーブルされたときが内部クロックＣＬＫ＿ＯＵＴの遅延値がこれ以上減少されない場合である。
【００９０】
このとき、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１の遅延値をコース遅延値ＣＯＡＲＳＥ＿ＤＤだけ減少させた後、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力を減少させ、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力を増加させることで、内部クロックＣＬＫ＿ＯＵＴの遅延値はファイン遅延値ＦＩＮＥ＿ＤＤの分だけ減少され得る。
したがって、遅延制御手段１００１は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のうち、最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞に応答し、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１の遅延値がコース遅延値ＣＯＡＲＳＥ＿ＤＤだけ減少されるようにする。
【００９１】
図１２は、本発明の他の実施形態に係る遅延固定ループ回路を示す図面である。
【００９２】
同図に示すように、本発明に係る遅延固定ループ回路は、半導体装置の外部クロックＥＸＴ＿ＣＬＫ及び内部クロックＣＬＫ＿ＯＵＴのスキューを補償するために、入力クロックを単位遅延値ＵＮＩＴ＿ＤＤの自然数倍分だけ遅延させて出力する遅延固定部１２０１、及びＰＶＴ変動情報を含むＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて単位遅延値ＵＮＩＴ＿ＤＤを調整する遅延値調整部１２０９を備える。前記入力クロックは、外部クロックＥＸＴ＿ＣＬＫまたは外部クロックＥＸＴ＿ＣＬＫがバッファされたクロックであり得る。
【００９３】
遅延固定部１２０１は、位相比較部１２０３、遅延部１２０５、及びレプリカモデル部１２０７を備える。
【００９４】
同図の遅延固定ループ回路の動作は、図９の遅延固定ループ回路と類似している。ただし、図１２の遅延固定ループ回路は、図９の遅延固定ループ回路とは異なって、外部クロックＥＸＴ＿ＣＬＫをその単位遅延値ＵＮＩＴ＿ＤＤの分だけ遅延させる。図１３を参照して遅延部１２０５及び遅延値調整部１２０９の動作を説明する。
【００９５】
図１３は、図１２の遅延部１２０５及び遅延値調整部１２０９を共に示す図面である。
【００９６】
同図に示すように、遅延部１２０５は、多数のＮＡＮＤゲート１３０３、１３０５から構成され、かつ入力信号をその単位遅延値ＵＮＩＴ＿ＤＤの分だけ遅延させて出力する遅延ユニット１３０１を備えて構成され得る。
【００９７】
遅延値調整部１２０９は、並列に接続された多数のＮＭＯＳトランジスタから構成され得、かつＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して遅延部１２０５の遅延ユニット１３０１に流れる電流量を調整することで単位遅延値ＵＮＩＴ＿ＤＤを調整する。遅延値調整部１２０９は、設計に応じてＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答し、オン／オフされるその他のスイッチ素子から構成され得、同図においては、前記スイッチ素子がＮＭＯＳトランジスタである場合が一実施形態として説明されている。
【００９８】
ＰＶＴの変動により、例えば、遅延ユニット１３０１を駆動する電源電圧ＶＤＤが下降する場合、単位遅延値ＵＮＩＴ＿ＤＤは増加する。このとき、遅延値調整部１２０９は、遅延ユニット１３０１に流れる電流量を増加させることによって単位遅延値ＵＮＩＴ＿ＤＤの増加を防止することができる。
【００９９】
遅延値調整部１２０９を構成している多数のＮＭＯＳトランジスタの一端は第１ＮＡＮＤゲート１３０３に接続され、他端は接地電圧に接続され、かつ前記多数のＮＭＯＳトランジスタは、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答してオン／オフされる。すなわち、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じてターンオンされるＮＭＯＳトランジスタの個数が異なり、ターンオンされたＮＭＯＳトランジスタの個数が多いほど電流が流れ得る経路（ｐａｔｈ）が増加する。
【０１００】
したがって、本発明の一実施形態によると、ＰＶＴの変動に応じて遅延ユニット１３０１に流れる電流量を調整することができ、単位遅延値ＵＮＩＴ＿ＤＤの増加を防止できる。結局、ＰＶＴの変動により単位遅延値ＵＮＩＴ＿ＤＤが増加しても単位遅延値ＵＮＩＴ＿ＤＤが本来意図とされた値で維持され、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差の増加を防止することができ、また増加した遅延値だけ発生し得るジッタの増加を防止することができる。
【０１０１】
図面に示さなかったが、遅延部１２０５は、遅延ユニット１３０１と直列に接続された遅延ユニットを更に備え、遅延値調整部１２０９は、多数の遅延ユニットに流れる電流量を調整する。
【０１０２】
本発明は、限定された実施形態及び図面に基づいて説明されたが、本発明はこれによって限定されず、本発明が属する技術分野における通常の知識を有する者によって本発明の技術及び特許請求の範囲の均等範囲内で様々な修正及び変形が可能であることはもちろんである。
【技術分野】
【０００１】
本発明は、位相混合回路及びそれを備える遅延固定ループ回路に関する。詳細には、ＰＶＴ変動性を反映して動作する位相混合回路及びそれを備える遅延固定ループ回路に関する。
【背景技術】
【０００２】
図１は、従来の位相混合回路１００の構成図である。
【０００３】
同図に示すように、位相混合回路１００は、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の各々が入力される第１駆動手段１０１〜１０３及び第２駆動手段１０４〜１０６から構成され、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の位相を混合して位相混合信号ＭＩＸ＿ＯＵＴを出力する。
【０００４】
位相混合回路１００は、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答して駆動力が相違し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動することにより、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の位相を混合する。第１駆動手段及び第２駆動手段１０１〜１０６はインバータであり得、第１駆動手段及び第２駆動手段１０１〜１０６は、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答してオン／オフされる。位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答してターンオンされた駆動手段の個数が多いほど第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２は強く駆動される。位相混合信号ＭＩＸ＿ＯＵＴの位相は、第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２の中、より強く駆動される入力信号の位相に近くなる。例えば、第１入力信号ＩＮ＿１が第２入力信号ＩＮ＿２よりも強く駆動すると、位相混合信号ＭＩＸ＿ＯＵＴと第１入力信号ＩＮ＿１との間の位相差が、位相混合信号ＭＩＸ＿ＯＵＴと第２入力信号ＩＮ＿２との間の位相差よりも小さくなる。
【０００５】
一方、第１駆動手段及び第２駆動手段１０１〜１０６は、第１入力信号及び第２入力信号ＩＮ＿１〜ＩＮ＿２を反転させて出力するため、位相混合信号ＭＩＸ＿ＯＵＴは、インバータ（図示せず）に入力される必要がある。そして、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞が入力される第２駆動手段１０４〜１０６のバブル（丸印）は、反転を意味する。
【０００６】
位相混合回路１００は、遅延固定ループ回路、デューティ比補正回路（ｄｕｔｙ ｃｙｃｌｅ ｃｏｒｒｅｃｔｉｏｎ）、クロック（クロック信号）及びデータ復元回路（ｃｌｏｃｋ ｄａｔａ ｒｅｃｏｖｅｒｙ）などで、信号間のスキュー（ｓｋｅｗ）を除去するために利用される。以下、図２において図１の位相混合回路１００を備える遅延固定ループ回路を説明する。
【０００７】
図２は、図１の位相混合回路１００を備える従来の遅延固定ループ回路である。
【０００８】
同図に示すように、従来の遅延固定ループ回路は、位相比較部２０１、遅延部２０３、及びレプリカモデル部２０５で構成される。
【０００９】
位相比較部２０１は、外部クロックＥＸＴ＿ＣＬＫと、レプリカモデル部２０５から出力されるフィードバッククロックＦＢ＿ＣＬＫとの位相を比較し、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差に対する情報を含む比較信号ＣＭＰを出力する。レプリカモデル部２０５は、半導体装置内のクロック遅延成分がモデリングされており、内部クロックＣＬＫ＿ＯＵＴが入力されてフィードバッククロックＦＢ＿ＣＬＫを出力する。遅延部２０３は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差を減少させるために、比較信号ＣＭＰに応答し、外部クロックＥＸＴ＿ＣＬＫを遅延させて内部クロックＣＬＫ＿ＯＵＴを出力する。外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差をこれ以上減少させ得ない場合、遅延固定、すなわちロック（ｌｏｃｋｉｎｇ）される。
【００１０】
遅延部２０３は、多数の遅延ユニット（図示せず）及び図１に示す位相混合回路１００を備える。前記多数の遅延ユニットは、入力信号を単位遅延値ＵＮＩＴ＿ＤＤ（図３参照）だけ遅延させて出力する。遅延部２０３は、前記多数の遅延ユニットを用いて外部クロックＥＸＴ＿ＣＬＫを遅延させることにより、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２を出力する。第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１と第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２との間には単位遅延値ＵＮＩＴ＿ＤＤだけの位相差が存在する。
【００１１】
位相混合回路１００は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合して、１又は複数の単位位相値ＰＨ＿ＶＡＬＵＥの分だけ位相が可変される内部クロックＣＬＫ＿ＯＵＴを出力する。つまり、位相は、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけ可変される。単位位相値ＰＨ＿ＶＡＬＵＥは、単位遅延値ＵＮＩＴ＿ＤＤよりは小さな値であり、位相混合回路１００は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの間の位相差を細かく調整できる。
【００１２】
図３は、図２の遅延部２０３の遅延動作を説明するための図面である。
【００１３】
同図に示すように、前記多数の遅延ユニットの各々は、外部クロックＥＸＴ＿ＣＬＫを遅延させて単位遅延値ＵＮＩＴ＿ＤＤだけ差のある第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を出力する。そして、位相混合回路１００は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合し、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変された内部クロックＣＬＫ＿ＯＵＴを出力する。
【００１４】
一方、前述したように、内部クロックＣＬＫ＿ＯＵＴの位相は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力に応じて可変され、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力は、位相混合回路１００を構成する駆動手段の個数に応じて異なる。したがって、単位位相値ＰＨ＿ＶＡＬＵＥは、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２間の位相差、すなわち、単位遅延値ＵＮＩＴ＿ＤＤ及び位相混合回路１００を構成している駆動手段の個数の比（ｒａｔｉｏ）に応じて決定される。例えば、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動の前において、単位遅延値ＵＮＩＴ＿ＤＤが３であり、第１駆動手段１０１〜１０３及び第２駆動手段１０４〜１０６の個数が３つであれば、単位位相値ＰＨ＿ＶＡＬＵＥは１となる。ここで、遅延値及び位相値に対する単位は省略され、遅延値及び位相値を示す数字はその大小を意味する。
【００１５】
一方、ＰＶＴが変動すると、単位遅延値ＵＮＩＴ＿ＤＤは変り得る。例えば、遅延部２０３の遅延ユニットを駆動する電圧が下降した場合、前記遅延ユニットの各々の単位遅延値ＵＮＩＴ＿ＤＤは増加する。したがって、図示したように、単位位相値ＰＨ＿ＶＡＬＵＥは増加する。例えば、単位遅延値ＵＮＩＴ＿ＤＤが３から６に増加すると、第１駆動手段及び第２駆動手段１０１〜１０６の個数は一定であることから、単位位相値ＰＨ＿ＶＡＬＵＥは２に増加する。
【００１６】
したがって、ＰＶＴが変動し、かつ単位遅延値ＵＮＩＴ＿ＤＤが増加した場合、単位位相値ＰＨ＿ＶＬＡＵＥも連動して増加し、これによって、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差は、増加した単位位相値ＰＨ＿ＶＡＬＵＥの分だけ調整される。結局、ロックのとき、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差は、単位遅延値ＵＮＩＴ＿ＤＤ及び単位位相値ＰＨ＿ＶＡＬＵＥの増加に連動して変動、つまり増加する。外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差の増加は、ジッタ（ｊｉｔｔｅｒ）の増加を意味する。
【００１７】
結局、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差がＰＶＴの変動により増加した場合、従来の位相混合回路１００は、増加した単位位相値ＰＨ＿ＶＡＬＵＥの分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力することによって、ジッタの増加を誘発させる問題があり、位相混合回路１００を採用した図２の遅延固定ループ回路及びデューティ比補正回路などにも前記のような問題が発生する恐れがある。
【００１８】
なお、関連する技術としては、例えば、特開平１１−８６５４５号公報、特開２００１−１５９９９９号公報、特開２００４−０３２０７０号公報、特開２００４−１４５７０９号公報、米国特許出願公開第２００７／０１３２４９３号明細書、米国特許第７０６８０８４号明細書、米国特許第６４７６６５３号明細書、米国特許第６５０４４０８号明細書、および、米国特許出願公開第２００４／０１２４８９６号明細書に記載されたものがある。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平１１−８６５４５号公報
【特許文献２】特開２００１−１５９９９９号公報
【特許文献３】特開２００４−０３２０７０号公報
【特許文献４】特開２００４−１４５７０９号公報
【特許文献５】米国特許出願公開第２００７／０１３２４９３号明細書
【特許文献６】米国特許第７０６８０８４号明細書
【特許文献７】米国特許第６４７６６５３号明細書
【特許文献８】米国特許第６５０４４０８号明細書
【特許文献９】米国特許出願公開第２００４／０１２４８９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は、前述した問題を解決するために提案されたものであって、その目的は、ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供することにある。
【課題を解決するための手段】
【００２１】
前述した目的を達成するための本発明の位相混合回路は、位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。
【００２２】
また、前述した目的を達成するための本発明の遅延固定ループ回路は、外部クロックとフィードバッククロックとの位相を比較して比較信号を出力する位相比較部と、前記比較信号に応答し、前記外部クロックをコース遅延値または前記コース遅延値よりも小さいファイン遅延値の分だけ遅延させて内部クロックを出力する遅延部と、前記内部クロックが入力されて前記フィードバッククロックを出力するレプリカモデル部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記ファイン遅延値を調整する位相値調整部とを備える。
【００２３】
また、前述した目的を達成するための本発明の遅延固定ループ回路は、外部クロック及び内部クロックのスキューを補償するために、入力クロックを単位遅延値の分だけ遅延させて出力する遅延固定部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記単位遅延値を調整する遅延値調整部とを備える。
【発明の効果】
【００２４】
本発明によると、ＰＶＴの変動に応じて増加した位相値の分だけの位相が調整された場合、ＰＶＴ変動情報を含むＰＶＴコード信号を用いて前記位相値を調整することによって、ジッタが増加することなく、前記位相値で位相が調整される効果がある。
【図面の簡単な説明】
【００２５】
【図１】従来の位相混合回路１００の構成図である。
【図２】図１における位相混合回路１００を備える従来の遅延固定ループ回路である。
【図３】図２における遅延部２０３の遅延動作を説明するための図面である。
【図４】本発明の一実施形態に係る位相混合回路４００を示す図面である。
【図５】半導体装置でＺＱ較正コード信号を生成するＺＱ較正回路を示す図面である。
【図６】図４における位相混合回路４００を更に詳細に示す図面である。
【図７】図６における信号選択手段６０７の詳細な構成図である。
【図８】図６における位相混合回路４００の動作を説明するための図面である。
【図９】本発明の一実施形態に係る遅延固定ループ回路を示す図面である。
【図１０】図９における遅延部９０３及びファイン遅延値調整部９０７を共に示す詳細な構成図である。
【図１１】図１０における内部クロックＣＬＫ＿ＯＵＴがそれ以上遅延されない場合を示す図面である。
【図１２】本発明の他の実施形態に係る遅延固定ループ回路を示す図面である。
【図１３】図１２における遅延部１２０５及び遅延値調整部１２０９を共に示す図面である。
【発明を実施するための形態】
【００２６】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できるよう詳説するために、本発明の最も好ましい実施形態を添付の図面を参照して説明する。
【００２７】
図４は、本発明の一実施形態に係る位相混合回路４００を示す図面である。
【００２８】
同図に示すように、本発明に係る位相混合回路４００は、位相混合部４０１及び位相値調整部４０３を備える。
【００２９】
位相混合部４０１は、位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を調整し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２の位相を混合し、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力する。ここで、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２であり得る。第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２間には単位遅延値ＵＮＩＴ＿ＤＤだけの位相差が存在する。
【００３０】
一方、ＰＶＴの変動により第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加すると、単位位相値ＰＨ＿ＶＡＬＵＥが連動して増加する。このとき、位相値調整部４０３は、ＰＶＴ変動情報を含むＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して単位位相値ＰＨ＿ＶＡＬＵＥを調整する。すなわち、前述のように、ＰＶＴの変動により、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加した場合、位相値調整部４０３は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞に応答し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加的に調整することで、単位位相値ＰＨ＿ＶＡＬＵＥの増加を防止することができる。位相値調整部４０３において第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加的に調整する過程は、図６を参照して詳説する。
【００３１】
結局、本発明の一実施形態によると、ＰＶＴが変動し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加しても、単位位相値ＰＨ＿ＶＡＬＵＥを本来意図としてした値に維持させ、本来意図としていた単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力することができる。したがって、本発明の一実施形態によると、ＰＶＴが変動してもジッタの増加が防止できる。
【００３２】
ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞は、一実施形態としてＺＱ較正（校正、キャリブレーション）コード信号であり得る。前記ＺＱ較正コード信号は、ＺＱ較正（ＺＱ ｃａｌｉｂｒａｔｉｏｎ）回路により生成され、ＰＶＴ変動に応じて可変される。すなわち、前記ＺＱ較正コード信号は、ＰＶＴ変動情報を含む。以下、ＰＶＴ変動と前記ＺＱ較正コード信号との関係について説明する。
【００３３】
図５は、半導体装置に採用され、前記ＺＱ較正コード信号を生成するＺＱ較正回路である。前記ＺＱ較正コード信号は、プルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｎ＞、ＮＣＯＤＥ＜１：Ｎ＞で構成され得る。 ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞は、プルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｎ＞、ＮＣＯＤＥ＜１：Ｎ＞の中の１つのコード信号であり得る。
【００３４】
同図に示すように、ＺＱ較正回路は、第１プルアップ抵抗部５０１、第２プルアップ抵抗部５０３、プルダウン抵抗部５０５、基準電圧発生器５０７、比較器５０９、５１１、プルアップカウンタ５１３、及びプルダウンカウンタ５１５を備える。
【００３５】
ＺＱノードには、半導体装置のＺＱパッド５１７に接続された基準抵抗５１９と第１プルアップ抵抗部５０１とが並列に接続されている。比較器５０９は、ＺＱノードの電圧と、基準電圧発生器５０７から生成される基準電圧ＶＲＥＦとを比較してアップ／ダウン信号ＵＰ＿１／ＤＯＷＮ＿１を生成する。基準電圧発生器５０７は、ＰＶＴの変動に影響されずに一定の基準電圧ＶＲＥＦを生成する。
【００３６】
プルアップカウンタ５１３は、アップ／ダウン信号ＵＰ＿１／ＤＯＷＮ＿１に応答し、Ｎビット信号からプルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞を活性化して生成する。第１プルアップ抵抗部５０１は、プルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞に応答してＺＱノードの電圧を調整する。すなわち、第１プルアップ抵抗部５０１の多数のプルアップ抵抗がプルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞に応じてターンオン／ターンオフされることによって、第１プルアップ抵抗部５０１の全体抵抗値が調整される。そして、第１プルアップ抵抗部５０１の全体抵抗値に応じてＺＱノードの電圧が調整され、結局、ＺＱノードの電圧と基準電圧ＶＲＥＦとは一致する。
【００３７】
プルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞は、第１プルアップ抵抗部５０１と同じ構成の第２プルアップ抵抗部５０３に入力される。したがって、第２プルアップ抵抗部５０３は、第１プルアップ抵抗部５０１の全体抵抗値と同じ抵抗値を有する。比較器５１１は、Ａノードの電圧と基準電圧ＶＲＥＦとを比較してアップ／ダウン信号ＵＰ＿２／ＤＯＷＮ＿２を生成し、プルダウンカウンタ５１５は、アップ／ダウン信号ＵＰ＿２／ＤＯＷＮ＿２に応答してプルダウンコード信号ＮＣＯＤＥ＜１：Ｌ＞を生成する。結局、Ａノードの電圧と基準電圧ＶＲＥＦとは一致する。設計に応じて、ＺＱ較正回路は、プルアップコード信号ＰＣＯＤＥ＜１：Ｎ＞のみを生成することができる。
【００３８】
ＺＱ較正回路において、ＺＱノード及びＡノードの電圧が基準電圧ＶＲＥＦと比較されることから、ＰＶＴの変動により電源電圧ＶＤＤＱが変動し、ＺＱノード及びＡノードの電圧が変動すると、前記較正コード信号も変動する。すなわち、前記較正コード信号はＰＶＴ変動情報を含み、本発明に係る位相混合回路４００は、一実施形態として前記較正コード信号に応答してＰＶＴの変動に応じて単位位相値ＰＨ＿ＶＡＬＵＥを調整し得る。
【００３９】
図５に示すＺＱ較正回路は、設計に応じてプルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｌ＞、ＮＣＯＤＥ＜１：Ｌ＞のすべてを生成するか、またはプルアップコード信号及びプルダウンコード信号ＰＣＯＤＥ＜１：Ｌ＞、ＮＣＯＤＥ＜１：Ｌ＞の中の１つを生成し得る。例えば、図５に示すＺＱ較正回路が、第１プルアップ抵抗部５０１、基準電圧発生器５０７、比較器５０９、及びプルアップカウンタ５１３を備えて構成されると、プルアップコード信号ＰＣＯＤＥ＜１：Ｌ＞のみを生成し得る。
【００４０】
図６は、図４に示した位相混合回路４００を更に詳細に示す図面である。
【００４１】
同図において、位相混合部４０１が位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞のうちで第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答して動作し、位相値調整部４０３が位相制御信号ＰＨ＿ＣＴＲＬ＜１：Ｋ＞のうちで第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞に応答して動作する場合を一実施形態として説明する。
【００４２】
同図に示すように、位相混合部４０１は、多数の第１駆動手段６０１〜６０３及び第２駆動手段６０４〜６０６を備える。そして、位相値調整部４０３は、信号選択手段６０７、多数の第１追加駆動手段６０９〜６１１、及び第２追加駆動手段６１２〜６１４を備える。
【００４３】
第１駆動手段６０１〜６０３は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してオン／オフされることで、第１入力信号ＩＮ＿１に対する駆動力を調整する。そして、第２駆動手段６０４〜６０６は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してオン／オフされることで、第２入力信号ＩＮ＿２に対する駆動力を調整する。すなわち、第１駆動手段及び第２駆動手段６０１〜６０６は、第１入力信号及び第２入力信号ＩＮ＿１〜ＩＮ＿２に対する駆動力を調整することにより、単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけの位相が可変される位相混合信号ＭＩＸ＿ＯＵＴを出力する。第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞は、第１駆動手段６０１〜６０３及び第２駆動手段６０４〜６０６の各々を構成する個別の駆動手段に対応する。
【００４４】
第１追加駆動手段６０９〜６１１は、信号選択手段６０７が第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードして出力する第１コードＳＣＯＤＥ＜４：６＞に応答し、第１入力信号ＩＮ＿１に対する駆動力を加えて調整する。第２追加駆動手段６１２〜６１４は、信号選択手段６０７が第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードして出力する第２コードＦＣＯＤＥ＜４：６＞に応答し、第２入力信号ＩＮ＿２に対する駆動力を追加で調整する。第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞の各々に対応し、また、第１追加駆動手段６０９〜６１１及び第２追加駆動手段６１２〜６１４の各々を構成する個別の駆動手段に対応する。
【００４５】
前述したように、単位位相値ＰＨ＿ＶＡＬＵＥは、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差、及び第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動する駆動手段の個数に応じて決定される。本発明の一実施形態によると、第１追加駆動手段及び第２追加駆動手段６０９〜６１４を加えて備えることによって、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動する駆動手段の個数が調整でき、したがってＰＶＴが変動しても単位位相値ＰＨ＿ＶＡＬＵＥを維持することができる。
【００４６】
信号選択手段６０７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードし、同じビットの第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞として出力することにより、イネーブルされる追加駆動手段の個数を決定することができる。すなわち、信号選択手段６０７は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１追加駆動手段及び第２追加駆動手段６０９〜６１４にすぐに伝達せずにデコードすることによって、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じてイネーブルされる追加駆動手段の個数を決定することができる。ここで、前記追加駆動手段がイネーブルされるということは、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してオン／オフされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を調整することを意味する。そして、前記追加駆動手段がディセーブルされるということは、常にターンオフされて第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動しないことを意味する。
【００４７】
詳しく説明すると、信号選択手段６０７は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞にデコードし、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて選択される第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞のみが第１追加駆動手段及び第２追加駆動手段６０９〜６１４をイネーブルすることができるようデコードする。例えば、信号選択手段６０７は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞のうち、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて選択された第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：５＞の論理値と、第１コード及び第２コードＳＣＯＤＥ＜４：５＞、ＦＣＯＤＥ＜４：５＞の論理値とが等しくなるようデコードする。そして、信号選択手段６０７は、第１追加駆動手段及び第２追加駆動手段６１１、６１４がディセーブルされるよう、残りの第２位相制御信号ＰＨ＿ＣＴＲＬ＜６＞を第１コード及び第２コードＳＣＯＤＥ＜６＞、ＦＣＯＤＥ＜６＞にデコードする。
【００４８】
以下、位相混合回路４００の具体的な動作過程を説明する。
【００４９】
第１駆動手段及び第２駆動手段６０１〜６０６は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してオン／オフされるが、第２駆動手段６０４〜６０６に入力される第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞はバブルにより反転される。したがって、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞が入力される第１駆動手段６０１〜６０３がターンオンされると、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞が入力される第２駆動手段６０４〜６０６はターンオフされる。第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に応答してターンオンされた駆動手段の個数が多いほど、第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２は強く駆動される。位相混合信号ＭＩＸ＿ＯＵＴの位相は、第１入力信号ＩＮ＿１または第２入力信号ＩＮ＿２のうち、より強く駆動される入力信号の位相に近づく。
【００５０】
第１追加駆動手段及び第２追加駆動手段６０９〜６１４の各々は、第１入力信号または第２入力信号ＩＮ＿１、ＩＮ＿２を駆動して第１駆動手段及び第２駆動手段６０１〜６０６の出力端に伝達する。第１追加駆動手段及び第２追加駆動手段６０９〜６１４は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してイネーブルされてオン／オフされるかディセーブルされるが、第２追加駆動手段６１２〜６１４に入力される第２コードＦＣＯＤＥ＜４：６＞はバブルにより反転される。
【００５１】
信号選択手段６０７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードし、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞を出力する。
【００５２】
例えば、信号選択手段６０７がＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を選択する場合、多数の第１追加駆動手段及び第２追加駆動手段６０９〜６１４は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してすべてイネーブルされてオン／オフされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加で調整する。
【００５３】
そして、信号選択手段６０７がＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４＞を選択する場合、第１追加駆動手段及び第２追加駆動手段６０９、６１２は、第１コード及び第２コードＳＣＯＤＥ＜４＞、ＦＣＯＤＥ＜４＞に応答してイネーブルされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加で調整する。一方、第１追加駆動手段及び第２追加駆動手段６１０、６１１、６１３、６１４は、第１コード及び第２コードＳＣＯＤＥ＜５：６＞、ＦＣＯＤＥ＜５：６＞に応答してすべてディセーブル状態を維持する。
【００５４】
イネーブルされた追加駆動手段の個数の分だけ第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力の最大値は増加し、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差は更に細部的に調整され得る。したがって、ＰＶＴが変動して第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が増加しても、追加駆動手段により単位位相値ＰＨ＿ＶＡＬＵＥは増加しない。
【００５５】
一方、設計に応じて多数の第１追加駆動手段及び第２追加駆動手段６０９〜６１４の個数は変更され得る。
【００５６】
図７は、図６における信号選択手段６０７の詳細な構成図である。
【００５７】
信号選択手段６０７は、選択信号生成手段７０１及びデコード手段７０３を備える。
【００５８】
同図において、信号選択手段６０７が、図５に示されたＺＱ較正回路が生成するプルアップコード信号ＰＣＯＤＥ＜３：４＞に応答して第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞をデコードし、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞を出力する場合を実施形態として説明する。
【００５９】
選択信号生成手段７０１は、プルアップコード信号ＰＣＯＤＥ＜３：４＞をデコードして選択信号ＳＥＬ＜１：３＞を生成する。選択信号ＳＥＬ＜１：３＞は、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞を出力するデコード手段７０３に入力されるが、選択信号ＳＥＬ＜１：３＞に応じてイネーブルされる追加駆動手段の個数が決定される。
【００６０】
例えば、図７に示された選択信号生成手段７０１によると、ＰＶＴが変動することによって、初期プルアップコード信号ＰＣＯＤＥ＜３：４＞が「００」から、「１０」、「０１」、「１１」に変動する場合、選択信号ＳＥＬ＜１：３＞は「０００」から「００１」、「０１１」、「１１１」に変動する。
【００６１】
そして、デコード手段７０３は、選択信号ＳＥＬ＜１：３＞に応じて第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞にデコードする。例えば、選択信号ＳＥＬ＜１＞がハイレベルにイネーブルされて選択信号ＳＥＬ＜２：３＞がローレベルにディセーブルされる場合、第１コード及び第２コードＳＣＯＤＥ＜４＞、ＦＣＯＤＥ＜４＞の論理値は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜４＞の論理値に応じて変わり、第１コード及び第２コードＳＣＯＤＥ＜４＞、ＦＣＯＤＥ＜４＞は、第１追加駆動手段及び第２追加駆動手段６０９、６１２をオン／オフ制御する。そして、第１コード及び第２コードＳＣＯＤＥ＜５：６＞、ＦＣＯＤＥ＜５：６＞の論理値は、第２位相制御信号ＰＨ＿ＣＴＲＬ＜６：８＞の論理値に関わらず一定の値を維持する。すなわち、第１コードＳＣＯＤＥ＜５：６＞の論理値はローレベルに維持され、第２コードＦＣＯＤＥ＜５：６＞の論理値はハイレベルに維持される。したがって、第１コード及び第２コードＳＣＯＤＥ＜５：６＞、ＦＣＯＤＥ＜５：６＞により、第１追加駆動手段及び第２追加駆動手段６１０、６１１、６１３、６１４はすべてターンオフ、すなわちディセーブルされることで、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を駆動しない。
【００６２】
詳説すると、選択信号手段６０７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて選択的に第２位相制御信号ＰＨ＿ＣＴＲＬ＜４：６＞を第１追加駆動手段及び第２追加駆動手段６０９〜６１４に伝達するということがいえ、選択された第２位相制御信号に対応する追加駆動手段のみがイネーブルされる。
【００６３】
図８は、図６における位相混合回路４００の動作を説明するための図面である。
【００６４】
同図において、図６のように位相混合部４０１は、各々３つの第１駆動手段６０１〜６０３、及び第２駆動手段６０４〜６０６を備え、位相値調整部４０３は、各々３つの第１追加駆動手段６０９〜６１１、及び第２追加駆動手段６１２〜６１４を備え、位相混合信号ＭＩＸ＿ＯＵＴの位相が単位位相値ＰＨ＿ＶＡＬＵＥの自然数倍分だけ可変される場合を一実施形態として説明する。
【００６５】
ＰＶＴの変動前の第１追加駆動手段及び第２追加駆動手段６０９〜６１４がすべてディセーブルされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が３である場合、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２を各々駆動する第１駆動手段６０１〜６０３及び第２駆動手段６０４〜６０６の個数が３つであるため、単位位相値ＰＨ＿ＶＡＬＵＥは１である。
【００６６】
ＰＶＴの変動により第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２間の位相差が６に増加した場合、位相値調整部４０３は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して、第１追加駆動手段及び第２追加駆動手段６０９〜６１４の中、一部またはそのすべてをイネーブルする。第１追加駆動手段及び第２追加駆動手段６０９〜６１４がすべてイネーブルされ、第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対する駆動力を追加で調整した場合、単位位相値ＰＨ＿ＶＡＬＵＥは１に維持され得る。
【００６７】
図９は、本発明の一実施形態に係る遅延固定ループ回路を示す図面である。
【００６８】
同図に示すように、本発明に係る遅延固定ループ回路は、位相比較部９０１、遅延部９０３、レプリカモデル部９０５、及び位相値調整部９０７を備え、位相値調整部９０７は、図４に示された位相値調整部４０３に対応する。そして、以下で説明するファイン遅延値ＦＩＮＥ＿ＤＤは、単位位相値ＰＨ＿ＶＡＬＵＥに対応する。
【００６９】
位相比較部９０１は、外部クロックＥＸＴ＿ＣＬＫとレプリカモデル部９０５から出力されるフィードバッククロックＦＢ＿ＣＬＫとの位相を比較し、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差に対する情報を含む比較信号ＣＭＰを出力する。レプリカモデル部９０５は、半導体装置内のクロック遅延成分がモデリングされており、内部クロックＣＬＫ＿ＯＵＴが入力されてフィードバッククロックＦＢ＿ＣＬＫを出力する。遅延部９０３は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差を減少させるため、比較信号ＣＭＰに応答して外部クロックＥＸＴ＿ＣＬＫを、コース遅延値ＣＯＡＲＳＥ＿ＤＤまたはコース遅延値ＣＯＡＲＳＥ＿ＤＤよりも小さいファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延させて、内部クロックＣＬＫ＿ＯＵＴを出力する。外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差をこれ以上減少させない場合、遅延固定、すなわちロック（ｌｏｃｋｉｎｇ）される。
【００７０】
更に詳細には、遅延部９０３は、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差を速く減少させるために、比較的に遅延値の大きいコース遅延値ＣＯＡＲＳＥ＿ＤＤで外部クロックＥＸＴ＿ＣＬＫを遅延させ、ユニット遅延値ＵＮＩＴ＿ＤＤだけの差がある第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を生成する。そして、遅延部９０３は、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合することによって、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差をファイン遅延値ＦＩＮＥ＿ＤＤの分だけ微細に調整する。遅延部９０３は、図１０において更に詳説する。
【００７１】
位相値調整部９０７は、ＰＶＴ変動情報を含むＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力を追加で調整し、ファイン遅延値ＦＩＮＥ＿ＤＤを調整する。本発明に係る遅延固定ループ回路の遅延部９０３は、外部クロックＥＸＴ＿ＣＬＫをファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延させるために、図４の位相混合部４０１に対応するファイン遅延手段１００５（図１０参照）を備える。位相値調整部９０７は、ＰＶＴが変動してもＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答してファイン遅延値ＦＩＮＥ＿ＤＤを維持させる。したがって、ロック時、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの間の位相差がＰＶＴの変動により増加することを防止することができ、結局、増加した遅延値の分だけ発生し得るジッタが除去できる。
【００７２】
図１０は、図９の遅延部９０３及び位相値調整部９０７を共に示す詳細な構成図である。
【００７３】
同図に示すように、遅延部９０３は、遅延制御手段１００１、コース遅延手段１００３、及びファイン遅延手段１００５を備える。位相値調整部９０７は、信号選択手段１００７及び多数の追加駆動手段１００９を備える。信号選択手段１００７は、図６に示された信号選択手段６０７に対応し、多数の追加駆動手段１００９は、図６に示された第１追加駆動手段及び第２追加駆動手段６０９〜６１４に対応する。
【００７４】
同図において、遅延制御手段１００１がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞を生成し、ファイン遅延手段１００５がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞に応答して動作し、位相値調整部９０７がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞に応答して動作する場合を一実施形態として説明する。
【００７５】
遅延制御手段１００１は、比較信号ＣＭＰに応答してコース遅延値ＣＯＡＲＳＥ＿ＤＤを決定するコース遅延制御信号ＣＯＡＲＳＥ＿ＣＴＲＬ＜１：Ｍ＞及びファイン遅延値ＦＩＮＥ＿ＤＤを決定するファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞を出力する。遅延固定ループ回路が、本発明に係る位相値調整部９０７を備えない場合、遅延制御手段１００１がファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞を生成するよう構成されるが、本発明に係る位相値調整部９０７を備えた場合、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞を更に生成するよう構成される。ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞は、比較信号ＣＭＰに応答して生成されるものであって、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のビット数は、ファイン遅延手段１００５の駆動手段及び位相値調整部９０７が備える多数の追加駆動手段１００９によって調整できる。
【００７６】
コース遅延手段１００３は、多数の遅延ユニットから構成され、前記遅延ユニットは、入力信号を単位遅延値ＵＮＩＴ＿ＤＤだけ遅延させて出力する。コース遅延手段１００３は、コース遅延制御信号ＣＯＡＲＳＥ＿ＣＴＲＬ＜１：Ｍ＞に応答して外部クロックＥＸＴ＿ＣＬＫをコース遅延値ＣＯＡＲＳＥ＿ＤＤの分だけ遅延させて、単位遅延値ＵＮＩＴ＿ＤＤの自然数倍だけ差のある第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を出力する。コース遅延値ＣＯＡＲＳＥ＿ＤＤは、単位遅延値ＵＮＩＴ＿ＤＤの２倍であり得る。第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２は、図４の第１入力信号及び第２入力信号ＩＮ＿１、ＩＮ＿２に対応する。
【００７７】
ファイン遅延手段１００５は、前述したように、図４の位相混合部４０１に対応し、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を駆動する多数の駆動手段、例えば、図６に示された第１駆動手段及び第２駆動手段６０１〜６０６から構成される。ファイン遅延手段１００５は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞に応答し、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の位相を混合してファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延された内部クロックＣＬＫ＿ＯＵＴを出力する。ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：３＞は、第１位相制御信号ＰＨ＿ＣＴＲＬ＜１：３＞に対応する。
【００７８】
第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２を駆動してファイン遅延手段１００５の出力端から出力する多数の追加駆動手段１００９は、信号選択手段１００７から出力される第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞に応答してイネーブルされるか、ディセーブルされる。
【００７９】
信号選択手段１００７は、前述のようにＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答してファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞をデコードし、第１コード及び第２コードＳＣＯＤＥ＜４：６＞、ＦＣＯＤＥ＜４：６＞として出力する。このとき、信号選択手段１００７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じてファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞の中の一部またはそのすべてを選択し、多数の追加駆動手段１００９のすべてまたは一部がイネーブルされるようデコードする。
【００８０】
ファイン遅延手段１００５の駆動手段及び多数の追加駆動手段１００９がインバータである場合、遅延部９０３が出力する内部クロックＣＬＫ＿ＯＵＴはインバータによって反転されることが好ましい。
【００８１】
一方、遅延部９０３は、ロック前に内部クロックＣＬＫ＿ＯＵＴをこれ以上ファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延させることができない場合、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の遅延値を調整するが、これについては図１１を参照して詳説する。
【００８２】
図１１は、図１０の内部クロックＣＬＫ＿ＯＵＴがこれ以上遅延されない場合を示す図面である。
【００８３】
同図においては、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力が次第に強まり、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力が次第に弱まり、多数の追加駆動手段１００９がすべてイネーブルされてオン／オフされた場合を一実施形態として説明する。
【００８４】
第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力が強まるほど内部クロックＣＬＫ＿ＯＵＴは、点線で示すように、ファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延される。その後、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１を駆動する駆動手段及び多数の追加駆動手段がすべてターンオンされた場合、実線で示すように、内部クロックＣＬＫ＿ＯＵＴと第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１との位相が一致し、内部クロックＣＬＫ＿ＯＵＴはこれ以上ファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延されない。
【００８５】
内部クロックＣＬＫ＿ＯＵＴをファイン遅延値ＦＩＮＥ＿ＤＤの分だけ更に遅延させるためには、第１コース遅延クロック及び第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１、ＣＯＡＲＳＥ＿ＣＬＫ２の遅延値の調整が必要である。すなわち、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２を、点線で示すように、コース遅延値ＣＯＡＲＳＥ＿ＤＤだけ更に遅延させた後、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力は増加させ、かつ第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力は減少させることで、内部クロックＣＬＫ＿ＯＵＴがファイン遅延値ＦＩＮＥ＿ＤＤの分だけ遅延され得る。
【００８６】
ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞が最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞から最上位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜６＞まで順次にイネーブルされる場合、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のうち、最上位ビットの信号ＦＩＮＥ＿ＣＴＲＬ＜６＞がイネーブルされると、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１を駆動する駆動手段及び多数の追加駆動手段がすべてターンオンされ、内部クロックＣＬＫ＿ＯＵＴはこれ以上遅延されなくなる。したがって、遅延制御手段１００１は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のうち、最上位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜６＞に応答して第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１の遅延値を増加させる。
【００８７】
更に説明すると、前記最上位ビット信号はオン／オフされ、入力信号の駆動力を調整する駆動手段及び多数の追加駆動手段に対応するファイン遅延制御信号の中の最上位ビット信号を意味する。
【００８８】
例えば、多数の追加駆動手段１００９がすべてディセーブルされた場合、ＦＩＮＥ＿ＣＴＲＬ＜３＞が前記最上位ビット信号となり、多数の追加駆動手段１００９のすべてまたはその一部がイネーブルされた場合、ＦＩＮＥ＿ＣＴＲＬ＜４：６＞のうちの１つが前記最上位ビット信号となる。したがって、信号選択手段１００７は、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて多数の追加駆動手段１００９がすべてディセーブルされた場合は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜３＞を、多数の追加駆動手段１００９のすべてまたはその一部がイネーブルされた場合は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜４：６＞のうちの１つを前記最上位ビット信号として遅延制御手段１００１に伝達する。
【００８９】
一方、上記の場合とは反対に、内部クロックＣＬＫ＿ＯＵＴの遅延値をファイン遅延値ＦＩＮＥ＿ＤＤの分だけ減少させることができない場合も存在する。ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞がすべてイネーブルされ、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１と内部クロックＣＬＫ＿ＯＵＴとの位相が一致された状態で、最上位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜６＞から最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞まで順次にディセーブルされ、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力が次第に弱まる場合、最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞がディセーブルされたときが内部クロックＣＬＫ＿ＯＵＴの遅延値がこれ以上減少されない場合である。
【００９０】
このとき、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１の遅延値をコース遅延値ＣＯＡＲＳＥ＿ＤＤだけ減少させた後、第２コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ２に対する駆動力を減少させ、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１に対する駆動力を増加させることで、内部クロックＣＬＫ＿ＯＵＴの遅延値はファイン遅延値ＦＩＮＥ＿ＤＤの分だけ減少され得る。
したがって、遅延制御手段１００１は、ファイン遅延制御信号ＦＩＮＥ＿ＣＴＲＬ＜１：６＞のうち、最下位ビット信号ＦＩＮＥ＿ＣＴＲＬ＜１＞に応答し、第１コース遅延クロックＣＯＡＲＳＥ＿ＣＬＫ１の遅延値がコース遅延値ＣＯＡＲＳＥ＿ＤＤだけ減少されるようにする。
【００９１】
図１２は、本発明の他の実施形態に係る遅延固定ループ回路を示す図面である。
【００９２】
同図に示すように、本発明に係る遅延固定ループ回路は、半導体装置の外部クロックＥＸＴ＿ＣＬＫ及び内部クロックＣＬＫ＿ＯＵＴのスキューを補償するために、入力クロックを単位遅延値ＵＮＩＴ＿ＤＤの自然数倍分だけ遅延させて出力する遅延固定部１２０１、及びＰＶＴ変動情報を含むＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じて単位遅延値ＵＮＩＴ＿ＤＤを調整する遅延値調整部１２０９を備える。前記入力クロックは、外部クロックＥＸＴ＿ＣＬＫまたは外部クロックＥＸＴ＿ＣＬＫがバッファされたクロックであり得る。
【００９３】
遅延固定部１２０１は、位相比較部１２０３、遅延部１２０５、及びレプリカモデル部１２０７を備える。
【００９４】
同図の遅延固定ループ回路の動作は、図９の遅延固定ループ回路と類似している。ただし、図１２の遅延固定ループ回路は、図９の遅延固定ループ回路とは異なって、外部クロックＥＸＴ＿ＣＬＫをその単位遅延値ＵＮＩＴ＿ＤＤの分だけ遅延させる。図１３を参照して遅延部１２０５及び遅延値調整部１２０９の動作を説明する。
【００９５】
図１３は、図１２の遅延部１２０５及び遅延値調整部１２０９を共に示す図面である。
【００９６】
同図に示すように、遅延部１２０５は、多数のＮＡＮＤゲート１３０３、１３０５から構成され、かつ入力信号をその単位遅延値ＵＮＩＴ＿ＤＤの分だけ遅延させて出力する遅延ユニット１３０１を備えて構成され得る。
【００９７】
遅延値調整部１２０９は、並列に接続された多数のＮＭＯＳトランジスタから構成され得、かつＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答して遅延部１２０５の遅延ユニット１３０１に流れる電流量を調整することで単位遅延値ＵＮＩＴ＿ＤＤを調整する。遅延値調整部１２０９は、設計に応じてＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答し、オン／オフされるその他のスイッチ素子から構成され得、同図においては、前記スイッチ素子がＮＭＯＳトランジスタである場合が一実施形態として説明されている。
【００９８】
ＰＶＴの変動により、例えば、遅延ユニット１３０１を駆動する電源電圧ＶＤＤが下降する場合、単位遅延値ＵＮＩＴ＿ＤＤは増加する。このとき、遅延値調整部１２０９は、遅延ユニット１３０１に流れる電流量を増加させることによって単位遅延値ＵＮＩＴ＿ＤＤの増加を防止することができる。
【００９９】
遅延値調整部１２０９を構成している多数のＮＭＯＳトランジスタの一端は第１ＮＡＮＤゲート１３０３に接続され、他端は接地電圧に接続され、かつ前記多数のＮＭＯＳトランジスタは、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応答してオン／オフされる。すなわち、ＰＶＴコード信号ＰＶＴ＿ＣＴＲＬ＜１：Ｎ＞に応じてターンオンされるＮＭＯＳトランジスタの個数が異なり、ターンオンされたＮＭＯＳトランジスタの個数が多いほど電流が流れ得る経路（ｐａｔｈ）が増加する。
【０１００】
したがって、本発明の一実施形態によると、ＰＶＴの変動に応じて遅延ユニット１３０１に流れる電流量を調整することができ、単位遅延値ＵＮＩＴ＿ＤＤの増加を防止できる。結局、ＰＶＴの変動により単位遅延値ＵＮＩＴ＿ＤＤが増加しても単位遅延値ＵＮＩＴ＿ＤＤが本来意図とされた値で維持され、外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫとの位相差の増加を防止することができ、また増加した遅延値だけ発生し得るジッタの増加を防止することができる。
【０１０１】
図面に示さなかったが、遅延部１２０５は、遅延ユニット１３０１と直列に接続された遅延ユニットを更に備え、遅延値調整部１２０９は、多数の遅延ユニットに流れる電流量を調整する。
【０１０２】
本発明は、限定された実施形態及び図面に基づいて説明されたが、本発明はこれによって限定されず、本発明が属する技術分野における通常の知識を有する者によって本発明の技術及び特許請求の範囲の均等範囲内で様々な修正及び変形が可能であることはもちろんである。
【特許請求の範囲】
【請求項１】
位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、
ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部と、
を備えることを特徴とする位相混合回路。
【請求項２】
前記ＰＶＴコード信号は、較正回路の生成する較正コード信号であり、
前記較正回路は、
基準抵抗の接続された所定ノードに並列に接続され、前記較正コード信号に応答してオン／オフされる多数の抵抗手段と、
基準電圧発生器が生成する基準電圧と前記所定ノードの電圧とを比較する比較器と、
該比較器の出力信号に応答し、前記較正コード信号を生成するプルアップカウンタと、
を備えることを特徴とする請求項１に記載の位相混合回路。
【請求項３】
前記位相混合部は、前記位相制御信号に応答してオン／オフされ、前記第１入力信号及び第２入力信号に対する駆動力を調整する多数の駆動手段を備え、
前記位相値調整部は、前記ＰＶＴコード信号及び前記位相制御信号に応答し、前記駆動力を追加的に調整して前記単位位相値を調整することを特徴とする請求項１に記載の位相混合回路。
【請求項４】
前記単位位相値は、前記駆動力の最大値が増加されるほど減少することを特徴とする請求項３に記載の位相混合回路。
【請求項５】
前記位相値調整部は、
前記ＰＶＴコード信号に応答し、多数のビット信号から構成された前記位相制御信号の中の一部を選択する信号選択手段と、
該信号選択手段により選択された位相制御信号に応答してオン／オフされ、前記第１入力信号及び第２入力信号に対する駆動力を追加的に調整する多数の追加駆動手段と、
を備えることを特徴とする請求項３に記載の位相混合回路。
【請求項６】
外部クロックとフィードバッククロックとの位相を比較して比較信号を出力する位相比較部と、
前記比較信号に応答し、前記外部クロックを遅延させて内部クロックを出力する遅延部と、
前記内部クロックが入力され、前記フィードバッククロックを出力するレプリカモデル部と、
ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記遅延部の遅延値を調整する位相値調整部と、
を備えることを特徴とする遅延固定ループ回路。
【請求項７】
前記ＰＶＴコード信号は、較正回路の生成する較正コード信号であり、
前記較正回路は、
基準抵抗の接続された所定ノードに並列に接続され、前記較正コード信号に応答してオン／オフされる多数の抵抗手段と、
基準電圧発生器が生成する基準電圧と前記所定ノードの電圧とを比較する比較器と、
該比較器の出力信号に応答し、前記較正コード信号を生成するプルアップカウンタと、
を備えることを特徴とする請求項６に記載の遅延固定ループ回路。
【請求項８】
前記遅延部は、
前記比較信号に応答してコース遅延制御信号及びファイン遅延制御信号を出力する遅延制御手段と、
前記コース遅延制御信号に応答して前記外部クロックをコース遅延値の分だけ遅延させ、第１コース遅延クロック及び第２コース遅延クロックを出力するコース遅延手段と、
前記ファイン遅延制御信号に応答して前記第１コース遅延クロック及び第２コース遅延クロックの位相を混合し、前記コース遅延値よりも小さいファイン遅延値の分だけ遅延される前記内部クロックを出力するファイン遅延手段と、
を備えることを特徴とする請求項６に記載の遅延固定ループ回路。
【請求項９】
前記ファイン遅延手段は、前記ファイン遅延制御信号に応答してオン／オフされ、前記第１コース遅延クロック及び第２コース遅延クロックに対する駆動力を調整する多数の駆動手段を備え、
前記位相値調整部は、前記ＰＶＴコード信号及び前記ファイン遅延制御コードに応答し、前記駆動力を追加的に調整して前記ファイン遅延値を調整することを特徴とする請求項８に記載の遅延固定ループ回路。
【請求項１０】
前記ファイン遅延値は、前記駆動力の最大値が増加するほど減少することを特徴とする請求項９に記載の遅延固定ループ回路。
【請求項１１】
前記位相値調整部は、
前記ＰＶＴコード信号に応答し、多数のビット信号から構成された前記ファイン遅延制御信号のうち一部のビット信号を選択する信号選択手段と、
該信号選択手段により選択されたファイン遅延制御信号に応答してオン／オフされ、前記第１コース遅延クロック及び第２コース遅延クロックを駆動して前記多数の駆動手段の出力端から出力する多数の追加駆動手段と、
を備えることを特徴とする請求項９に記載の遅延固定ループ回路。
【請求項１２】
前記コース遅延手段は、前記内部クロックが前記第１コース遅延クロックまたは前記第２コース遅延クロックのいずれか１つと位相が一致した場合、前記第１コース遅延クロックまたは前記第２コース遅延クロック中の他の１つの遅延値を前記コース遅延値の分だけ調整することを特徴とする請求項１１に記載の遅延固定ループ回路。
【請求項１３】
前記コース遅延手段は、
前記信号選択手段が選択したファイン遅延制御信号中の最上位のビット信号に応答し、前記第１コース遅延クロックまたは前記第２コース遅延クロック中の他の１つの遅延値を前記コース遅延値の分だけ調整して増加させることを特徴とする請求項１２に記載の遅延固定ループ回路。
【請求項１４】
外部クロック及び内部クロックのスキューを補償するために、入力クロックを単位遅延値の自然数倍分だけ遅延させて出力する遅延固定部と、
ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記単位遅延値を調整する遅延値調整部と、
を備えることを特徴とする遅延固定ループ回路。
【請求項１５】
前記ＰＶＴコード信号は、較正回路の生成する較正コード信号であり、
前記較正回路は、
基準抵抗の接続された所定ノードに並列に接続され、前記較正コード信号に応答してオン／オフされる多数の抵抗手段と、
基準電圧発生器が生成する基準電圧と前記所定ノードの電圧とを比較する比較器と、
該比較器の出力信号に応答し、前記較正コード信号を生成するプルアップカウンタと、
を備えることを特徴とする請求項１４に記載の遅延固定ループ回路。
【請求項１６】
前記遅延固定部は、
前記入力クロックとフィードバッククロックとの位相を比較して比較信号を出力する位相比較部と、
前記比較信号に応答して前記入力クロックを前記単位遅延値の自然数倍分だけ遅延させて出力する遅延ライン部と、
該遅延ライン部が出力する信号を入力して前記フィードバッククロックを出力するレプリカモデル部と、
を備えることを特徴とする請求項１４に記載の遅延固定ループ回路。
【請求項１７】
前記遅延ライン部は、入力信号を前記単位遅延値の自然数倍分だけ遅延させる多数の遅延ユニットを備え、
前記遅延値調整部は、前記多数の遅延ユニットに流れる電流量を調整することを特徴とする請求項１６に記載の遅延固定ループ回路。
【請求項１８】
前記遅延値調整部は、前記遅延ユニットを駆動する電源電圧と接地電圧との間に接続され、前記ＰＶＴコード信号に応答してオン／オフされる多数のスイッチ素子を備えることを特徴とする請求項１７に記載の遅延固定ループ回路。
【請求項１】
位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、
ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部と、
を備えることを特徴とする位相混合回路。
【請求項２】
前記ＰＶＴコード信号は、較正回路の生成する較正コード信号であり、
前記較正回路は、
基準抵抗の接続された所定ノードに並列に接続され、前記較正コード信号に応答してオン／オフされる多数の抵抗手段と、
基準電圧発生器が生成する基準電圧と前記所定ノードの電圧とを比較する比較器と、
該比較器の出力信号に応答し、前記較正コード信号を生成するプルアップカウンタと、
を備えることを特徴とする請求項１に記載の位相混合回路。
【請求項３】
前記位相混合部は、前記位相制御信号に応答してオン／オフされ、前記第１入力信号及び第２入力信号に対する駆動力を調整する多数の駆動手段を備え、
前記位相値調整部は、前記ＰＶＴコード信号及び前記位相制御信号に応答し、前記駆動力を追加的に調整して前記単位位相値を調整することを特徴とする請求項１に記載の位相混合回路。
【請求項４】
前記単位位相値は、前記駆動力の最大値が増加されるほど減少することを特徴とする請求項３に記載の位相混合回路。
【請求項５】
前記位相値調整部は、
前記ＰＶＴコード信号に応答し、多数のビット信号から構成された前記位相制御信号の中の一部を選択する信号選択手段と、
該信号選択手段により選択された位相制御信号に応答してオン／オフされ、前記第１入力信号及び第２入力信号に対する駆動力を追加的に調整する多数の追加駆動手段と、
を備えることを特徴とする請求項３に記載の位相混合回路。
【請求項６】
外部クロックとフィードバッククロックとの位相を比較して比較信号を出力する位相比較部と、
前記比較信号に応答し、前記外部クロックを遅延させて内部クロックを出力する遅延部と、
前記内部クロックが入力され、前記フィードバッククロックを出力するレプリカモデル部と、
ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記遅延部の遅延値を調整する位相値調整部と、
を備えることを特徴とする遅延固定ループ回路。
【請求項７】
前記ＰＶＴコード信号は、較正回路の生成する較正コード信号であり、
前記較正回路は、
基準抵抗の接続された所定ノードに並列に接続され、前記較正コード信号に応答してオン／オフされる多数の抵抗手段と、
基準電圧発生器が生成する基準電圧と前記所定ノードの電圧とを比較する比較器と、
該比較器の出力信号に応答し、前記較正コード信号を生成するプルアップカウンタと、
を備えることを特徴とする請求項６に記載の遅延固定ループ回路。
【請求項８】
前記遅延部は、
前記比較信号に応答してコース遅延制御信号及びファイン遅延制御信号を出力する遅延制御手段と、
前記コース遅延制御信号に応答して前記外部クロックをコース遅延値の分だけ遅延させ、第１コース遅延クロック及び第２コース遅延クロックを出力するコース遅延手段と、
前記ファイン遅延制御信号に応答して前記第１コース遅延クロック及び第２コース遅延クロックの位相を混合し、前記コース遅延値よりも小さいファイン遅延値の分だけ遅延される前記内部クロックを出力するファイン遅延手段と、
を備えることを特徴とする請求項６に記載の遅延固定ループ回路。
【請求項９】
前記ファイン遅延手段は、前記ファイン遅延制御信号に応答してオン／オフされ、前記第１コース遅延クロック及び第２コース遅延クロックに対する駆動力を調整する多数の駆動手段を備え、
前記位相値調整部は、前記ＰＶＴコード信号及び前記ファイン遅延制御コードに応答し、前記駆動力を追加的に調整して前記ファイン遅延値を調整することを特徴とする請求項８に記載の遅延固定ループ回路。
【請求項１０】
前記ファイン遅延値は、前記駆動力の最大値が増加するほど減少することを特徴とする請求項９に記載の遅延固定ループ回路。
【請求項１１】
前記位相値調整部は、
前記ＰＶＴコード信号に応答し、多数のビット信号から構成された前記ファイン遅延制御信号のうち一部のビット信号を選択する信号選択手段と、
該信号選択手段により選択されたファイン遅延制御信号に応答してオン／オフされ、前記第１コース遅延クロック及び第２コース遅延クロックを駆動して前記多数の駆動手段の出力端から出力する多数の追加駆動手段と、
を備えることを特徴とする請求項９に記載の遅延固定ループ回路。
【請求項１２】
前記コース遅延手段は、前記内部クロックが前記第１コース遅延クロックまたは前記第２コース遅延クロックのいずれか１つと位相が一致した場合、前記第１コース遅延クロックまたは前記第２コース遅延クロック中の他の１つの遅延値を前記コース遅延値の分だけ調整することを特徴とする請求項１１に記載の遅延固定ループ回路。
【請求項１３】
前記コース遅延手段は、
前記信号選択手段が選択したファイン遅延制御信号中の最上位のビット信号に応答し、前記第１コース遅延クロックまたは前記第２コース遅延クロック中の他の１つの遅延値を前記コース遅延値の分だけ調整して増加させることを特徴とする請求項１２に記載の遅延固定ループ回路。
【請求項１４】
外部クロック及び内部クロックのスキューを補償するために、入力クロックを単位遅延値の自然数倍分だけ遅延させて出力する遅延固定部と、
ＰＶＴ変動情報を含むＰＶＴコード信号に応じて前記単位遅延値を調整する遅延値調整部と、
を備えることを特徴とする遅延固定ループ回路。
【請求項１５】
前記ＰＶＴコード信号は、較正回路の生成する較正コード信号であり、
前記較正回路は、
基準抵抗の接続された所定ノードに並列に接続され、前記較正コード信号に応答してオン／オフされる多数の抵抗手段と、
基準電圧発生器が生成する基準電圧と前記所定ノードの電圧とを比較する比較器と、
該比較器の出力信号に応答し、前記較正コード信号を生成するプルアップカウンタと、
を備えることを特徴とする請求項１４に記載の遅延固定ループ回路。
【請求項１６】
前記遅延固定部は、
前記入力クロックとフィードバッククロックとの位相を比較して比較信号を出力する位相比較部と、
前記比較信号に応答して前記入力クロックを前記単位遅延値の自然数倍分だけ遅延させて出力する遅延ライン部と、
該遅延ライン部が出力する信号を入力して前記フィードバッククロックを出力するレプリカモデル部と、
を備えることを特徴とする請求項１４に記載の遅延固定ループ回路。
【請求項１７】
前記遅延ライン部は、入力信号を前記単位遅延値の自然数倍分だけ遅延させる多数の遅延ユニットを備え、
前記遅延値調整部は、前記多数の遅延ユニットに流れる電流量を調整することを特徴とする請求項１６に記載の遅延固定ループ回路。
【請求項１８】
前記遅延値調整部は、前記遅延ユニットを駆動する電源電圧と接地電圧との間に接続され、前記ＰＶＴコード信号に応答してオン／オフされる多数のスイッチ素子を備えることを特徴とする請求項１７に記載の遅延固定ループ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−１５７９８６（Ｐ２０１０−１５７９８６Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００９−２０１５６５（Ｐ２００９−２０１５６５）
【出願日】平成２１年９月１日（２００９．９．１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２１年９月１日（２００９．９．１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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