テスト方法及びテスト回路
【課題】ＰＬＬを集積回路に搭載したことによって発生する、そのＰＬＬのジッタ特性の変動を確認する。
【解決手段】テスト回路は、ＰＬＬ１から出力されるクロックｃｋのエッジに生じるジッタをテストする回路であって、帰還信号ｆｂを入力し、制御信号により可変される遅延時間に対応して、前記帰還信号ｆｂを遅延して遅延信号ｄｌを出力する可変遅延回路２０と、前記クロックｃｋに同期して前記遅延信号ｄｌを取り込み、所定のタイミングで前記帰還信号ｆｂに対応する出力信号を出力するＦＦ１１と、前記出力信号ｑｔを毎サイクルで期待値信号ｑｔｅと照合する期待値照合回路３０とを有している。
【解決手段】テスト回路は、ＰＬＬ１から出力されるクロックｃｋのエッジに生じるジッタをテストする回路であって、帰還信号ｆｂを入力し、制御信号により可変される遅延時間に対応して、前記帰還信号ｆｂを遅延して遅延信号ｄｌを出力する可変遅延回路２０と、前記クロックｃｋに同期して前記遅延信号ｄｌを取り込み、所定のタイミングで前記帰還信号ｆｂに対応する出力信号を出力するＦＦ１１と、前記出力信号ｑｔを毎サイクルで期待値信号ｑｔｅと照合する期待値照合回路３０とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路で使用される、フェーズロックループ回路（Phase Locked Loop Circuit）（以下「ＰＬＬ」という。）のジッタテストを行うためのフェーズロックループ回路用のテスト方法及びテスト回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の高速動作化に伴い、大規模集積回路（以下「ＬＳＩ」という。）の内部動作や、外部とのインタフェースをシステムクロックよりも高速で動作させるために、ＬＳＩ内部にＰＬＬを搭載してシステムクロックを逓倍して使用する技術が普及している。しかしながらＰＬＬではジッタが発生するため、このジッタを考慮したＬＳＩの設計が必要となっている。
【０００３】
一般に、従来のＰＬＬのジッタのテストは、ＰＬＬ自身の開発時にジッタ測定用の装置を用いてジッタ性能評価を行い、製品に搭載した場合のジッタの特性は設計保証とされていた。
【０００４】
このような、ＰＬＬのジッタテストに関する技術は、例えば、次のような文献に記載されている。
【０００５】
【特許文献１】特開２００３−１６３５９１号公報
【０００６】
特許文献１には、外部のクロック（以下単にクロックという）に基づいて内部の論理回路に必要なマスタクロックを生成するＰＬＬを内蔵する半導体集積回路において、外部から与えられる制御信号に従って、マスタクロックのパルス数をカウントするカウンタと、カウンタのカウント値を外部に出力するための出力端子を備えたテスト回路が記載されている。
【０００７】
特許文献1のテスト回路では、例えば、次のような作用が行われる。外部からカウンタをリセットさせる制御信号が与えられ、その後、外部クロックに同期してカウンタを所定の期間だけ動作させるための制御信号を与えられる。これにより、出力端子からカウント値が出力される。従って、所定時間の経過後、出力端子のカウント値を読み出すことにより、マスタクロックの周波数を知ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のテスト方法やテスト回路では、次のような課題があった。ＰＬＬの開発時にジッタ測定用の装置を用いてジッタ性能評価を行い、ＰＬＬを製品に搭載した場合のジッタの特性を設計保証とする方法では、ＰＬＬを製品に搭載したことによって発生するジッタ特性の変動を確認することが出来ないという課題があった。また、量産時の選別テストで、ジッタのテストを行おうとした場合、高周波で発振するＰＬＬの逓倍クロックを外部で観測するために、テスト用として高速インタフェースが可能な出力バッファを製品に搭載する必要があり、またその高速で出力するクロックを観測するための高性能な高速テスタが必要となるため、テストコストの増大を招いてしまうという課題があった。
【課題を解決するための手段】
【０００９】
本発明のテスト方法は、ＰＬＬ回路から出力されるクロックのエッジに生じるジッタをテストするテスト方法であって、帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延処理と、前記クロックに同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するクロック同期出力処理と、前記出力信号を毎サイクルで期待値信号と照合する期待値照合処理とを有することを特徴とする。
【００１０】
本発明のテスト回路は、ＰＬＬから出力されるクロックのエッジに生じるジッタをテストするテスト回路であって、帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延回路と、前記クロックに同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するフリップフロップ回路（以下「ＦＦ」という。）と、前記出力信号を毎サイクルで期待値信号と照合する期待値照合回路とを有することを特徴とする。
【００１１】
更に、本発明の他のテスト回路は、ＰＬＬから出力されるクロックのエッジに生じるジッタをテストするテスト回路であって、第１の帰還信号を入力し、第１の制御信号により可変される遅延時間に対応して、前記第１の帰還信号を遅延して第１の遅延信号を出力する第１の可変遅延回路と、前記クロックに同期して前記第１の遅延信号の立ち上がり又は立下りのタイミングで前記第１の遅延信号を取り込み、所定のタイミングで前記第１の帰還信号に対応する第１の出力信号を出力する第１のＦＦと、第２の帰還信号を入力し、第２の制御信号により可変される遅延時間に対応して、前記第２の帰還信号を遅延して第２の遅延信号を出力する第２の可変遅延回路と、前記第１の遅延信号の立ち上がり又は立下りのタイミングに対応し、前記クロックに同期して、前記第２の遅延信号の立下り又は立ち上がりのタイミングで、前記第２の遅延信号を取り込み、所定のタイミングで前記第２の帰還信号に対応する第２の出力信号を出力する第２のＦＦと、前記第１の出力信号を毎サイクルで第１の期待値信号と照合し、前記第２の出力信号を毎サイクルで第２の期待値信号と照合する期待値照合回路とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、次の（１）〜（３）のような効果がある。
【００１３】
（１） ＦＦの出力信号を期待値照合回路にて、毎サイクルで期待値確認を行うことによってＰＬＬのジッタが設計値どおりに仕上がっているかを期待値判定にて確認することが可能となる。
【００１４】
（２） 可変遅延回路を設けたことにより、ＰＬＬのジッタワースト値に対する、ＦＦのセットアップタイミング及びホールドタイミングが規格上のワーストのタイミングとなるように個別に設定が可能となる。
【００１５】
（３） ＦＦのセットアップタイミング及びホールドタイミングの確認結果から、回路全体のタイミングを検証できる。
【発明を実施するための最良の形態】
【００１６】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１７】
（実施例１の構成）
図1は、本発明の実施例１におけるテスト回路を示す構成図である。
【００１８】
本テスト回路１０には、テストの対象となるＰＬＬ１が接続されている。ＰＬＬ１は、システムクロックｃｋ０を逓倍したクロックｃｋを出力する回路であり、この出力側に第１のＦＦ（例えば、リセット機能付きの遅延型ＦＦ（以下「ＤＦＦ」という。））１１が接続されている。ＤＦＦ１１は、クロックｃｋを入力するクロック入力端子Ｃ、解除信号ｒｅｌを入力するリセット端子Ｒ、第１の遅延信号ｄｌを入力するデータ入力端子Ｄ及び出力信号ｑｔを出力する出力端子Ｑを有し、クロックｃｋの立ち上がりで遅延信号ｄｌを取り込んで所定のタイミングで出力信号ｑｔを出力し、解除信号ｒｅｌを入力すると出力信号ｑｔを“０”とする回路である。
【００１９】
ＤＦＦ１１の出力端子Ｑには、インバータ１２が接続されている。インバータ１２は、出力信号ｑｔを反転して第１の帰還信号ｆｂを出力する回路であり、この出力側に第１の可変遅延回路２０が接続されている。可変遅延回路２０は、帰還信号ｆｂを入力し、制御信号（例えば、セレクト信号）ｓｔにより可変される遅延時間に対応して、その帰還信号ｆｂを遅延して遅延信号ｄｌを出力する回路であり、この出力側がＤＦＦ１１のデータ入力端子Ｄに接続されている。
【００２０】
更に、ＤＦＦ１１の出力端子Ｑには、期待値照合回路３０が接続されている。期待値照合回路３０は、出力信号ｑｔを毎サイクルで期待値信号ｑｔｅと照合し、この照合結果を外部端子４０へ出力する回路である。
【００２１】
図２は、図１の可変遅延回路２０の例を示す構成図である。
可変遅延回路２０は、帰還信号ｆｂを異なる遅延時間で遅延するための複数のセットアップタイミング用の遅延素子２１−１〜２１−ｎを有するセットアップ遅延回路部２１と、帰還信号ｆｂを異なる遅延時間で遅延するための複数のホールドタイミング用の遅延素子２２−１〜２２−ｎを有するホールド遅延回路部２２とを有している。
【００２２】
このセットアップ遅延回路部２１及びホールド遅延回路部２２には、選択部２３が接続されている。選択部２３は、セットアップ遅延回路部２１の出力側に接続された第１のマルチプレクサ２３−１とホールド遅延回路部２２の出力側に接続された第２のマルチプレクサ２３−２とを有している。
【００２３】
第１のマルチプレクサ２３−１は、セレクト信号ｓｔにより複数の遅延素子２１−１〜２１−ｎにおける出力信号のいずれか１つを選択して出力する回路である。第２のマルチプレクサ２３−２は、セレクト信号ｓｔにより複数の遅延素子２２−１〜２２−ｎにおける出力信号のいずれか１つを選択して出力する回路である。
【００２４】
これらの第１及び第２のマルチプレクサの出力側には第３のマルチプレクサ２３−３が接続されている。第３のマルチプレクサ２３−３は、セレクト信号ｓｔにより第１又は第２のマルチプレクサ２３−１、２３−２における出力信号のいずれか１つを選択して遅延信号ｄｌを出力する回路である。
【００２５】
図３は、図１の期待値照合回路３０の例を示す構成図である。
この期待値照合回路３０は、リセット機能付きＤＦＦ３１を有している。ＤＦＦ３１は、クロックｃｋを入力するクロック入力端子Ｃ、解除信号ｒｅｌを入力するリセット端子Ｒ、帰還信号ｆｂｅを入力するデータ入力端子Ｄ及び期待値信号ｑｔｅを出力する出力端子Ｑを有している。ＤＦＦ３１の出力端子Ｑには、期待値信号ｑｔｅを反転するインバータ３２を介して、そのＤＦＦ３１のデータ入力端子Ｄが接続されている。
【００２６】
更に、ＤＦＦ３１の出力端子Ｑには、２入力の排他的論理和素子（以下「ＥＯＲ素子」という。）３３が接続されている。ＥＯＲ素子３３は、期待値信号ｑｔｅと出力信号ｑｔとが一致するか否かを検出し、一致したときには“０”、不一致のときは、“１”の照合結果を出力する素子である。
【００２７】
（実施例１のテスト方法）
図４は、図１のテスト回路のホールドタイミングの動作を示すタイムチャートである。
【００２８】
図４において、システムクロックｃｋ０が、ＰＬＬ 1に入力されると、ＰＬＬ1は発振を開始する。ＰＬＬ1は回路仕様に定められたロックアップ時間が経過した後、クロック入力信号ｃｋ０と位相が合ったロック状態となる。ロックしたＰＬＬ１から逓倍されたクロックｃｋが出力され、ＦＦ１１のクロック入力端子Ｃへ入力される。ＰＬＬ１の仕様に定められたロックアップ時間が経過した後に、時刻ｔ０で、リセット入力端子Ｒに、解除信号ｒｅｌが入力され、ＦＦ１１のリセット状態が解除される。
【００２９】
リセット解除によりＦＦ１１は、時刻ｔ１において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、そのホールドタイムＴ１での遅延信号ｄｌの値が“１”であるので出力信号ｑｔを“１”として出力する。この出力信号ｑｔは、インバータ１２に入力され、反転されて帰還信号ｆｂとして“０”で出力され、可変遅延回路２０で所定の時間遅延される。
【００３０】
次に、ＦＦ１１は、時刻ｔ２において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、そのホールドタイムＴ２での遅延信号ｄｌの値が“０”であるので出力信号ｑｔを“０”として出力する。この繰り返しでＦＦ１１は、“０”と“１”とを交互に出力するトグル動作をする。
【００３１】
図５は、図１のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【００３２】
図５において、時刻ｔ０におけるリセット解除により、ＦＦ１１は、時刻ｔ１で、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、遅延信号ｄｌの値が“１”であるので出力信号ｑｔを“１”として出力する。この出力信号ｑｔは、インバータ１２に入力され、反転されて帰還信号ｆｂとして“０”で出力され、可変遅延回路２０で所定の時間遅延される。
【００３３】
時刻ｔ２において、そのセットアップタイミングＴ３での遅延信号ｄｌの値が“０”であるので出力信号ｑｔを“０”として出力する。この出力信号ｑｔは、インバータ１２に入力され、反転されて帰還信号ｆｂとして“１”で出力され、可変遅延回路２０で所定の時間遅延される。
【００３４】
次に、ＦＦ１１は、時刻ｔ３において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、そのセットアップタイミングＴ４での遅延信号ｄｌの値が“１”であるので出力信号ｑｔを“１”として出力する。この繰り返しで、ＦＦ１１は、“０”と“１”とを交互に出力するトグル動作をする。
【００３５】
このトグル動作で出力される出力信号ｑｔは、期待値信号ｑｔｅと照合されるため、期待値照合回路３０に入力される。期待値照合回路３０のＦＦ３１の期待値信号ｑｔｅは、インバータ３２を経由して、ＦＦ３１の入力端子Ｄに帰還信号ｆｂｅとして入力される。ＦＦ３１は、クロックｃｋのタイミングで、帰還信号ｆｂｅを取り込み、期待値信号ｑｔｅを出力する。
【００３６】
期待値信号ｑｔｅは、ＦＦ１１の出力信号ｑｔと共に、排他的論理和回路である２入力のＥＯＲ素子３３に入力され、ＥＯＲ素子３３は、期待値信号ｑｔｅと出力信号ｑｔが一致すれば、正常として“０”を出力し、不一致の場合は、フェイルとして“１”を出力する。
【００３７】
図６は、図５の時刻ｔ３付近の拡大図である。
図６において、セレクト信号ｓｔの切り替えにより、可変遅延回路２０内の遅延素子２１−１〜２１−ｎのいずれかを選択し、ジッタのマイナス側ワースト規格値ｊｗｍ１に対して、セットアップタイミング遅延時間を例えば、ＦＦ１１の規格値上のワースト値（設計ワースト値）となるように設定する。この場合は、タイミングマージンＴａが一定の幅を有しているのでジッタテストの結果は正常となる。
【００３８】
更に、例えば、セットアップタイミングマージンＴａが“０”となるように、可変遅延回路２０内のセットアップタイミング遅延素子２１−１〜２１−ｎを選択する。この場合は、クロックｃｋが、ジッタマイナス側ワーストｊｗｍ１になったときは、この立ち上がりで遅延信号ｄｌをラッチすると、その値は“０”となり、クロックｃｋが、ジッタプラス側ワーストｊｗｐ１になったときは、この立ち上がりで遅延信号ｄｌをラッチすると、その値は“１”となり、クロックｃｋが、ジッタマイナス側ワーストｊｗｍ１とジッタプラス側ワーストｊｗｐ１との間にあるときは、クロックｃｋの立ち上がりで遅延信号ｄｌをラッチすると、その値は“０”又は“１”となる。
【００３９】
つまり、セットアップタイミングマージンＴａが“０”となる場合は、ジッタテストの結果は、正常とフェイルが混在することが予想される。この状態で、ジッタテストを行って、期待値照合回路３０の出力の分布を統計処理することで、テスト対象のＰＬＬ１のジッタの実力を評価することができる。例えば、Ｔａが“０”での、ジッタテストの結果、すべて正常値であれば、テスト対象のＰＬＬ１の実力は、規格値以上あると判断される。
【００４０】
同様に、タイミングマージンＴａの値を様々に変化させ、可変遅延回路２０において、セットアップタイミング遅延時間を設定し、ジッタテスト結果の正常、フェイルの分布を統計処理することで、テスト対象のＰＬＬ１のジッタ特性を調べることができる。
【００４１】
図７は、図４の時刻ｔ１付近の拡大図である。
図７において、セレクト信号ｓｔの切り替えにより、可変遅延回路２０内の遅延素子２２−１〜２２−ｎのいずれかを選択し、ジッタのプラス側ワースト規格値ｊｗｐ２に対して、ホールドタイミング遅延時間を例えば、ＦＦ１１の規格値上のワースト値（設計ワースト値）となるように設定する。この場合は、タイミングマージンＴｂが一定の幅を有しているのでジッタテストの結果は正常となる。
【００４２】
更に、例えば、タイミングマージンＴｂが“０”となるように、可変遅延回路２０内のホールドタイミング遅延素子２２−１〜２２−ｎを選択する。この状態で、ジッタテストを行って、期待値照合回路３０の出力の分布を統計処理することで、テスト対象のＰＬＬ１のジッタの実力を評価することができる。例えば、Ｔｂが“０”での、ジッタテストの結果、すべて正常値であれば、テスト対象のＰＬＬ１の実力は、規格値以上あると判断される。
【００４３】
同様に、タイミングマージンＴｂの値を様々に変化させ、それに応じて可変遅延回路２０において、ホールドタイミング遅延時間を設定し、ジッタテスト結果の正常、フェイルの分布を統計処理することで、テスト対象のＰＬＬ１のジッタ特性を調べることができる。
【００４４】
（実施例１の効果）
本実施例１によれば、次の（１）〜（３）の効果がある。
【００４５】
（１） ＦＦ１１の出力信号ｑｔを期待値照合回路３０にて、毎サイクルで期待値確認を行い、その結果を統計処理することによってＰＬＬ1のジッタが設計値どおりに仕上がっているかを確認することが可能となる。
【００４６】
（２） 可変遅延回路２０を設けたことにより、ＰＬＬ１のジッタワースト値に対するＦＦ１１のセットアップタイミングＴ３、Ｔ４及びホールドタイミングＴ１、Ｔ２が規格上のワーストのタイミングとなるように設定が可能となり、その状態で正常動作が可能か否かの確認が可能となる。
【００４７】
（３） ＦＦ１１のセットアップタイミングＴ３、Ｔ４及びホールドタイミングＴ１、Ｔ２の確認結果から、回路全体のタイミングを検証できる。
【実施例２】
【００４８】
（実施例２の構成）
図８は、本発明の実施例２におけるテスト回路を示す構成図であり、実施例１を示す図１中の要素と同一の要素については同一の符号が付されている。
【００４９】
実施例２では実施例１のテスト回路１０に、セット機能付きのＦＦ１１Ａを使用したトグル回路を追加したものである。実施例１では、毎サイクルで期待値を照合しており、照合対象の出力信号ｑｔは”０”と”１”とが交互に繰り返されていた。本実施例２では、その反転データも同時にテストできるようにしたものである。
【００５０】
本テスト回路１０Ａには、テストの対象となるＰＬＬ１が接続されている。ＰＬＬ１は、システムクロックｃｋ０を逓倍したクロックｃｋを出力する回路であり、この出力側に第２のＦＦ（例えば、セット機能付きの遅延型ＦＦ（以下「ＤＦＦ」という。））１１Ａが接続されている。ＤＦＦ１１Ａは、クロックｃｋを入力するクロック入力端子Ｃ、解除信号ｒｅｌを入力するセット端子Ｓ、第２の遅延信号ｄｌＡを入力するデータ入力端子Ｄ及び出力信号ｑｔＡを出力する出力端子Ｑを有し、クロックｃｋの立ち上がりで遅延信号ｄｌＡを取り込んで所定のタイミングで出力し、解除信号ｒｅｌを入力すると出力信号ｑｔＡを“１”とする回路である。
【００５１】
ＤＦＦ１１Ａの出力端子Ｑには、インバータ１２Ａを介して第２の可変遅延回路２０Ａが接続されている。可変遅延回路２０Ａは、帰還信号ｆｂＡを入力し、制御信号（例えば、セレクト信号）ｓｔにより可変される遅延時間に対応して、その帰還信号ｆｂを遅延して遅延信号ｄｌＡを出力する回路であり、この出力側がＤＦＦ１１Ａのデータ入力端子Ｄに接続されている。
【００５２】
更に、ＤＦＦ１１の出力端子Ｑには、期待値照合回路３０Ａが接続されている。期待値照合回路３０Ａは、出力信号ｑｔＡを毎サイクルで期待値信号ｑｔｅと照合し、この照合結果を外部端子４０Ａへ出力する回路である。
【００５３】
期待値照合回路３０Ａは、図示しないが、出力信号ｑｔ及び出力信号ｑｔＡに対応して、２対の、ＦＦ、インバータ及び排他的論理和回路から構成されている。テスト結果の出力は、それぞれの排他的論理和回路の出力として外部端子４０及び外部端子４０Ａに２対で出力される。
【００５４】
（実施例２の方法）
図９は、図８のテスト回路のホールドタイミングの動作を示すタイムチャートである。
【００５５】
図９において、クロック入力信号ｃｋ０が、ＰＬＬ1に入力されると、ＰＬＬ1は発振を開始する。ＰＬＬ１は、一定時間後にクロック入力信号ｃｋ０と位相が合ったロック状態となる。ロックしたＰＬＬ１からの逓倍されたクロックｃｋが出力され、ＦＦ１１Ａのクロック入力端子Ｃへ入力される。ＰＬＬ１がロック状態になった後に、時刻ｔ０で、セット入力端子Ｓに、解除信号ｒｅｌが入力され、ＦＦ１１Ａのセットが解除される。
【００５６】
セット解除によりＦＦ１１Ａは、時刻ｔ１において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌＡをラッチし、そのホールドタイミングＴ５での遅延信号ｄｌＡの値が“０”であるので出力信号ｑｔＡを“０”として出力する。この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂとして“１”で出力され、可変遅延回路２０Ａで所定の時間遅延される。
【００５７】
次に、ＦＦ１１Ａは、時刻ｔ２において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌＡをラッチし、そのホールドタイミングＴ６での遅延信号ｄｌＡの値が“１”であるので出力信号ｑｔＡを“１”として出力する。この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂとして“０”で出力され、可変遅延回路２０Ａで所定の時間遅延される。
この繰り返しでＦＦ１１Ａは、“０”と“１”とを交互に出力するトグル動作をする。
【００５８】
図１０は、図８のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【００５９】
図１０において、時刻ｔ０におけるセット解除によりＦＦ１１Ａは、時刻ｔ１において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌＡをラッチし、遅延信号ｄｌＡの値が“０”であるので出力信号ｑｔＡを“０”として出力する。
【００６０】
この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂとして“１”で出力され、可変遅延回路２０Ａで所定の時間遅延される。
【００６１】
時刻ｔ２において、ロック信号ｃｋの立ち上がりエッジで、遅延信号ｄｌＡがラッチされ、そのセットアップタイミングＴ７での遅延信号ｄｌＡの値が“１”であるので出力信号ｑｔＡを“１”として出力する。この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂＡとして“０”で出力され、可変遅延回路２０で所定の時間遅延される。この繰り返しでＦＦ１１Ａは、“０”と“１”とを交互に出力するトグル動作をする。このトグル動作で出力される出力信号ｑｔＡは、期待値照合回路３０Ａに入力される。
【００６２】
（実施例２の効果）
本実施例２によれば、実施例１の効果に加え、次の効果がある。
【００６３】
セット付きＦＦ１１Ａのトグル回路を追加したことにより、同一のクロックｃｋのエッジで、遅延信号ｄｌ及び遅延信号ｄｌに対し反転した遅延信号ｄｌＡをキャプチャすることが可能となり、同一クロックｃｋのエッジでの遅延信号ｄｌ及び遅延信号ｄｌの立ち上がり、立下りの違いによるＰＬＬ１のジッタ特性を確認することが可能となる。
【００６４】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００６５】
（ａ） 実施例１では、リセット機能付きＦＦ１１を用いて説明したが、セット機能付きＦＦ１１Ａを用いることもでき、これにより、実施例１と同様の効果が得られる。
【００６６】
（ｂ） 実施例２では、リセット機能付きＦＦ１１とセット機能付きＦＦ１１Ａの２つを用いて説明したが、セット、リセット機能付きＦＦを用いて、入力データの立ち上がり、立下りをテストすることもできる。
【００６７】
（ｃ） 実施例１及び２では、ＦＦ１１、１１Ａの出力信号ｑｔ、ｑｔＡを帰還信号ｆｂ、帰還信号ｆｂＡに用いているが、出力端子Ｑ及び反転端子ＱＮ付きＦＦを使用して反転端子ＱＮの出力を帰還信号ｆｂ、帰還信号ｆｂＡに用いることもできる。
【００６８】
（ｄ）実施例１及び２では、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをＤＦＦ１１及びＤＦＦ１１Ａでラッチする構成でしたが、クロックｃｋの立下りエッジでラッチする構成にしてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１におけるテスト回路を示す構成図である。
【図２】図１の可変遅延回路２０の例を示す構成図である。
【図３】図３は、図１の期待値照合回路の例を示す構成図である。
【図４】図１の回路のホールドタイミングの動作を示すタイムチャートである。
【図５】図１のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【図６】図５の時刻ｔ３付近の拡大図である。
【図７】図４の時刻ｔ１付近の拡大図である。
【図８】本発明の実施例２におけるテスト回路を示す構成図である。
【図９】図８のテスト回路のホールドタイミングの動作を示すタイムチャートである。
【図１０】図８のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【符号の説明】
【００７０】
１ ＰＬＬ
１１，１１Ａ リセット機能付きＦＦ
１２，１２Ａ インバータ
２０，２０Ａ 可変遅延回路
３０，３０Ａ 期待値照合回路
４０，４０Ａ 外部端子
【技術分野】
【０００１】
本発明は、半導体集積回路で使用される、フェーズロックループ回路（Phase Locked Loop Circuit）（以下「ＰＬＬ」という。）のジッタテストを行うためのフェーズロックループ回路用のテスト方法及びテスト回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の高速動作化に伴い、大規模集積回路（以下「ＬＳＩ」という。）の内部動作や、外部とのインタフェースをシステムクロックよりも高速で動作させるために、ＬＳＩ内部にＰＬＬを搭載してシステムクロックを逓倍して使用する技術が普及している。しかしながらＰＬＬではジッタが発生するため、このジッタを考慮したＬＳＩの設計が必要となっている。
【０００３】
一般に、従来のＰＬＬのジッタのテストは、ＰＬＬ自身の開発時にジッタ測定用の装置を用いてジッタ性能評価を行い、製品に搭載した場合のジッタの特性は設計保証とされていた。
【０００４】
このような、ＰＬＬのジッタテストに関する技術は、例えば、次のような文献に記載されている。
【０００５】
【特許文献１】特開２００３−１６３５９１号公報
【０００６】
特許文献１には、外部のクロック（以下単にクロックという）に基づいて内部の論理回路に必要なマスタクロックを生成するＰＬＬを内蔵する半導体集積回路において、外部から与えられる制御信号に従って、マスタクロックのパルス数をカウントするカウンタと、カウンタのカウント値を外部に出力するための出力端子を備えたテスト回路が記載されている。
【０００７】
特許文献1のテスト回路では、例えば、次のような作用が行われる。外部からカウンタをリセットさせる制御信号が与えられ、その後、外部クロックに同期してカウンタを所定の期間だけ動作させるための制御信号を与えられる。これにより、出力端子からカウント値が出力される。従って、所定時間の経過後、出力端子のカウント値を読み出すことにより、マスタクロックの周波数を知ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のテスト方法やテスト回路では、次のような課題があった。ＰＬＬの開発時にジッタ測定用の装置を用いてジッタ性能評価を行い、ＰＬＬを製品に搭載した場合のジッタの特性を設計保証とする方法では、ＰＬＬを製品に搭載したことによって発生するジッタ特性の変動を確認することが出来ないという課題があった。また、量産時の選別テストで、ジッタのテストを行おうとした場合、高周波で発振するＰＬＬの逓倍クロックを外部で観測するために、テスト用として高速インタフェースが可能な出力バッファを製品に搭載する必要があり、またその高速で出力するクロックを観測するための高性能な高速テスタが必要となるため、テストコストの増大を招いてしまうという課題があった。
【課題を解決するための手段】
【０００９】
本発明のテスト方法は、ＰＬＬ回路から出力されるクロックのエッジに生じるジッタをテストするテスト方法であって、帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延処理と、前記クロックに同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するクロック同期出力処理と、前記出力信号を毎サイクルで期待値信号と照合する期待値照合処理とを有することを特徴とする。
【００１０】
本発明のテスト回路は、ＰＬＬから出力されるクロックのエッジに生じるジッタをテストするテスト回路であって、帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延回路と、前記クロックに同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するフリップフロップ回路（以下「ＦＦ」という。）と、前記出力信号を毎サイクルで期待値信号と照合する期待値照合回路とを有することを特徴とする。
【００１１】
更に、本発明の他のテスト回路は、ＰＬＬから出力されるクロックのエッジに生じるジッタをテストするテスト回路であって、第１の帰還信号を入力し、第１の制御信号により可変される遅延時間に対応して、前記第１の帰還信号を遅延して第１の遅延信号を出力する第１の可変遅延回路と、前記クロックに同期して前記第１の遅延信号の立ち上がり又は立下りのタイミングで前記第１の遅延信号を取り込み、所定のタイミングで前記第１の帰還信号に対応する第１の出力信号を出力する第１のＦＦと、第２の帰還信号を入力し、第２の制御信号により可変される遅延時間に対応して、前記第２の帰還信号を遅延して第２の遅延信号を出力する第２の可変遅延回路と、前記第１の遅延信号の立ち上がり又は立下りのタイミングに対応し、前記クロックに同期して、前記第２の遅延信号の立下り又は立ち上がりのタイミングで、前記第２の遅延信号を取り込み、所定のタイミングで前記第２の帰還信号に対応する第２の出力信号を出力する第２のＦＦと、前記第１の出力信号を毎サイクルで第１の期待値信号と照合し、前記第２の出力信号を毎サイクルで第２の期待値信号と照合する期待値照合回路とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、次の（１）〜（３）のような効果がある。
【００１３】
（１） ＦＦの出力信号を期待値照合回路にて、毎サイクルで期待値確認を行うことによってＰＬＬのジッタが設計値どおりに仕上がっているかを期待値判定にて確認することが可能となる。
【００１４】
（２） 可変遅延回路を設けたことにより、ＰＬＬのジッタワースト値に対する、ＦＦのセットアップタイミング及びホールドタイミングが規格上のワーストのタイミングとなるように個別に設定が可能となる。
【００１５】
（３） ＦＦのセットアップタイミング及びホールドタイミングの確認結果から、回路全体のタイミングを検証できる。
【発明を実施するための最良の形態】
【００１６】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１７】
（実施例１の構成）
図1は、本発明の実施例１におけるテスト回路を示す構成図である。
【００１８】
本テスト回路１０には、テストの対象となるＰＬＬ１が接続されている。ＰＬＬ１は、システムクロックｃｋ０を逓倍したクロックｃｋを出力する回路であり、この出力側に第１のＦＦ（例えば、リセット機能付きの遅延型ＦＦ（以下「ＤＦＦ」という。））１１が接続されている。ＤＦＦ１１は、クロックｃｋを入力するクロック入力端子Ｃ、解除信号ｒｅｌを入力するリセット端子Ｒ、第１の遅延信号ｄｌを入力するデータ入力端子Ｄ及び出力信号ｑｔを出力する出力端子Ｑを有し、クロックｃｋの立ち上がりで遅延信号ｄｌを取り込んで所定のタイミングで出力信号ｑｔを出力し、解除信号ｒｅｌを入力すると出力信号ｑｔを“０”とする回路である。
【００１９】
ＤＦＦ１１の出力端子Ｑには、インバータ１２が接続されている。インバータ１２は、出力信号ｑｔを反転して第１の帰還信号ｆｂを出力する回路であり、この出力側に第１の可変遅延回路２０が接続されている。可変遅延回路２０は、帰還信号ｆｂを入力し、制御信号（例えば、セレクト信号）ｓｔにより可変される遅延時間に対応して、その帰還信号ｆｂを遅延して遅延信号ｄｌを出力する回路であり、この出力側がＤＦＦ１１のデータ入力端子Ｄに接続されている。
【００２０】
更に、ＤＦＦ１１の出力端子Ｑには、期待値照合回路３０が接続されている。期待値照合回路３０は、出力信号ｑｔを毎サイクルで期待値信号ｑｔｅと照合し、この照合結果を外部端子４０へ出力する回路である。
【００２１】
図２は、図１の可変遅延回路２０の例を示す構成図である。
可変遅延回路２０は、帰還信号ｆｂを異なる遅延時間で遅延するための複数のセットアップタイミング用の遅延素子２１−１〜２１−ｎを有するセットアップ遅延回路部２１と、帰還信号ｆｂを異なる遅延時間で遅延するための複数のホールドタイミング用の遅延素子２２−１〜２２−ｎを有するホールド遅延回路部２２とを有している。
【００２２】
このセットアップ遅延回路部２１及びホールド遅延回路部２２には、選択部２３が接続されている。選択部２３は、セットアップ遅延回路部２１の出力側に接続された第１のマルチプレクサ２３−１とホールド遅延回路部２２の出力側に接続された第２のマルチプレクサ２３−２とを有している。
【００２３】
第１のマルチプレクサ２３−１は、セレクト信号ｓｔにより複数の遅延素子２１−１〜２１−ｎにおける出力信号のいずれか１つを選択して出力する回路である。第２のマルチプレクサ２３−２は、セレクト信号ｓｔにより複数の遅延素子２２−１〜２２−ｎにおける出力信号のいずれか１つを選択して出力する回路である。
【００２４】
これらの第１及び第２のマルチプレクサの出力側には第３のマルチプレクサ２３−３が接続されている。第３のマルチプレクサ２３−３は、セレクト信号ｓｔにより第１又は第２のマルチプレクサ２３−１、２３−２における出力信号のいずれか１つを選択して遅延信号ｄｌを出力する回路である。
【００２５】
図３は、図１の期待値照合回路３０の例を示す構成図である。
この期待値照合回路３０は、リセット機能付きＤＦＦ３１を有している。ＤＦＦ３１は、クロックｃｋを入力するクロック入力端子Ｃ、解除信号ｒｅｌを入力するリセット端子Ｒ、帰還信号ｆｂｅを入力するデータ入力端子Ｄ及び期待値信号ｑｔｅを出力する出力端子Ｑを有している。ＤＦＦ３１の出力端子Ｑには、期待値信号ｑｔｅを反転するインバータ３２を介して、そのＤＦＦ３１のデータ入力端子Ｄが接続されている。
【００２６】
更に、ＤＦＦ３１の出力端子Ｑには、２入力の排他的論理和素子（以下「ＥＯＲ素子」という。）３３が接続されている。ＥＯＲ素子３３は、期待値信号ｑｔｅと出力信号ｑｔとが一致するか否かを検出し、一致したときには“０”、不一致のときは、“１”の照合結果を出力する素子である。
【００２７】
（実施例１のテスト方法）
図４は、図１のテスト回路のホールドタイミングの動作を示すタイムチャートである。
【００２８】
図４において、システムクロックｃｋ０が、ＰＬＬ 1に入力されると、ＰＬＬ1は発振を開始する。ＰＬＬ1は回路仕様に定められたロックアップ時間が経過した後、クロック入力信号ｃｋ０と位相が合ったロック状態となる。ロックしたＰＬＬ１から逓倍されたクロックｃｋが出力され、ＦＦ１１のクロック入力端子Ｃへ入力される。ＰＬＬ１の仕様に定められたロックアップ時間が経過した後に、時刻ｔ０で、リセット入力端子Ｒに、解除信号ｒｅｌが入力され、ＦＦ１１のリセット状態が解除される。
【００２９】
リセット解除によりＦＦ１１は、時刻ｔ１において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、そのホールドタイムＴ１での遅延信号ｄｌの値が“１”であるので出力信号ｑｔを“１”として出力する。この出力信号ｑｔは、インバータ１２に入力され、反転されて帰還信号ｆｂとして“０”で出力され、可変遅延回路２０で所定の時間遅延される。
【００３０】
次に、ＦＦ１１は、時刻ｔ２において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、そのホールドタイムＴ２での遅延信号ｄｌの値が“０”であるので出力信号ｑｔを“０”として出力する。この繰り返しでＦＦ１１は、“０”と“１”とを交互に出力するトグル動作をする。
【００３１】
図５は、図１のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【００３２】
図５において、時刻ｔ０におけるリセット解除により、ＦＦ１１は、時刻ｔ１で、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、遅延信号ｄｌの値が“１”であるので出力信号ｑｔを“１”として出力する。この出力信号ｑｔは、インバータ１２に入力され、反転されて帰還信号ｆｂとして“０”で出力され、可変遅延回路２０で所定の時間遅延される。
【００３３】
時刻ｔ２において、そのセットアップタイミングＴ３での遅延信号ｄｌの値が“０”であるので出力信号ｑｔを“０”として出力する。この出力信号ｑｔは、インバータ１２に入力され、反転されて帰還信号ｆｂとして“１”で出力され、可変遅延回路２０で所定の時間遅延される。
【００３４】
次に、ＦＦ１１は、時刻ｔ３において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをラッチし、そのセットアップタイミングＴ４での遅延信号ｄｌの値が“１”であるので出力信号ｑｔを“１”として出力する。この繰り返しで、ＦＦ１１は、“０”と“１”とを交互に出力するトグル動作をする。
【００３５】
このトグル動作で出力される出力信号ｑｔは、期待値信号ｑｔｅと照合されるため、期待値照合回路３０に入力される。期待値照合回路３０のＦＦ３１の期待値信号ｑｔｅは、インバータ３２を経由して、ＦＦ３１の入力端子Ｄに帰還信号ｆｂｅとして入力される。ＦＦ３１は、クロックｃｋのタイミングで、帰還信号ｆｂｅを取り込み、期待値信号ｑｔｅを出力する。
【００３６】
期待値信号ｑｔｅは、ＦＦ１１の出力信号ｑｔと共に、排他的論理和回路である２入力のＥＯＲ素子３３に入力され、ＥＯＲ素子３３は、期待値信号ｑｔｅと出力信号ｑｔが一致すれば、正常として“０”を出力し、不一致の場合は、フェイルとして“１”を出力する。
【００３７】
図６は、図５の時刻ｔ３付近の拡大図である。
図６において、セレクト信号ｓｔの切り替えにより、可変遅延回路２０内の遅延素子２１−１〜２１−ｎのいずれかを選択し、ジッタのマイナス側ワースト規格値ｊｗｍ１に対して、セットアップタイミング遅延時間を例えば、ＦＦ１１の規格値上のワースト値（設計ワースト値）となるように設定する。この場合は、タイミングマージンＴａが一定の幅を有しているのでジッタテストの結果は正常となる。
【００３８】
更に、例えば、セットアップタイミングマージンＴａが“０”となるように、可変遅延回路２０内のセットアップタイミング遅延素子２１−１〜２１−ｎを選択する。この場合は、クロックｃｋが、ジッタマイナス側ワーストｊｗｍ１になったときは、この立ち上がりで遅延信号ｄｌをラッチすると、その値は“０”となり、クロックｃｋが、ジッタプラス側ワーストｊｗｐ１になったときは、この立ち上がりで遅延信号ｄｌをラッチすると、その値は“１”となり、クロックｃｋが、ジッタマイナス側ワーストｊｗｍ１とジッタプラス側ワーストｊｗｐ１との間にあるときは、クロックｃｋの立ち上がりで遅延信号ｄｌをラッチすると、その値は“０”又は“１”となる。
【００３９】
つまり、セットアップタイミングマージンＴａが“０”となる場合は、ジッタテストの結果は、正常とフェイルが混在することが予想される。この状態で、ジッタテストを行って、期待値照合回路３０の出力の分布を統計処理することで、テスト対象のＰＬＬ１のジッタの実力を評価することができる。例えば、Ｔａが“０”での、ジッタテストの結果、すべて正常値であれば、テスト対象のＰＬＬ１の実力は、規格値以上あると判断される。
【００４０】
同様に、タイミングマージンＴａの値を様々に変化させ、可変遅延回路２０において、セットアップタイミング遅延時間を設定し、ジッタテスト結果の正常、フェイルの分布を統計処理することで、テスト対象のＰＬＬ１のジッタ特性を調べることができる。
【００４１】
図７は、図４の時刻ｔ１付近の拡大図である。
図７において、セレクト信号ｓｔの切り替えにより、可変遅延回路２０内の遅延素子２２−１〜２２−ｎのいずれかを選択し、ジッタのプラス側ワースト規格値ｊｗｐ２に対して、ホールドタイミング遅延時間を例えば、ＦＦ１１の規格値上のワースト値（設計ワースト値）となるように設定する。この場合は、タイミングマージンＴｂが一定の幅を有しているのでジッタテストの結果は正常となる。
【００４２】
更に、例えば、タイミングマージンＴｂが“０”となるように、可変遅延回路２０内のホールドタイミング遅延素子２２−１〜２２−ｎを選択する。この状態で、ジッタテストを行って、期待値照合回路３０の出力の分布を統計処理することで、テスト対象のＰＬＬ１のジッタの実力を評価することができる。例えば、Ｔｂが“０”での、ジッタテストの結果、すべて正常値であれば、テスト対象のＰＬＬ１の実力は、規格値以上あると判断される。
【００４３】
同様に、タイミングマージンＴｂの値を様々に変化させ、それに応じて可変遅延回路２０において、ホールドタイミング遅延時間を設定し、ジッタテスト結果の正常、フェイルの分布を統計処理することで、テスト対象のＰＬＬ１のジッタ特性を調べることができる。
【００４４】
（実施例１の効果）
本実施例１によれば、次の（１）〜（３）の効果がある。
【００４５】
（１） ＦＦ１１の出力信号ｑｔを期待値照合回路３０にて、毎サイクルで期待値確認を行い、その結果を統計処理することによってＰＬＬ1のジッタが設計値どおりに仕上がっているかを確認することが可能となる。
【００４６】
（２） 可変遅延回路２０を設けたことにより、ＰＬＬ１のジッタワースト値に対するＦＦ１１のセットアップタイミングＴ３、Ｔ４及びホールドタイミングＴ１、Ｔ２が規格上のワーストのタイミングとなるように設定が可能となり、その状態で正常動作が可能か否かの確認が可能となる。
【００４７】
（３） ＦＦ１１のセットアップタイミングＴ３、Ｔ４及びホールドタイミングＴ１、Ｔ２の確認結果から、回路全体のタイミングを検証できる。
【実施例２】
【００４８】
（実施例２の構成）
図８は、本発明の実施例２におけるテスト回路を示す構成図であり、実施例１を示す図１中の要素と同一の要素については同一の符号が付されている。
【００４９】
実施例２では実施例１のテスト回路１０に、セット機能付きのＦＦ１１Ａを使用したトグル回路を追加したものである。実施例１では、毎サイクルで期待値を照合しており、照合対象の出力信号ｑｔは”０”と”１”とが交互に繰り返されていた。本実施例２では、その反転データも同時にテストできるようにしたものである。
【００５０】
本テスト回路１０Ａには、テストの対象となるＰＬＬ１が接続されている。ＰＬＬ１は、システムクロックｃｋ０を逓倍したクロックｃｋを出力する回路であり、この出力側に第２のＦＦ（例えば、セット機能付きの遅延型ＦＦ（以下「ＤＦＦ」という。））１１Ａが接続されている。ＤＦＦ１１Ａは、クロックｃｋを入力するクロック入力端子Ｃ、解除信号ｒｅｌを入力するセット端子Ｓ、第２の遅延信号ｄｌＡを入力するデータ入力端子Ｄ及び出力信号ｑｔＡを出力する出力端子Ｑを有し、クロックｃｋの立ち上がりで遅延信号ｄｌＡを取り込んで所定のタイミングで出力し、解除信号ｒｅｌを入力すると出力信号ｑｔＡを“１”とする回路である。
【００５１】
ＤＦＦ１１Ａの出力端子Ｑには、インバータ１２Ａを介して第２の可変遅延回路２０Ａが接続されている。可変遅延回路２０Ａは、帰還信号ｆｂＡを入力し、制御信号（例えば、セレクト信号）ｓｔにより可変される遅延時間に対応して、その帰還信号ｆｂを遅延して遅延信号ｄｌＡを出力する回路であり、この出力側がＤＦＦ１１Ａのデータ入力端子Ｄに接続されている。
【００５２】
更に、ＤＦＦ１１の出力端子Ｑには、期待値照合回路３０Ａが接続されている。期待値照合回路３０Ａは、出力信号ｑｔＡを毎サイクルで期待値信号ｑｔｅと照合し、この照合結果を外部端子４０Ａへ出力する回路である。
【００５３】
期待値照合回路３０Ａは、図示しないが、出力信号ｑｔ及び出力信号ｑｔＡに対応して、２対の、ＦＦ、インバータ及び排他的論理和回路から構成されている。テスト結果の出力は、それぞれの排他的論理和回路の出力として外部端子４０及び外部端子４０Ａに２対で出力される。
【００５４】
（実施例２の方法）
図９は、図８のテスト回路のホールドタイミングの動作を示すタイムチャートである。
【００５５】
図９において、クロック入力信号ｃｋ０が、ＰＬＬ1に入力されると、ＰＬＬ1は発振を開始する。ＰＬＬ１は、一定時間後にクロック入力信号ｃｋ０と位相が合ったロック状態となる。ロックしたＰＬＬ１からの逓倍されたクロックｃｋが出力され、ＦＦ１１Ａのクロック入力端子Ｃへ入力される。ＰＬＬ１がロック状態になった後に、時刻ｔ０で、セット入力端子Ｓに、解除信号ｒｅｌが入力され、ＦＦ１１Ａのセットが解除される。
【００５６】
セット解除によりＦＦ１１Ａは、時刻ｔ１において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌＡをラッチし、そのホールドタイミングＴ５での遅延信号ｄｌＡの値が“０”であるので出力信号ｑｔＡを“０”として出力する。この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂとして“１”で出力され、可変遅延回路２０Ａで所定の時間遅延される。
【００５７】
次に、ＦＦ１１Ａは、時刻ｔ２において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌＡをラッチし、そのホールドタイミングＴ６での遅延信号ｄｌＡの値が“１”であるので出力信号ｑｔＡを“１”として出力する。この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂとして“０”で出力され、可変遅延回路２０Ａで所定の時間遅延される。
この繰り返しでＦＦ１１Ａは、“０”と“１”とを交互に出力するトグル動作をする。
【００５８】
図１０は、図８のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【００５９】
図１０において、時刻ｔ０におけるセット解除によりＦＦ１１Ａは、時刻ｔ１において、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌＡをラッチし、遅延信号ｄｌＡの値が“０”であるので出力信号ｑｔＡを“０”として出力する。
【００６０】
この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂとして“１”で出力され、可変遅延回路２０Ａで所定の時間遅延される。
【００６１】
時刻ｔ２において、ロック信号ｃｋの立ち上がりエッジで、遅延信号ｄｌＡがラッチされ、そのセットアップタイミングＴ７での遅延信号ｄｌＡの値が“１”であるので出力信号ｑｔＡを“１”として出力する。この出力信号ｑｔＡは、インバータ１２Ａに入力され、反転されて帰還信号ｆｂＡとして“０”で出力され、可変遅延回路２０で所定の時間遅延される。この繰り返しでＦＦ１１Ａは、“０”と“１”とを交互に出力するトグル動作をする。このトグル動作で出力される出力信号ｑｔＡは、期待値照合回路３０Ａに入力される。
【００６２】
（実施例２の効果）
本実施例２によれば、実施例１の効果に加え、次の効果がある。
【００６３】
セット付きＦＦ１１Ａのトグル回路を追加したことにより、同一のクロックｃｋのエッジで、遅延信号ｄｌ及び遅延信号ｄｌに対し反転した遅延信号ｄｌＡをキャプチャすることが可能となり、同一クロックｃｋのエッジでの遅延信号ｄｌ及び遅延信号ｄｌの立ち上がり、立下りの違いによるＰＬＬ１のジッタ特性を確認することが可能となる。
【００６４】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００６５】
（ａ） 実施例１では、リセット機能付きＦＦ１１を用いて説明したが、セット機能付きＦＦ１１Ａを用いることもでき、これにより、実施例１と同様の効果が得られる。
【００６６】
（ｂ） 実施例２では、リセット機能付きＦＦ１１とセット機能付きＦＦ１１Ａの２つを用いて説明したが、セット、リセット機能付きＦＦを用いて、入力データの立ち上がり、立下りをテストすることもできる。
【００６７】
（ｃ） 実施例１及び２では、ＦＦ１１、１１Ａの出力信号ｑｔ、ｑｔＡを帰還信号ｆｂ、帰還信号ｆｂＡに用いているが、出力端子Ｑ及び反転端子ＱＮ付きＦＦを使用して反転端子ＱＮの出力を帰還信号ｆｂ、帰還信号ｆｂＡに用いることもできる。
【００６８】
（ｄ）実施例１及び２では、クロックｃｋの立ち上がりエッジで、遅延信号ｄｌをＤＦＦ１１及びＤＦＦ１１Ａでラッチする構成でしたが、クロックｃｋの立下りエッジでラッチする構成にしてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１におけるテスト回路を示す構成図である。
【図２】図１の可変遅延回路２０の例を示す構成図である。
【図３】図３は、図１の期待値照合回路の例を示す構成図である。
【図４】図１の回路のホールドタイミングの動作を示すタイムチャートである。
【図５】図１のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【図６】図５の時刻ｔ３付近の拡大図である。
【図７】図４の時刻ｔ１付近の拡大図である。
【図８】本発明の実施例２におけるテスト回路を示す構成図である。
【図９】図８のテスト回路のホールドタイミングの動作を示すタイムチャートである。
【図１０】図８のテスト回路のセットアップタイミングの動作を示すタイムチャートである。
【符号の説明】
【００７０】
１ ＰＬＬ
１１，１１Ａ リセット機能付きＦＦ
１２，１２Ａ インバータ
２０，２０Ａ 可変遅延回路
３０，３０Ａ 期待値照合回路
４０，４０Ａ 外部端子
【特許請求の範囲】
【請求項１】
フェーズロックループ回路から出力されるクロック信号のエッジに生じるジッタをテストするテスト方法であって、
帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延処理と、
前記クロック信号に同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するクロック同期出力処理と、
前記出力信号を毎サイクルで期待値信号と照合する期待値照合処理と、
を有することを特徴とするテスト方法。
【請求項２】
フェーズロックループ回路から出力されるクロック信号のエッジに生じるジッタをテストするテスト回路であって、
帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延回路と、
前記クロックに同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するフリップフロップ回路と、
前記出力信号を毎サイクルで期待値信号と照合する期待値照合回路と、
を有することを特徴とするテスト回路。
【請求項３】
フェーズロックループ回路から出力されるクロック信号のエッジに生じるジッタをテストするテスト回路であって、
第１の帰還信号を入力し、第１の制御信号により可変される遅延時間に対応して、前記第１の帰還信号を遅延して第１の遅延信号を出力する第１の可変遅延回路と、
前記クロックに同期して前記第１の遅延信号の立ち上がり又は立下りのタイミングで前記第１の遅延信号を取り込み、所定のタイミングで前記第１の帰還信号に対応する第１の出力信号を出力する第１のフリップフロップ回路と、
第２の帰還信号を入力し、第２の制御信号により可変される遅延時間に対応して、前記第２の帰還信号を遅延して第２の遅延信号を出力する第２の可変遅延回路と、
前記第１の遅延信号の立ち上がり又は立下りのタイミングに対応し、前記クロック信号に同期して、前記第２の遅延信号の立下り又は立ち上がりのタイミングで、前記第２の遅延信号を取り込み、所定のタイミングで前記第２の帰還信号に対応する第２の出力信号を出力する第２のフリップフロップ回路と、
前記第１の出力信号を毎サイクルで第１の期待値信号と照合し、前記第２の出力信号を毎サイクルで第２の期待値信号と照合する期待値照合回路と、
を有することを特徴とするテスト回路。
【請求項４】
前記第１のフリップフロップ回路は、リセット機能付きフリップフロップ回路であることを特徴とする請求項３記載のテスト回路。
【請求項５】
前記第２のフリップフロップ回路は、セット機能付きフリップフロップ回路であることを特徴とする請求項３記載のテスト回路。
【請求項６】
請求項２〜５のいずれか１項に記載のテスト回路は、半導体集積回路に搭載されていることを特徴とするテスト回路。
【請求項７】
請求項２〜６のいずれか１項に記載の前記フリップフロップ回路は、遅延型フリップフロップ回路であることを特徴とするテスト回路。
【請求項１】
フェーズロックループ回路から出力されるクロック信号のエッジに生じるジッタをテストするテスト方法であって、
帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延処理と、
前記クロック信号に同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するクロック同期出力処理と、
前記出力信号を毎サイクルで期待値信号と照合する期待値照合処理と、
を有することを特徴とするテスト方法。
【請求項２】
フェーズロックループ回路から出力されるクロック信号のエッジに生じるジッタをテストするテスト回路であって、
帰還信号を入力し、制御信号により可変される遅延時間に対応して、前記帰還信号を遅延して遅延信号を出力する可変遅延回路と、
前記クロックに同期して前記遅延信号を取り込み、所定のタイミングで前記帰還信号に対応する出力信号を出力するフリップフロップ回路と、
前記出力信号を毎サイクルで期待値信号と照合する期待値照合回路と、
を有することを特徴とするテスト回路。
【請求項３】
フェーズロックループ回路から出力されるクロック信号のエッジに生じるジッタをテストするテスト回路であって、
第１の帰還信号を入力し、第１の制御信号により可変される遅延時間に対応して、前記第１の帰還信号を遅延して第１の遅延信号を出力する第１の可変遅延回路と、
前記クロックに同期して前記第１の遅延信号の立ち上がり又は立下りのタイミングで前記第１の遅延信号を取り込み、所定のタイミングで前記第１の帰還信号に対応する第１の出力信号を出力する第１のフリップフロップ回路と、
第２の帰還信号を入力し、第２の制御信号により可変される遅延時間に対応して、前記第２の帰還信号を遅延して第２の遅延信号を出力する第２の可変遅延回路と、
前記第１の遅延信号の立ち上がり又は立下りのタイミングに対応し、前記クロック信号に同期して、前記第２の遅延信号の立下り又は立ち上がりのタイミングで、前記第２の遅延信号を取り込み、所定のタイミングで前記第２の帰還信号に対応する第２の出力信号を出力する第２のフリップフロップ回路と、
前記第１の出力信号を毎サイクルで第１の期待値信号と照合し、前記第２の出力信号を毎サイクルで第２の期待値信号と照合する期待値照合回路と、
を有することを特徴とするテスト回路。
【請求項４】
前記第１のフリップフロップ回路は、リセット機能付きフリップフロップ回路であることを特徴とする請求項３記載のテスト回路。
【請求項５】
前記第２のフリップフロップ回路は、セット機能付きフリップフロップ回路であることを特徴とする請求項３記載のテスト回路。
【請求項６】
請求項２〜５のいずれか１項に記載のテスト回路は、半導体集積回路に搭載されていることを特徴とするテスト回路。
【請求項７】
請求項２〜６のいずれか１項に記載の前記フリップフロップ回路は、遅延型フリップフロップ回路であることを特徴とするテスト回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１０７４３１（Ｐ２０１０−１０７４３１Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２８１３３０（Ｐ２００８−２８１３３０）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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