パルス発生回路およびUWB通信装置
【課題】立ち上がり、立ち下りのエッジで起動されたパルス間で振幅が異なり、正負の対称性がずれる。
【解決手段】起動信号を所定量の遅延を伴って論理反転する縦続接続された複数のインバータからなるインバータ遅延回路と、出力端子を、インバータ遅延回路の出力Di,XDi−1の論理積が真のとき第一の電位に接続し、出力Di,XDi+1の論理和が偽のとき第二の電位に接続する第一のスイッチ回路と、出力端子を、出力Di,XDi+1の論理積が真のとき第一の電位に接続し、出力XDi+1,Di+2の論理和が偽のとき第二の電位に接続する第二のスイッチ回路と、第一のスイッチ回路が活性化されるとき起動信号をインバータ遅延回路の1段あたりの遅延量と同一の時間遅延させ、第二のスイッチ回路が活性化されるとき遅延させないで起動信号をインバータ遅延回路に入力する起動信号制御回路とを備える。
【解決手段】起動信号を所定量の遅延を伴って論理反転する縦続接続された複数のインバータからなるインバータ遅延回路と、出力端子を、インバータ遅延回路の出力Di,XDi−1の論理積が真のとき第一の電位に接続し、出力Di,XDi+1の論理和が偽のとき第二の電位に接続する第一のスイッチ回路と、出力端子を、出力Di,XDi+1の論理積が真のとき第一の電位に接続し、出力XDi+1,Di+2の論理和が偽のとき第二の電位に接続する第二のスイッチ回路と、第一のスイッチ回路が活性化されるとき起動信号をインバータ遅延回路の1段あたりの遅延量と同一の時間遅延させ、第二のスイッチ回路が活性化されるとき遅延させないで起動信号をインバータ遅延回路に入力する起動信号制御回路とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、UWB(Ultra Wide Band)通信に適するパルスを発生するパルス発生回路およびUWB通信装置に関する。
【背景技術】
【0002】
UWB通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重(OFDM)があるが、UWBは非常に短時間のパルスを利用した、更に広帯域の通信方式であり、インパルスラジオ(IR)方式の通信とも呼ばれている。IR方式では従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている(特許文献1、2、3参照)。
ここで、IR方式に使用されるパルス波形について図面を参照して簡単に説明する。
【0003】
図18(a)に示すようなパルス幅PD、周期TPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図18(b)に示すように、エンベロープがBW=1/PDの周波数で最初の零点を持つsinc関数である。
【0004】
この図18(b)に示すようなパルスの場合はスペクトルが直流からBWまで広がるため使いづらく、図18(d)に示すようなスペクトルの中心周波数f0が高いところにあるパルスが好まれる。このパルス波形は、図18(a)のパルスで周波数f0=1/(2Pw)の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は図18(c)に一点鎖線1301に示すような直流(DC)成分を含み、正確には同図(d)に示すような理想的なスペクトルを持たない。
【0005】
このような理想的スペクトルを持つ波形は同図(e)に示す。この波形は同図(a)のパルスを搬送周波数f0の正弦波で乗算した波形である。また同図(f)は同図(a)のパルスを搬送周波数f0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いためこのような角張った波形が生成されることはなく同図(e)のような波形を得ることができる。UWB通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【0006】
(従来例1)
図11は図18(c)に示すパルスを発生する従来の回路例である(非特許文献1参照)。2つのインバータ801,802及び否定論理和回路(NOR)803は、NOR803のもう一方の入力Ciが偽(L:ローレベル)となったとき3段のリング発振回路を構成する。即ち、図12に示すタイム図のようにCiがLの間だけ発振し、NOR803の出力NRとインバータ801,802の出力N1,N2はそれぞれ時間tdずつ遅れて変化が伝播していく。
【0007】
ここで簡単のためにNOR803及びインバータ801,802の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅(図18(c)におけるPw)は3tdとなる。即ち、回路を構成する素子の遅延時間の3倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【0008】
(従来例2)
上述の回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはDC成分を含む。発生パルスにDC成分を含まない図18(e)、(f)のようなパルスの発生回路として図13に示すような回路がある。この回路の動作は説明するために図14にタイム図を掲げる。
【0009】
図13において遅延回路(インバータ)900〜909は10段のインバータを縦続接続し構成する。インバータ各段内部の構成は図15を参照して後述する。
【0010】
端子933に入力されたパルスD0は図14に示すように1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。即ち、入力端子933に印加される信号を正論理とするとi段目には
iが奇数のとき XDi
iが偶数のとき Di
が出力される。尚、Xは信号の否定論理を表し信号名に前置する記号である。
【0011】
NチャネルMOSトランジスタ913および912は、それぞれ遅延回路の1段目の出力XD1と2段目の出力D2が高いときに導通してパルス出力端子930(図中PulseOutと表記)を第一の電位レベル929(V1)に接続する。次に、PチャネルMOSトランジスタ911および910は、それぞれ遅延回路の2段目の出力D2と3段目の出力XD3が低い(即ち、D2の否定論理とD3の両方が高い(論理積が真の))ときに導通してパルス出力端子930を第二の電位レベル926(V2)に接続する。
【0012】
同様にNチャネルMOSトランジスタ916,917,920,921,924および925は、それぞれ遅延回路のi−1段目の出力XDi−1とi段目の出力Diが高いとき、即ち、XDi−1とDiの論理積が真のときに導通してパルス出力端子930を第一の電位レベルV1に接続する。ここで、iは偶数である。次に、PチャネルMOSトランジスタ914,915,918,919,922および923は、それぞれ遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、即ち、Diの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のとき、導通してパルス出力端子930を第二の電位レベルV2に接続する。
【0013】
以上のような動作によって図14の(m)に示すパルス波形が得られ、図18(e)または(f)に示すようなパルス波形を生成することができる。
【0014】
ここで、第一および第二の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位VSS,VDDを使用することが可能であるが、他の任意の電位に設定しても良い。
【0015】
PチャネルMOSトランジスタ927およびNチャネルMOSトランジスタ928はMOS抵抗であって、第一、第二の電位V1,V2を分割し、MOSトランジスタ910〜925のスイッチ回路が上記第一、第二の電位V1,V2のいずれにも接続しないときに出力端子930の電位(V0)を設定する。通常はN,Pチャネルトランジスタの常数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。またトランジスタ931,932は、図14に示す時間t9、すなわち発生パルスの後縁で電位をV0に引き戻す働きをする。トランジスタ927および928によっても電位V0に引き戻されるが、これらのトランジスタはオン抵抗が高いため、V0に達するまでに時間がかかり正しいパルスを発生できない。トランジスタ931および932は、出力端子930の負荷容量に充電されている電荷を放電してパルス出力端子930の電位を電位V1にしようとする。したがってトランジスタ931および932のオン抵抗を調節する、あるいは遅延回路909の遅延量を短く調節し時間t9において、ちょうど電位がV0となるように設計する。
【0016】
図15は遅延回路を構成するインバータ900〜909の内部を示す図である。PチャネルMOSトランジスタ1002とNチャネルMOSトランジスタ1003はインバータ回路を構成し、端子1008に入力された信号は遅延時間tdをともなって端子1010から反転され出力されて次段の遅延回路入力1010となる。とともに上記トランジスタ1002,1003による遅延回路の遅延量を大きくしないように小さなバッファ回路1005を通じてとりだし、更に、バッファ回路1006によって出力1011が取り出される。図13のトランジスタ910〜925および931,932を駆動する。なお、図13ではバッファ回路1005,1006は省略している。
【0017】
NチャネルMOSトランジスタ1004は、上記インバータを構成するトランジスタ1003のソースに直列に挿入され負側電源に接続され、またPチャネルトランジスタ1001は、インバータを構成するトランジスタ1002のソースに直列に挿入され正側電源VDD1017に接続される。
【0018】
これらのトランジスタ1001および1004のゲートソース間電圧Vbp,Vbnを制御することによりインバータに流入する電源電流を制御することができる。通常VbpおよびVbnは遅延回路出力の立ち上がり、立ち下りの対称性を保つためにその絶対値が等しくなるように制御される。この制御によってインバータの動作速度の制御が可能となりtdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためにはPw=tdとなるように端子1007および1009の電圧を制御すればよい。
【0019】
(従来例3)
UWB通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては差動型の信号処理が行われることが多く図18(g)に示すような位相の反転した2つの信号が必要になることも多い。差動のパルス信号は送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においてはさらに、同相と直交の位相が90°異なったいわゆるIQ信号が必要なことも多い。
【0020】
非特許文献2には平衡型のパルスを発生するための回路が提示されている。この回路では差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路1段の遅延量に相当するパルス幅のパルス列を作りだす回路である。同文献には遅延回路に入力する信号の立ち上がり、および立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性や遅延回路を1段おきに使うことによってIQ信号発生の可能性も示唆されている。
【0021】
上記示唆に従ったときのパルス発生回路の例を図16に示す。説明の簡略化のために差動型でなく単極のパルスを発生する回路を示す。これは上記図13の回路にさらにスイッチアレイを付加して構成できる。図16では説明の簡略化のために図13と同じ要素は同一符号とし説明を省略する。追加したスイッチアレイは、スイッチアレイ1101、およびPチャネルトランジスタ1102,1103によって構成される。スイッチアレイ1101は、同図の二点鎖線内1104の回路と同じ構成をとっており、それぞれのゲートG1a,G1b,G1c,G2a,G2b,G2c,G3a,G3b,G3c,G4a,G4b,G4cをスイッチの制御端子とし、GiaおよびGibが両方ともHのとき出力端子POを第一の電位レベルV1に接続する。ここにiは1〜4を表すインデックスである。またGibおよびGicが両方ともLのとき出力端子POを第二の電位レベルV2に接続する。
【0022】
以下図17に動作を示すタイム図を掲げて動作を説明する。同図にて期間xt1〜xt9はスイッチアレイ1104とスイッチトランジスタ931,932によって発生されるパルスである。これらは上記図13で説明した回路と同一であるので説明を省略する。この従来の技術ではD0の立ち下りでのパルス発生(期間xt0〜xt9)に加えてD0の立ち上がりでもパルスを発生(期間t0〜t9)させる。
【0023】
すなわちスイッチアレイ1104が遅延回路のi−1段目の出力XDi−1とi段目の出力Diが高いとき、即ち、XDi−1とDiの論理積が真のときにパルス出力端子930を第一の電位レベルV1に接続し(iは偶数)、遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、即ち、Diの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のとき、パルス出力端子930を第二の電位レベルV2に接続するのに対して、スイッチアレイ1101は遅延回路のi−1段目の出力XDi−1とi段目の出力Diが低いとき、即ち、XDi−1の否定Di−1とDiの否定XDiの論理積が真のときにパルス出力端子930を第二の電位レベルV2に接続し(iは偶数)、遅延回路のi段目の出力Diとi+1段目の出力XDi+1が高いとき、即ち、DiとXDi+11の論理積が真のとき、パルス出力端子930を第一の電位レベルV1に接続する。
【0024】
トランジスタ1102,1103はXD9およびD10がHのとき、すなわち期間t9においてパルス出力端子の電位をトランジスタ927,928の定める電位に引きもどす働きをする。
【0025】
表1に、上記に説明したスイッチアレイ1104およびスイッチアレイ1101の接続方法をまとめて示す。
【0026】
【表1】
【0027】
このような接続を付加することによってD0の立ち上がり(期間t0〜t9)で発生するパルス列を付加し、起動信号の両エッジでトリガをかけることができる。インバータ遅延回路1105は、このパルス発生回路において最も多く電力を消費し、各段インバータが反転するときに電力消費が起こる。この従来例ではインバータ遅延回路が反転するたびにパルスを出力するので、従来例2のように立ち上がり、または立ち下りの一方のみでパルスを発生するときに比べ電力の使用効率が向上する。
【0028】
通常パルス幅は非常に狭いため、パルス出力波形はスイッチ素子の速度が十分に速いと想定して作図した波形Poutのようにはならず、容量性負荷によってPoutを積分した波形Poutcのような波形が出力される。期間t1,t9,xt1,xt9では出力されるパルスの幅がtdの半分であることが正負のバランスのよい(直流成分がない)パルスを得るために望ましい。そのような条件を満足しないと出力される波形は正負のどちらかに偏ってしまう。
【0029】
【特許文献1】米国特許第6421389号明細書
【特許文献2】米国特許第2003/0108133A1号明細書
【特許文献3】米国特許第2001/0033576号明細書
【非特許文献1】A CMOS IMPULSE RADIO ULTRA−WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS(T.Terada et.al、 2005 Symposium on VLSI Circuits Digest of Technical Papers、pp.30−33)
【非特許文献2】A Low−Power Template Generator for Coherent Impulse−Radio Ultra Wide−Band Receivers(Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102)
【発明の開示】
【発明が解決しようとする課題】
【0030】
上述した従来のパルス発生回路は、それぞれに一長一短がありどれも課題がある。まず上記従来例1は、多くの場合で必要とする帯域(すなわちパルス幅)のパルスを発生できない。従来例2では、回路を構成する素子性能の限界程度の細いパルス発生が可能であるが、上記に述べたように消費電力が大きい欠点がある。この欠点を克服するために上記従来例3が考案されているが、この従来の技術は以下の欠点がある。
【0031】
まず、図17のタイム図から明らかなように、発生されるパルスは立ち上がりで起動されたパルスと立ち下りで起動されたパルスの極性が反転している。このことはこの回路を用いてUWBの送受信機を構成する際の変調操作や復調のテンプレート波形の発生などに大きな制約を課すことになる。
【0032】
また、この従来の技術は、発生されるパルスが起動パルスD0の立ち上がりと立ち下りの両エッジで起動され、以下の論理は、ブール代数の正・負論理が逆になった完全に相補的な回路によって構成される。CMOSなどの論理回路によって構成される相補的な回路は、当然、その対称性が良くないと、発生されるパルスの対称性も良くない。すなわち、従来の技術によるパルス発生回路では、多くの場合、D0の立ち上がりエッジで起動されたパルスと立ち下りエッジで起動されたパルスでその振幅が異なっていたり、正負の対称性(DCレベルの位置)がずれていたりする。UWBの場合、素子性能の限界程度に高い周波数域での動作を強いられるため、Pチャネル、Nチャネルの対称性を注意して設計しても、完全に相補的動作を保障することが困難であり、対称性や良い精密なパルスを発生ができない。
【0033】
さらに差動のパルス信号を得るためには、上記の回路をさらに相補的に1組追加する必要があり、対称性の良い差動のパルス信号を得るためには問題がさらに複雑になり実現が困難であった。
【0034】
さらに中間電位を固定するためのトランジスタ927,928(図13)は常にオンしておりリーク電流を流す。これは電力を無駄に消費する。
【0035】
そこで本発明の目的は、上記に述べた従来の回路の課題をすべて解決し、少ない消費電力で正確な短パルスの発生回路を具現することにある。
【課題を解決するための手段】
【0036】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
【0037】
[適用例1]
適用例1のパルス発生回路は、
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えている。
【0038】
適用例1のパルス発生回路では、第二のスイッチ回路の論理をDi→XDi−1,XDi+1→Di,Di+2→XDi+1とインバータ遅延回路の出力を1段シフトしかつ論理を反転すると第一のスイッチの論理と一致する。これによって、パルスの発生を上記インバータ遅延回路に入力される起動信号の立ち上がりおよび立ち下りの両エッジでのパルス発生が可能となり、また回路の大部分の電力を消費するインバータ遅延回路が反転するたびにパルスが発生されるため、発生されるパルスあたりの回路の消費電力が半分近くまで低減できる。しかも上記に述べたように、回路は、インバータ遅延回路とスイッチ回路の接続が全く対称であるため起動信号の立ち上がり立ち下りによって発生されるパルス形状に差異が生じることが無い。また、第二のスイッチ回路が活性化されるときは第一のスイッチ回路が活性になるときに比べてインバータ遅延回路の1段あたりの遅延量だけその発生されるパルスがずれるがこのずれは上記起動信号制御回路によって補正されるので、起動信号の立ち上がりおよび立ち下りの両エッジからパルスが発生されるまでの時間は同一となる。これによって本発明によるパルス発生回路は著しく使い勝手が向上する。
【0039】
[適用例2]
適用例2のパルス発生回路は、適用例1のパルス発生回路であって、
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している2つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータ出力とを選択するスイッチ回路と、を含んで構成される。
【0040】
適応例2のパルス発生回路では、上記インバータとしてインバータ遅延回路を構成する遅延素子を使用することができる。これによって、上記インバータ遅延回路の遅延量と同一の遅延量でしかも同一極性の2つの信号を得ることができる。この信号を適用例1のパルス発生回路の起動信号制御回路に使用することによって正確なパルス形状のパルス発生が可能となる。
【0041】
[適用例3]
適用例3のパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えている。
【0042】
適用例3のパルス発生回路では適用例1と同様に第二のスイッチ回路の論理をDi→XDi−1,XDi+1→Di,Di+2→XDi+1とインバータ遅延回路の出力を1段シフトしかつ論理を反転すると第一のスイッチの論理と一致する。また第四のスイッチ回路の論理をXDi→Di−1,Di+1→XDi,XDi+2→Di+1とインバータ遅延回路の出力を1段シフトしかつ論理を反転すると第三のスイッチ回路の論理と一致する。さらに第一のスイッチ回路と第三のスイッチ回路および第二のスイッチ回路と第四のスイッチ回路は互いに論理が逆になった全く対称な回路である。これによって、対称性の良い精密な波形のパルスを平衡出力で得ることが可能となる。
【0043】
パルスの発生を上記インバータ遅延回路に入力される起動信号の立ち上がりおよび立ち下りの両エッジでのパルス発生が可能となり、また回路の大部分の電力を消費するインバータ遅延回路が反転するたびにパルスが発生されるため、発生されるパルスあたりの回路の消費電力が半分近くまで低減できる。しかも上記に述べたように、回路は、インバータ遅延回路とスイッチ回路の接続が全く対称であるため、起動信号の立ち上がり立ち下りによって発生されるパルス形状に差異が生じることが無い。また、第二のスイッチ回路が活性化されるときは第一のスイッチ回路が活性になるときに比べてインバータ遅延回路の1段あたりの遅延量だけその発生されるパルスがずれるが、このずれは上記起動信号制御回路によって補正されるので、起動信号の立ち上がりおよび立ち下りの両エッジからパルスが発生されるまでの時間は同一となる。これによって本発明によるパルス発生回路は著しく使い勝手が向上する。
【0044】
[適用例4]
適用例4のパルス発生回路は、
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えている。
【0045】
適用例4のパルス発生回路では、適用例3のパルス発生回路を同一のインバータ遅延回路出力から互い違いに2組のスイッチ回路を接続しているので2組の互いに90°位相の異なる平衡パルス出力(IQパルス信号)を得ることができる。適用例3で説明したようにスイッチ回路の接続や動作タイミングは全く対称な構造となっているので、生成されるパルスは正確である。さらに、パルスは起動信号の立ち上がり立ち下りの両エッジで起動されるのでインバータ遅延回路が反転するたびにパルス発生が可能となり消費電力の効率がよい。
【0046】
[適用例5]
適用例5のUWB通信装置は、
適用例1〜適用例4の何れかに記載のパルス発生回路を含んで構成される。
【0047】
適用例5のUWB通信装置では、適用例1〜適用例4のパルス発生回路によってUWBに特有の極細のしかも正確なパルスを簡単に発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では、素子の性能限界程度に高周波の正確なパルスを発生することが可能でありその有用性は高い。
【0048】
本発明の実施の形態としてのパルス発生回路は、CMOS集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても簡単な回路で正確なパルス波形のパルス発生が可能である。更に、従来のパルス発生回路に比べてひずみの少ない正確な差動のまたはIQのパルス信号を発生することも可能である。また、CMOS集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもCMOS回路の最高速度で動作させることが構成でき、UWB通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【0049】
以下に、実施の形態に係るパルス発生回路について図面を参照しながら説明する。
【0050】
まず最初に本発明で発生しようとするパルスについて図18を参照しながら説明する。発生しようとしているパルスは図18(e)、(f)に示すようなシングルエンド出力のパルス、または同図(g)に示す互いに位相が180度異なったパルスのペアである。また、90°位相差の信号いわゆるIQ信号を差動信号として発生する方法についても述べる。同図(g)は差動出力のパルス信号でありその出力の電位差は同図(e)の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図中にtsで示したパルスの無い期間のDCレベルは同じ値であれば任意の値をとることができる。
【0051】
本明細書では、一例として最小線幅0.18μのCMOS(相補型金属酸化膜半導体)プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、本発明はこの場合のみに限定されるものではない。
パルス間隔:TP=任意
搬送波周波数:f0=4GHz
搬送波パルス幅:Pw=125psec
パルス幅:PD=任意
時間PDの中に含まれるパルス数(フィンガ数):4(PD=フィンガ数×Pw)
信号形態:シングルエンド出力、差動出力、および差動出力のIQ信号ペア
【0052】
(実施例1)
図1に本発明の実施例1を示す。図2にその動作を示すタイム図を掲載する。
【0053】
121はインバータ遅延回路であり、その構成は図16に説明した従来の技術に使用されたインバータ遅延回路1105と同様の構成をとる。ただし、従来の技術では11番目の出力XD11は使用されていないが、本実施例では使用される。インバータ遅延回路の1段あたりの遅延量は、125psとなるように調整されているとする。遅延量がこの値をとるとき、上記に示した目的のパルスすなわち搬送波周波数:f0=4GHz(搬送波パルス幅:Pw=125ps)のパルスを発生することができる。
【0054】
またスイッチアレイ122およびスイッチアレイ123も同様に図16のスイッチアレイ1104と同じ構成をとる。本発明による本実施例では従来の技術とはスイッチアレイ123の接続が異なり表2に示すような接続を取る。
【0055】
【表2】
【0056】
端子129に入力されたパルス起動信号D0は、図2のXD1〜XD11に示すように、1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子129に印加される信号を正論理とするとi段目には
iが奇数のとき XDi
iが偶数のとき Di
が出力される。なお、Xは信号の否定論理を表し信号名に前置する。
【0057】
スイッチアレイ122およびNチャネルMOSトランジスタ125,126は、インバータ遅延回路121のi−1段目(iは偶数)の出力XDi−1とi段目の出力Diが高いとき、すなわちXDi−1とDiの論理積が真のときにパルス出力端子119を第一の電位レベルV1に接続する。つぎに、スイッチアレイ122は、それぞれ遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、すなわちDiの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のときにパルス出力端子119を第二の電位レベルV2に接続する。
【0058】
同様にスイッチアレイ123およびNチャネルMOSトランジスタ127,128は、インバータ遅延回路121のi段目(iは偶数)の出力Diとi+1段目の出力XDi+1が高いとき、すなわちDiとXDi+1の論理積が真のときにパルス出力端子119を第一の電位レベルV1に接続する。つぎに、スイッチアレイ123は、それぞれ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2が低いとき、すなわちXDi+1の否定論理であるDi+1とDi+2の否定XDi+2の論理積が真のときにパルス出力端子119を第二の電位レベルV2に接続する。
【0059】
PチャネルMOSトランジスタ130およびNチャネルMOSトランジスタ131は、MOS抵抗であって、第一、第二の電位V1,V2を分割し、スイッチアレイ122,123およびMOSトランジスタ125〜128のスイッチ回路が上記第一、第二の電位V1,V2のいずれにも接続しないときに出力端子119の電位(V0)を設定する。通常はN,Pチャネルトランジスタの定数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。
【0060】
ここで、第一および第二の電位レベルは、それぞれ回路を構成する集積回路の負側および正側の電源電位VSS,VDDを使用することが可能であるが、他の任意の電位に設定しても良い。
【0061】
以上のような動作によって、スイッチアレイ122およびトランジスタ125,126は、D0の立ち下りに呼応して図2に示す期間xt0〜xt10にパルス列を発生する。またスイッチアレイ123およびトランジスタ127,128は、D0の立ち上がりに呼応して、図2に示す期間t0〜t10にパルス列を発生する。パルス出力は、両者を合成したものであり、図2ではPoutとして図示されている。なお、Poutは、スイッチアレイ122,123やトランジスタ125〜128のスイッチ速度が十分に速い場合であって、実際UWBに使用されるような高速のパルスでは、負荷容量によって積分されたPoutcで示すような波形となって出力される。
【0062】
スイッチアレイ123に接続されているインバータ遅延回路121の各端子名Di(iは2≦i≦10の偶数)をXDi−1,XDi+1をDiに付け替えれば、その接続は、スイッチアレイ122とインバータ遅延回路との接続と一致する。すなわち、スイッチアレイ123およびトランジスタ127,128は、スイッチアレイ122およびトランジスタ125,126とまったく同じ順序で同じ波形によって駆動されていることになる。どちらもまずG1aがLからHに変化し、続いてG1bがHからLに変化しG1cがLからHに変化する。G2a以下も同様に、その駆動される信号の変化の順序は、まったく同じである。ただし両者の動作タイミングは、D0のエッジから計ってインバータ遅延回路1段分の遅れtdに相当する時間差がある。すなわちスイッチアレイ123は、D0の立ち上がりから2td遅れて信号を発生するが、スイッチアレイ121は、D0の立ち下りからtdの遅れで発生する。
【0063】
従って両スイッチアレイで発生されるパルス出力は、tdのタイミングのずれがあるもののまったく同一のタイミングで駆動されるのでまったく同一の波形を出力する。少なくとも同一の半導体基板上にこれらのスイッチ素子やインバータ遅延回路を組み込んだ場合、素子ばらつきは最小限に抑えることができ、事実上同一の対称性の良い波形を出力することが可能となる。
【0064】
上記のtdの時間差は、以下のようにして補償することができる。すなわち、起動信号の立ち下りのみをtd遅延させた信号をD0の信号とすることによって起動信号の立ち上がり、立ち下りの両エッジのどちらからも2td遅れてパルスが発生されるようにする。tdだけ起動信号を遅延させるには、インバータ遅延回路121を構成するインバータと同一の遅延回路素子を1段挿入すればよいが、この場合、論理が反転してしまいそのままでは回路実現ができないが、以下のような構成をとることで実現が可能である。図1、図2ではこの起動回路の構成方法も図示しており、以下それを説明する。
【0065】
まず、起動信号aからまったく同一のタイミングで論理が反転する信号ペアe,fを作り、その一方信号fにインバータ遅延回路121を構成する遅延回路素子1段を接続すると同一論理で時間差tdの信号ペアe,gを作り出すことができる(以上図2参照)。D0の入力信号として立ち上りの時はgを立ち下がりのときはeを選択し採用すればよい。
【0066】
図1はその回路の具体例を示しており、まず端子111に入力された起動信号aは、インバータ101によって反転信号を作る。また遅延回路107は、起動信号aを反転しない遅延バッファ回路である。インバータ101と遅延バッファ回路107の遅延量は、同一となるように設計する。これらの信号は、それぞれインバータ112,113によって緩衝増幅され信号c,dを出力する。インバータ112,113の出力には、クロスカップルインバータ114,115が接続されており、上記インバータ101と遅延バッファ回路107の遅延量のわずかの差を修正し信号c,dの変化のタイミングが一致するように修正される。タイミングのずれを極小とするために、上記と同一のクロスカップルインバータつき緩衝回路103をさらに接続し、これによってまったく同時に変化する信号e,fを作り出す。信号fにはインバータ遅延回路121を構成する遅延素子と同一特性の1段のインバータ遅延素子104を挿入し信号eとtdの時間差をもつ同一極性の信号ペアe,gを作り出す。インバータ回路106,105は、インバータ遅延素子104がインバータ遅延回路121の1段あたりの遅延量tdを確かなものとするためにインバータ遅延回路121の各遅延素子の負荷と同一条件でインバータ遅延素子104が駆動されるように挿入されたバッファ回路である。これらの出力信号h,iは、信号e,gと同様に時間差tdの同一極性の信号ペアである。
【0067】
セレクタ108は、起動信号aがL→Hと変化するときに信号i、H→Lと変化するときに信号hを選択しインバータ遅延回路121のD0として起動信号端子129に入力する。セレクタ108の選択制御端子116は図1ではXD11から取っているが、立ち上がり、立ち下りで正しく切替が可能な信号ならば任意の信号を取ること、例えばXD1〜D10を取ることができる。この場合正論理か負論理かによって接続の仕方が若干変わるが、従来の技術によって自明なので説明は省略する。
【0068】
以上をまとめると、本発明によるパルス発生回路は、起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含みインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のと前記き出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させてまた前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路、
を備えていることを特徴とするということになる。
【0069】
なお、上記説明では、インバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理が重要であってインバータ遅延回路の各出力は任意の数字から付番してよい。またiはそれに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0070】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【0071】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは回路素子の動作限界近くの高周波高速であっても、対称性の良い精密なパルス発生が可能である。
【0072】
(実施例2)
実施例2は図18(g)で説明した差動出力のパルス信号を発する回路について本発明に基づいて構成された例を示す。図3はその回路図であり、図4に動作を説明するタイム図を示す。
【0073】
パルスの起動は端子307に入力される起動信号によってなされる。変換回路306はこの起動信号を受け2相の信号に変換する回路であり、図1に示した端子111からクロスカップルインバータつき緩衝回路103の出力までの回路を使用できる。この回路の出力として2相の信号e,fが得られる。
【0074】
この信号e,fを受けて、差動のインバータ遅延回路305が起動される。差動のインバータ遅延回路305は、各段の遅延素子が図4に示すような回路構成をとることができる。図4は、該遅延回路305の1段あたりの構成例を示す図であり、図15に示したインバータ遅延回路の遅延素子408,409を2列に並べクロスカップルインバータ401で結合したものである。個々の回路についてはすでに説明されているので、図15と同じ番号を付してその動作の説明は省略する。遅延素子408,409のおのおのの入力端子1008は、i番目において入力端子Di402,XDi403となって互いに逆位相の信号で駆動される。おのおのの出力1010は、XDi+1 404,Di+1 405となって次段の遅延素子に接続されるとともに小さいバッファ回路1005にて信号を抜き取り続いて大きなバッファ回路1006によって駆動能力を高めそれぞれスイッチアレイを駆動する信号の出力端子406,407となる。以下の説明では、バッファ回路1005,1006の遅れを伴うが、これらのバッファ回路は省略し、スイッチアレイを駆動する信号の信号名は、同じXDi+1およびDi+1を使うものとする。
【0075】
回路306によって差動のインバータ遅延回路305が位相の反転した信号D0,XD0で同時に起動されると、図5に示したXD1,D2,・・・,D10のようにtdの遅れを伴って位相を反転させながら10個の遅延信号が得られるとともに、さらにそれらの信号を反転した10個の遅延信号D1,XD2,・・・・,XD10が得られる。
【0076】
301,302,303,304はスイッチアレイであり、その内部の構造は、図16のスイッチアレイ1104と同じである。それぞれのスイッチアレイは、表3に示すように接続される。
【0077】
【表3】
【0078】
〈記載1の始め〉
表3に示す接続によってスイッチアレイ301は、D9およびD2が同時にHのときすなわちD9およびD2の論理積が真のとき(図5で期間t9から期間xt1まで)およびXDi−1とDiの論理積が真のときすなわち図5で期間xti−1のときにパルス出力端子POに電位レベルV1を出力し、Di−2およびXDi−1が両方ともLのとき、すなわちXDi−2とDi−1の論理積が真のとき(期間xtiのとき)パルス出力端子POに電位レベルV2を出力する(図5に付番501で示す)。ここに、iは4≦i≦8の偶数である。
【0079】
同様に、スイッチアレイ302はXD10およびXD3が同時にHのときすなわちXD10およびXD3の論理積が真のとき(図5で期間xt10から期間t2まで)およびDiとXDi+1の論理積が真のときすなわち図5で期間tiのときにパルス出力端子POに電位レベルV1を出力し、XDi−1およびDiが両方ともLのとき、すなわちXDi−1とDiの論理積が真のとき(期間xti+1のとき)パルス出力端子POに電位レベルV2を出力する(図5に付番502で示す)。ここに、iは4≦i≦8の偶数である。
【0080】
またスイッチアレイ303はXD9およびXD2が同時にHのときすなわちXD9およびXD2の論理積が真のとき(図5で期間xt9から期間t1まで)およびDi−1とXDiの論理積が真のときすなわち図5で期間ti−1のときにパルス出力端子POに電位レベルV1を出力し、XDi−2およびDi−1が両方ともLのとき、すなわちDi−2とXDi−1の論理積が真のとき(期間ti−1のとき)パルス出力端子POに電位レベルV2を出力する(図5に付番503で示す)。ここに、iは4≦i≦8の偶数である。
【0081】
またスイッチアレイ304はD10およびD3が同時にHのときすなわちD10およびD3の論理積が真のとき(図5で期間t10から期間xt2まで)およびXDiとDi+1の論理積が真のときすなわち図5で期間xtiのときにパルス出力端子POに電位レベルV1を出力し、Di−1およびXDiが両方ともLのとき、すなわちXDi−1とDiの論理積が真のとき(期間xtiのとき)パルス出力端子POに電位レベルV2を出力する(図5に付番504で示す)。ここに、iは4≦i≦8の偶数である。
〈記載1の終わり〉
【0082】
さらにスイッチアレイ301の出力POとスイッチアレイ303の出力POをワイヤードオア接続して差動出力の一方のパルス出力端子Poutp311とし、スイッチアレイ302の出力POとスイッチアレイ304の出力POをワイヤードオア接続して差動出力のもう一方のパルス出力端子Poutm310とする。
【0083】
上記のような接続をとる場合、D0の立ち下がりに呼応して(期間xt2〜xt8に)パルス列を発するスイッチアレイ301とXD0の立ち下りに呼応して(期間t2〜t8に)パルス列を発するスイッチアレイ303は回路的にはまったく対称である。また同様にD0の立ち下がりに呼応して(期間xt3〜xt9に)パルス列を発するスイッチアレイ304とXD0の立ち下りに呼応して(期間t3〜t9に)パルス列を発するスイッチアレイ302は回路的にはまったく対称である。すなわち図3においてインバータ遅延回路305の各端子名のXDiとDi(iは0≦i≦10の整数)を入れ替えても元の回路に一致する。ゆえにスイッチアレイ301および303、またはスイッチアレイ302および304はD0,XD0の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば、発生されるパルスは事実上同一の対称性の良い波形となる。さらにスイッチアレイ302、またはスイッチアレイ304の接続は、接続されるインバータ遅延回路の端子名をDi→XDi−1、またはXDi→Di−1と変更すると、それぞれスイッチアレイ301または303の接続と一致し事実上同一の回路トポロジーとなる。ゆえに実施例1と同様にそれらの生成するパルス波形は、tdだけ発生される時間がずれてるが、事実上同一の対称性の良いパルスが発生される。
【0084】
スイッチアレイ301の出力POとスイッチアレイ303の出力POをワイヤードオア接続して差動出力の一方のパルス出力端子Poutp311とし、スイッチアレイ302の出力POとスイッチアレイ304の出力POをワイヤードオア接続して差動出力のもう一方のパルス出力端子Poutm310とすることにより、その差Poutp−Poutmは図5に示すような対称性の良いパルスとなる。なお同図では負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。
【0085】
本実施例では実施例1における中間レベルを定めるトランジスタ130,131が不要であり、この部分によって生じるリーク電流をなくすことができ回路の低消費電力化が可能となる。またトランジスタ125,126,127,128のようにtdの半分で駆動されることが望ましいスイッチ素子も無く回路設計が容易となる。さらに実施例1ではインバータ遅延素子の段数が11段必要であったが、本実施例では9段あれば十分でありわずかながら使用される素子数を減らすことができる(1段目の出力D1,XD1が使用されていないことに注意。1段目は省略が可能である。)。
【0086】
〈記載2の始め〉
以上をまとめると、本発明によるパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えて構成されたパルス発生回路ということになる。
〈記載2の終わり〉
【0087】
なお、上記説明では、インバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理が重要であってインバータ遅延回路のかく出力は任意の数字から付番してよい。またiはそれに呼応した所定の範囲の偶数となる。そのため、上記の記載1の説明と記載2の説明が異なって見えるが切替の順序は同一であり矛盾するものではない。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0088】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【0089】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは回路素子の動作限界近くの高周波高速であっても対称性の良い精密な差動のパルス発生が可能である。
【0090】
(実施例3)
図6に示すような位相を90°シフトしたいわゆるIQパルス信号はUWB受信機の同期検波に際してテンプレート信号として利用され、その発生方法は課題となっている。実施例3ではこの互いに位相の90°異なるIQパルス信号を発生する回路について説明する。発生するパルスの使用諸元は実施例の1,2と同一とした場合を例に説明するが、本願はこれに限定されるものではない。
【0091】
図6に示した信号IおよびXIは実施例2で発生した差動出力のパルス信号ペアである。本実施例ではさらにそれらと90°、すなわち時間Pw/2だけ遅れた差動出力のペアQ,XQを発生させる。
【0092】
そのために、互いにtd/2ずつ時間のずれたインバータ遅延回路出力信号Dii,Dqi,XDii,XDqiを作り出し、それらの信号によって表4に基づき8個のスイッチアレイSA1,SA2,・・,SA8を駆動する。
【0093】
【表4】
【0094】
スイッチアレイSA1の出力POとスイッチアレイSA3の出力POをワイヤードオア接続して、I信号の差動出力の一方のパルス(図6のI)出力端子Poutipとし、スイッチアレイSA2の出力POとスイッチアレイSA4の出力POをワイヤードオア接続して、I信号の差動出力のもう一方のパルス(図6のXI)出力端子Poutimとすることにより、図6のI,XIの信号を得ることができる。またスイッチアレイSA5の出力POとスイッチアレイSA7の出力POをワイヤードオア接続して、Q信号の差動出力の一方のパルス(図6のQ)出力端子Poutqpとし、スイッチアレイSA6の出力POとスイッチアレイSA8の出力POをワイヤードオア接続して、Q信号の差動出力のもう一方のパルス(図6のXQ)出力端子Poutqmとすることにより、図6のI,XIの信号を得ることができる。
【0095】
出力されるパルスは実施例1,2で説明したように、素子が性能限界近くの高速で動作するために、デジタル的な角張った波形となることはなく簡単なフィルタによって、あるいはフィルタなしでも適当に丸みを帯びた図6に示すような波形が得られる。また、信号の差Poutip−PoutimまたはPoutqp−Poutqmはそれぞれ図5に示すような対称性の良いパルスとなる。
【0096】
互いにtd/2ずつ時間のずれたインバータ遅延回路出力信号Dii,Dqi,XDii,XDqiを発生するには、インバータ遅延回路の構成を図7に示すようにすれば良い。同図はインバータ遅延回路の2段分を説明しており、鎖線内のインバータ遅延回路601,602はそれぞれ図4で説明したインバータ遅延回路を構成する遅延素子の構成と同じものである。ただし、格遅延素子の遅延量は、td/2となるように調整されているものとする。i段目の遅延素子601の入力は、Dii603,XDii604である。またその出力は、XDii+1 605,Dii+1 606のペアとなる。これらは、また、i段目の遅延素子602の入力Dqi610,XDqi609となり、さらにそれらの出力は、Dqi+1 612,XDqi+1 613のペアとなる。端子607,608,614,615は、信号XDii+1 605,Dii+1 606,Dqi+1 605,XDqi+1 606を、スイッチアレイを駆動するために緩衝増幅した信号の出力端子である。このように接続した遅延量が、td/2の遅延素子2つをさらに所定の段数(本実施例では10段(合計で20段の遅延素子))を縦続接続してインバータ遅延回路を構成すれば、時間がtd/2ずつずれたスイッチアレイを駆動する信号Dii,XDiiおよびDqi,XDqi(1≦i≦10)を得ることができる。
【0097】
上記のような回路は、起動パルスの両エッジでパルスが発生し、従って回路消費電力の大部分を消費するインバータ遅延回路の反転時ごとにパルスを発生するので消費電力の効率が良い。さらに実施例1,2と同様にその動作タイミングや回路トポロジーがまったく同一であり、従って発生されるパルス形状は同一特性となり、対称性の良い正確なパルスペアを発生することができる。
【0098】
上記では遅延回路出力においてI,Q信号発生用の出力ごとにXDi1,XDq1,Di2,Xq2,・・のように交互に付番して説明した、これを通し番号として以上をまとめると本発明によるパルス発生回路は、
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えて構成されるパルス発生回路と言うことになる。
【0099】
なお、上記説明ではインバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理が重要であって、インバータ遅延回路の各出力は任意の数字から付番してよい。また、iは、それに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0100】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【0101】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても、対称性の良い精密な差動のパルス発生が可能である。
【0102】
(実施例4)
図8〜10は実施例1〜3のパルス発生回路を用いた電子装置の要部を説明する図であり、UWB送受信装置に応用した場合の例を示す。
【0103】
UWB送信回路701は、図1または図3のパルス発生回路が含まれる。端子703は、起動信号を入力する端子であり、端子704は、送信するデータの入力端子である。端子704に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。
【0104】
実施例2(図3)のパルス発生回路の出力端子は2つあり、差動のパルス信号を発する。そのため、このパルス発生回路を使用した送信機は、平衡型のアンテナを駆動することができる。図8では、送信機として平衡型アンテナ702を駆動する場合を例示しているが、実施例1(図1)のパルス発生回路を用いてシングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することやBALUN(平衡不平衡変換回路)を介して平衡型アンテナを駆動することもできる。
【0105】
変調の方式としては、出力されるパルスの極性を入力端子703,704に入力される送信データの値に従って切り替え変調するパルスの2相変調(BPM:Bi−Phase Modulation)や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調(PPM:Pulse Position Modulation)などが可能である。
【0106】
図9はPPMの変調回路を示す。端子715は起動信号を入力する端子である。この信号から遅延回路717によって遅延させた信号と、遅延回路717を通さずに遅延させないそのままの信号を生成し、スイッチ719によって選択する。端子716に入力される送信データのビットの値が1か0かによって遅延回路717を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって、起動信号は、遅延回路の遅延時間シフトすることができPPM変調を行うことができる。
【0107】
スイッチ179によってPPM変調された起動信号は、1/2分周回路(÷2)718によって1/2分周される。これによって、端子715に入力された起動信号の立ち上がりまたは立ち下りのどちらか一方のエッジ毎に反転する信号が得られる。パルス発生回路721は、上記実施例1,2で述べた回路である。該パルス発生回路は、起動信号の両エッジに呼応してパルスを発生するので、1/2分周回路718のエッジごと、すなわち端子715に入力される起動信号の立ち上がりまたは立ち下りの片エッジ毎に(PPM変調によって所定時間のずれを伴って)パルスが発生される。PPMでは実施例1,2のパルス発生回路のいずれも使用することができる。
【0108】
図9の回路において一点鎖線720内の回路と1/2分周回路718の順序を逆にしても同様に動作させることが可能であるが、同図のような接続のほうがスイッチ719を構成する論理回路が簡単であり、また発生するパルスのジッタも小さく抑えることができる。
【0109】
図10は変調方式としてBPMを用いる場合である。端子722に入力されるパルス起動信号を1/2分周回路(÷2)724によって分周して端子722に入力されるパルス起動信号の立ち上がりまたは立ち下りの片エッジごとに反転する信号に変換する。該信号は、パルス発生回路725の起動端子に入力される。パルス発生回路725には、上記実施例2の回路を使用することができる。パルス発生回路725によって発生されたパルスは、スイッチ726によって切り替えて、端子723に印加される送信データに基づきその極性を反転させる。この操作によって、端子727には、BPM変調された平衡型のパルスが得られる。
【0110】
さらに、上記実施例3の4相のパルス発振回路を用いると、IQ直交変調のパルス変調が可能となる。すなわち図6のI,XIおよびQ,XQをそれぞれペアに図10に示したスイッチ726の回路を接続して、I,Qのそれぞれの信号に変調(QPM:Quadrature Phase Modulation、4相変調)をかけ、さらにそれぞれを加算したI+Q,XI+XQの2つの信号を平衡型アンテナに給電する。
【0111】
図8において、アンテナ705以降は、受信回路の構成を示す。すなわち受信アンテナ705で受信されたUWBパルス信号は、低雑音増幅回路706で増幅し、I,Qのミキサ回路707,708に入力される。ミキサ回路707,708は、テンプレートパルス発生回路709によって発生されたテンプレートパルスとの乗算を行い積分回路(∫)710,711に送る。積分回路710,711では、ミキサ回路707,708で混合(乗算)した信号の高域成分を取り除き復調を行う。判定回路712は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻す。
【0112】
ここでテンプレートパルス発生回路709として、実施例3のパルス発生回路が使用できる。該パルス発生回路は、IQ2相の差動信号の発振が可能であり、低雑音増幅回路706やミキサ回路707,708を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズをキャンセルしまた低電圧動作に適しており低電力低雑音の機器構成に都合が良い。また実施例3のパルス発生回路によってIQのテンプレートを用いると、QPMのときのみでなくBPMやPPMでも効率の良い受信が可能となる。すなわちBPMやPPMの変調時において、Iチャネルをデータの復調にあてて、Qチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜならQチャネル出力を常に0になるようにテンプレート発生のタイミングを調整すれば、Iチャネルではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。
【0113】
テンプレートパルス発生回路として本発明による他の回路、すなわち実施例1や実施例2の回路を用いることももちろん可能である。実施例1の回路を用いる場合は、低雑音増幅回路706やミキサ回路707,708には不平衡型の回路を用いる。また、IQ2チャネルのテンプレートが必要な場合は、実施例1または実施例2の回路を2つ用いて所定量の時間差で起動すればよい。
【0114】
本発明によるパルス発生回路は、簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生できる。しかも消費電力が少ない。したがって、本発明のパルス発生回路は、UWB通信装置の高性能化に必要な差動型の信号発生、IQ信号の発生、低歪などのすべての要求仕様を備えている。従って、本発明によるパルス発生回路をUWB通信装置に応用すれば高性能な装置を実現できる。
【0115】
また本回路をCMOS集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量(ビットレート)に応じて常に最小の消費電力で作動させることが可能である。
【産業上の利用可能性】
【0116】
本発明は、短パルスを利用するUWB通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【0117】
【図1】本発明のパルス発生回路の実施形態を表す図である。
【図2】本発明のパルス発生回路の動作を表すタイム図である。
【図3】本発明の他のパルス発生回路の実施形態を表す図である。
【図4】本発明のパルス発生回路の実施形態においてインバータ遅延回路の1段あたりの遅延回路を説明する図である。
【図5】本発明の他のパルス発生回路の動作を表すタイム図である。
【図6】本発明のさらに他のパルス発生回路で発生するパルスを表す図である。
【図7】本発明のさらに他のパルス発生回路に用いるインバータ遅延回路の一部を説明する図である。
【図8】本発明に係るUWB通信装置の実施形態を表す図である(その1)。
【図9】本発明に係るUWB通信装置の実施形態を表す図である(その2)。
【図10】本発明に係るUWB通信装置の実施形態を表す図である(その3)。
【図11】従来のパルス発生回路の構成図である。
【図12】従来のパルス発生回路の動作タイム図である。
【図13】従来の他のパルス発生回路の構成図である。
【図14】従来の他のパルス発生回路の動作タイム図である。
【図15】従来のパルス発生回路の他の例を説明する図である。
【図16】従来のパルス発生回路の他の例を説明する図である。
【図17】従来のパルス発生回路の他の例の動作を説明するタイム図である。
【図18】本発明で発生しようとするパルスを説明する説明図である。
【符号の説明】
【0118】
114、115、401…クロスカップルインバータ
121、305…インバータ遅延回路
122、123、301、302、302、304…スイッチアレイ
408、409、601、602…インバータ遅延回路
701、709、721、725…パルス発生回路
706…低雑音増幅回路
707、708…ミキサ回路。
【技術分野】
【0001】
本発明は、UWB(Ultra Wide Band)通信に適するパルスを発生するパルス発生回路およびUWB通信装置に関する。
【背景技術】
【0002】
UWB通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重(OFDM)があるが、UWBは非常に短時間のパルスを利用した、更に広帯域の通信方式であり、インパルスラジオ(IR)方式の通信とも呼ばれている。IR方式では従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている(特許文献1、2、3参照)。
ここで、IR方式に使用されるパルス波形について図面を参照して簡単に説明する。
【0003】
図18(a)に示すようなパルス幅PD、周期TPのパルス列は良く知られている通りで、そのパルス列の周波数スペクトルは、図18(b)に示すように、エンベロープがBW=1/PDの周波数で最初の零点を持つsinc関数である。
【0004】
この図18(b)に示すようなパルスの場合はスペクトルが直流からBWまで広がるため使いづらく、図18(d)に示すようなスペクトルの中心周波数f0が高いところにあるパルスが好まれる。このパルス波形は、図18(a)のパルスで周波数f0=1/(2Pw)の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は図18(c)に一点鎖線1301に示すような直流(DC)成分を含み、正確には同図(d)に示すような理想的なスペクトルを持たない。
【0005】
このような理想的スペクトルを持つ波形は同図(e)に示す。この波形は同図(a)のパルスを搬送周波数f0の正弦波で乗算した波形である。また同図(f)は同図(a)のパルスを搬送周波数f0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いためこのような角張った波形が生成されることはなく同図(e)のような波形を得ることができる。UWB通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【0006】
(従来例1)
図11は図18(c)に示すパルスを発生する従来の回路例である(非特許文献1参照)。2つのインバータ801,802及び否定論理和回路(NOR)803は、NOR803のもう一方の入力Ciが偽(L:ローレベル)となったとき3段のリング発振回路を構成する。即ち、図12に示すタイム図のようにCiがLの間だけ発振し、NOR803の出力NRとインバータ801,802の出力N1,N2はそれぞれ時間tdずつ遅れて変化が伝播していく。
【0007】
ここで簡単のためにNOR803及びインバータ801,802の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅(図18(c)におけるPw)は3tdとなる。即ち、回路を構成する素子の遅延時間の3倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【0008】
(従来例2)
上述の回路よりも更に細いパルスを発生する回路として以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはDC成分を含む。発生パルスにDC成分を含まない図18(e)、(f)のようなパルスの発生回路として図13に示すような回路がある。この回路の動作は説明するために図14にタイム図を掲げる。
【0009】
図13において遅延回路(インバータ)900〜909は10段のインバータを縦続接続し構成する。インバータ各段内部の構成は図15を参照して後述する。
【0010】
端子933に入力されたパルスD0は図14に示すように1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。即ち、入力端子933に印加される信号を正論理とするとi段目には
iが奇数のとき XDi
iが偶数のとき Di
が出力される。尚、Xは信号の否定論理を表し信号名に前置する記号である。
【0011】
NチャネルMOSトランジスタ913および912は、それぞれ遅延回路の1段目の出力XD1と2段目の出力D2が高いときに導通してパルス出力端子930(図中PulseOutと表記)を第一の電位レベル929(V1)に接続する。次に、PチャネルMOSトランジスタ911および910は、それぞれ遅延回路の2段目の出力D2と3段目の出力XD3が低い(即ち、D2の否定論理とD3の両方が高い(論理積が真の))ときに導通してパルス出力端子930を第二の電位レベル926(V2)に接続する。
【0012】
同様にNチャネルMOSトランジスタ916,917,920,921,924および925は、それぞれ遅延回路のi−1段目の出力XDi−1とi段目の出力Diが高いとき、即ち、XDi−1とDiの論理積が真のときに導通してパルス出力端子930を第一の電位レベルV1に接続する。ここで、iは偶数である。次に、PチャネルMOSトランジスタ914,915,918,919,922および923は、それぞれ遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、即ち、Diの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のとき、導通してパルス出力端子930を第二の電位レベルV2に接続する。
【0013】
以上のような動作によって図14の(m)に示すパルス波形が得られ、図18(e)または(f)に示すようなパルス波形を生成することができる。
【0014】
ここで、第一および第二の電位レベルはそれぞれ回路を構成する集積回路の負側および正側の電源電位VSS,VDDを使用することが可能であるが、他の任意の電位に設定しても良い。
【0015】
PチャネルMOSトランジスタ927およびNチャネルMOSトランジスタ928はMOS抵抗であって、第一、第二の電位V1,V2を分割し、MOSトランジスタ910〜925のスイッチ回路が上記第一、第二の電位V1,V2のいずれにも接続しないときに出力端子930の電位(V0)を設定する。通常はN,Pチャネルトランジスタの常数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。またトランジスタ931,932は、図14に示す時間t9、すなわち発生パルスの後縁で電位をV0に引き戻す働きをする。トランジスタ927および928によっても電位V0に引き戻されるが、これらのトランジスタはオン抵抗が高いため、V0に達するまでに時間がかかり正しいパルスを発生できない。トランジスタ931および932は、出力端子930の負荷容量に充電されている電荷を放電してパルス出力端子930の電位を電位V1にしようとする。したがってトランジスタ931および932のオン抵抗を調節する、あるいは遅延回路909の遅延量を短く調節し時間t9において、ちょうど電位がV0となるように設計する。
【0016】
図15は遅延回路を構成するインバータ900〜909の内部を示す図である。PチャネルMOSトランジスタ1002とNチャネルMOSトランジスタ1003はインバータ回路を構成し、端子1008に入力された信号は遅延時間tdをともなって端子1010から反転され出力されて次段の遅延回路入力1010となる。とともに上記トランジスタ1002,1003による遅延回路の遅延量を大きくしないように小さなバッファ回路1005を通じてとりだし、更に、バッファ回路1006によって出力1011が取り出される。図13のトランジスタ910〜925および931,932を駆動する。なお、図13ではバッファ回路1005,1006は省略している。
【0017】
NチャネルMOSトランジスタ1004は、上記インバータを構成するトランジスタ1003のソースに直列に挿入され負側電源に接続され、またPチャネルトランジスタ1001は、インバータを構成するトランジスタ1002のソースに直列に挿入され正側電源VDD1017に接続される。
【0018】
これらのトランジスタ1001および1004のゲートソース間電圧Vbp,Vbnを制御することによりインバータに流入する電源電流を制御することができる。通常VbpおよびVbnは遅延回路出力の立ち上がり、立ち下りの対称性を保つためにその絶対値が等しくなるように制御される。この制御によってインバータの動作速度の制御が可能となりtdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためにはPw=tdとなるように端子1007および1009の電圧を制御すればよい。
【0019】
(従来例3)
UWB通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては差動型の信号処理が行われることが多く図18(g)に示すような位相の反転した2つの信号が必要になることも多い。差動のパルス信号は送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においてはさらに、同相と直交の位相が90°異なったいわゆるIQ信号が必要なことも多い。
【0020】
非特許文献2には平衡型のパルスを発生するための回路が提示されている。この回路では差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路1段の遅延量に相当するパルス幅のパルス列を作りだす回路である。同文献には遅延回路に入力する信号の立ち上がり、および立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性や遅延回路を1段おきに使うことによってIQ信号発生の可能性も示唆されている。
【0021】
上記示唆に従ったときのパルス発生回路の例を図16に示す。説明の簡略化のために差動型でなく単極のパルスを発生する回路を示す。これは上記図13の回路にさらにスイッチアレイを付加して構成できる。図16では説明の簡略化のために図13と同じ要素は同一符号とし説明を省略する。追加したスイッチアレイは、スイッチアレイ1101、およびPチャネルトランジスタ1102,1103によって構成される。スイッチアレイ1101は、同図の二点鎖線内1104の回路と同じ構成をとっており、それぞれのゲートG1a,G1b,G1c,G2a,G2b,G2c,G3a,G3b,G3c,G4a,G4b,G4cをスイッチの制御端子とし、GiaおよびGibが両方ともHのとき出力端子POを第一の電位レベルV1に接続する。ここにiは1〜4を表すインデックスである。またGibおよびGicが両方ともLのとき出力端子POを第二の電位レベルV2に接続する。
【0022】
以下図17に動作を示すタイム図を掲げて動作を説明する。同図にて期間xt1〜xt9はスイッチアレイ1104とスイッチトランジスタ931,932によって発生されるパルスである。これらは上記図13で説明した回路と同一であるので説明を省略する。この従来の技術ではD0の立ち下りでのパルス発生(期間xt0〜xt9)に加えてD0の立ち上がりでもパルスを発生(期間t0〜t9)させる。
【0023】
すなわちスイッチアレイ1104が遅延回路のi−1段目の出力XDi−1とi段目の出力Diが高いとき、即ち、XDi−1とDiの論理積が真のときにパルス出力端子930を第一の電位レベルV1に接続し(iは偶数)、遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、即ち、Diの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のとき、パルス出力端子930を第二の電位レベルV2に接続するのに対して、スイッチアレイ1101は遅延回路のi−1段目の出力XDi−1とi段目の出力Diが低いとき、即ち、XDi−1の否定Di−1とDiの否定XDiの論理積が真のときにパルス出力端子930を第二の電位レベルV2に接続し(iは偶数)、遅延回路のi段目の出力Diとi+1段目の出力XDi+1が高いとき、即ち、DiとXDi+11の論理積が真のとき、パルス出力端子930を第一の電位レベルV1に接続する。
【0024】
トランジスタ1102,1103はXD9およびD10がHのとき、すなわち期間t9においてパルス出力端子の電位をトランジスタ927,928の定める電位に引きもどす働きをする。
【0025】
表1に、上記に説明したスイッチアレイ1104およびスイッチアレイ1101の接続方法をまとめて示す。
【0026】
【表1】
【0027】
このような接続を付加することによってD0の立ち上がり(期間t0〜t9)で発生するパルス列を付加し、起動信号の両エッジでトリガをかけることができる。インバータ遅延回路1105は、このパルス発生回路において最も多く電力を消費し、各段インバータが反転するときに電力消費が起こる。この従来例ではインバータ遅延回路が反転するたびにパルスを出力するので、従来例2のように立ち上がり、または立ち下りの一方のみでパルスを発生するときに比べ電力の使用効率が向上する。
【0028】
通常パルス幅は非常に狭いため、パルス出力波形はスイッチ素子の速度が十分に速いと想定して作図した波形Poutのようにはならず、容量性負荷によってPoutを積分した波形Poutcのような波形が出力される。期間t1,t9,xt1,xt9では出力されるパルスの幅がtdの半分であることが正負のバランスのよい(直流成分がない)パルスを得るために望ましい。そのような条件を満足しないと出力される波形は正負のどちらかに偏ってしまう。
【0029】
【特許文献1】米国特許第6421389号明細書
【特許文献2】米国特許第2003/0108133A1号明細書
【特許文献3】米国特許第2001/0033576号明細書
【非特許文献1】A CMOS IMPULSE RADIO ULTRA−WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS(T.Terada et.al、 2005 Symposium on VLSI Circuits Digest of Technical Papers、pp.30−33)
【非特許文献2】A Low−Power Template Generator for Coherent Impulse−Radio Ultra Wide−Band Receivers(Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102)
【発明の開示】
【発明が解決しようとする課題】
【0030】
上述した従来のパルス発生回路は、それぞれに一長一短がありどれも課題がある。まず上記従来例1は、多くの場合で必要とする帯域(すなわちパルス幅)のパルスを発生できない。従来例2では、回路を構成する素子性能の限界程度の細いパルス発生が可能であるが、上記に述べたように消費電力が大きい欠点がある。この欠点を克服するために上記従来例3が考案されているが、この従来の技術は以下の欠点がある。
【0031】
まず、図17のタイム図から明らかなように、発生されるパルスは立ち上がりで起動されたパルスと立ち下りで起動されたパルスの極性が反転している。このことはこの回路を用いてUWBの送受信機を構成する際の変調操作や復調のテンプレート波形の発生などに大きな制約を課すことになる。
【0032】
また、この従来の技術は、発生されるパルスが起動パルスD0の立ち上がりと立ち下りの両エッジで起動され、以下の論理は、ブール代数の正・負論理が逆になった完全に相補的な回路によって構成される。CMOSなどの論理回路によって構成される相補的な回路は、当然、その対称性が良くないと、発生されるパルスの対称性も良くない。すなわち、従来の技術によるパルス発生回路では、多くの場合、D0の立ち上がりエッジで起動されたパルスと立ち下りエッジで起動されたパルスでその振幅が異なっていたり、正負の対称性(DCレベルの位置)がずれていたりする。UWBの場合、素子性能の限界程度に高い周波数域での動作を強いられるため、Pチャネル、Nチャネルの対称性を注意して設計しても、完全に相補的動作を保障することが困難であり、対称性や良い精密なパルスを発生ができない。
【0033】
さらに差動のパルス信号を得るためには、上記の回路をさらに相補的に1組追加する必要があり、対称性の良い差動のパルス信号を得るためには問題がさらに複雑になり実現が困難であった。
【0034】
さらに中間電位を固定するためのトランジスタ927,928(図13)は常にオンしておりリーク電流を流す。これは電力を無駄に消費する。
【0035】
そこで本発明の目的は、上記に述べた従来の回路の課題をすべて解決し、少ない消費電力で正確な短パルスの発生回路を具現することにある。
【課題を解決するための手段】
【0036】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
【0037】
[適用例1]
適用例1のパルス発生回路は、
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えている。
【0038】
適用例1のパルス発生回路では、第二のスイッチ回路の論理をDi→XDi−1,XDi+1→Di,Di+2→XDi+1とインバータ遅延回路の出力を1段シフトしかつ論理を反転すると第一のスイッチの論理と一致する。これによって、パルスの発生を上記インバータ遅延回路に入力される起動信号の立ち上がりおよび立ち下りの両エッジでのパルス発生が可能となり、また回路の大部分の電力を消費するインバータ遅延回路が反転するたびにパルスが発生されるため、発生されるパルスあたりの回路の消費電力が半分近くまで低減できる。しかも上記に述べたように、回路は、インバータ遅延回路とスイッチ回路の接続が全く対称であるため起動信号の立ち上がり立ち下りによって発生されるパルス形状に差異が生じることが無い。また、第二のスイッチ回路が活性化されるときは第一のスイッチ回路が活性になるときに比べてインバータ遅延回路の1段あたりの遅延量だけその発生されるパルスがずれるがこのずれは上記起動信号制御回路によって補正されるので、起動信号の立ち上がりおよび立ち下りの両エッジからパルスが発生されるまでの時間は同一となる。これによって本発明によるパルス発生回路は著しく使い勝手が向上する。
【0039】
[適用例2]
適用例2のパルス発生回路は、適用例1のパルス発生回路であって、
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している2つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータ出力とを選択するスイッチ回路と、を含んで構成される。
【0040】
適応例2のパルス発生回路では、上記インバータとしてインバータ遅延回路を構成する遅延素子を使用することができる。これによって、上記インバータ遅延回路の遅延量と同一の遅延量でしかも同一極性の2つの信号を得ることができる。この信号を適用例1のパルス発生回路の起動信号制御回路に使用することによって正確なパルス形状のパルス発生が可能となる。
【0041】
[適用例3]
適用例3のパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えている。
【0042】
適用例3のパルス発生回路では適用例1と同様に第二のスイッチ回路の論理をDi→XDi−1,XDi+1→Di,Di+2→XDi+1とインバータ遅延回路の出力を1段シフトしかつ論理を反転すると第一のスイッチの論理と一致する。また第四のスイッチ回路の論理をXDi→Di−1,Di+1→XDi,XDi+2→Di+1とインバータ遅延回路の出力を1段シフトしかつ論理を反転すると第三のスイッチ回路の論理と一致する。さらに第一のスイッチ回路と第三のスイッチ回路および第二のスイッチ回路と第四のスイッチ回路は互いに論理が逆になった全く対称な回路である。これによって、対称性の良い精密な波形のパルスを平衡出力で得ることが可能となる。
【0043】
パルスの発生を上記インバータ遅延回路に入力される起動信号の立ち上がりおよび立ち下りの両エッジでのパルス発生が可能となり、また回路の大部分の電力を消費するインバータ遅延回路が反転するたびにパルスが発生されるため、発生されるパルスあたりの回路の消費電力が半分近くまで低減できる。しかも上記に述べたように、回路は、インバータ遅延回路とスイッチ回路の接続が全く対称であるため、起動信号の立ち上がり立ち下りによって発生されるパルス形状に差異が生じることが無い。また、第二のスイッチ回路が活性化されるときは第一のスイッチ回路が活性になるときに比べてインバータ遅延回路の1段あたりの遅延量だけその発生されるパルスがずれるが、このずれは上記起動信号制御回路によって補正されるので、起動信号の立ち上がりおよび立ち下りの両エッジからパルスが発生されるまでの時間は同一となる。これによって本発明によるパルス発生回路は著しく使い勝手が向上する。
【0044】
[適用例4]
適用例4のパルス発生回路は、
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えている。
【0045】
適用例4のパルス発生回路では、適用例3のパルス発生回路を同一のインバータ遅延回路出力から互い違いに2組のスイッチ回路を接続しているので2組の互いに90°位相の異なる平衡パルス出力(IQパルス信号)を得ることができる。適用例3で説明したようにスイッチ回路の接続や動作タイミングは全く対称な構造となっているので、生成されるパルスは正確である。さらに、パルスは起動信号の立ち上がり立ち下りの両エッジで起動されるのでインバータ遅延回路が反転するたびにパルス発生が可能となり消費電力の効率がよい。
【0046】
[適用例5]
適用例5のUWB通信装置は、
適用例1〜適用例4の何れかに記載のパルス発生回路を含んで構成される。
【0047】
適用例5のUWB通信装置では、適用例1〜適用例4のパルス発生回路によってUWBに特有の極細のしかも正確なパルスを簡単に発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では、素子の性能限界程度に高周波の正確なパルスを発生することが可能でありその有用性は高い。
【0048】
本発明の実施の形態としてのパルス発生回路は、CMOS集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても簡単な回路で正確なパルス波形のパルス発生が可能である。更に、従来のパルス発生回路に比べてひずみの少ない正確な差動のまたはIQのパルス信号を発生することも可能である。また、CMOS集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもCMOS回路の最高速度で動作させることが構成でき、UWB通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【0049】
以下に、実施の形態に係るパルス発生回路について図面を参照しながら説明する。
【0050】
まず最初に本発明で発生しようとするパルスについて図18を参照しながら説明する。発生しようとしているパルスは図18(e)、(f)に示すようなシングルエンド出力のパルス、または同図(g)に示す互いに位相が180度異なったパルスのペアである。また、90°位相差の信号いわゆるIQ信号を差動信号として発生する方法についても述べる。同図(g)は差動出力のパルス信号でありその出力の電位差は同図(e)の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図中にtsで示したパルスの無い期間のDCレベルは同じ値であれば任意の値をとることができる。
【0051】
本明細書では、一例として最小線幅0.18μのCMOS(相補型金属酸化膜半導体)プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、本発明はこの場合のみに限定されるものではない。
パルス間隔:TP=任意
搬送波周波数:f0=4GHz
搬送波パルス幅:Pw=125psec
パルス幅:PD=任意
時間PDの中に含まれるパルス数(フィンガ数):4(PD=フィンガ数×Pw)
信号形態:シングルエンド出力、差動出力、および差動出力のIQ信号ペア
【0052】
(実施例1)
図1に本発明の実施例1を示す。図2にその動作を示すタイム図を掲載する。
【0053】
121はインバータ遅延回路であり、その構成は図16に説明した従来の技術に使用されたインバータ遅延回路1105と同様の構成をとる。ただし、従来の技術では11番目の出力XD11は使用されていないが、本実施例では使用される。インバータ遅延回路の1段あたりの遅延量は、125psとなるように調整されているとする。遅延量がこの値をとるとき、上記に示した目的のパルスすなわち搬送波周波数:f0=4GHz(搬送波パルス幅:Pw=125ps)のパルスを発生することができる。
【0054】
またスイッチアレイ122およびスイッチアレイ123も同様に図16のスイッチアレイ1104と同じ構成をとる。本発明による本実施例では従来の技術とはスイッチアレイ123の接続が異なり表2に示すような接続を取る。
【0055】
【表2】
【0056】
端子129に入力されたパルス起動信号D0は、図2のXD1〜XD11に示すように、1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち入力端子129に印加される信号を正論理とするとi段目には
iが奇数のとき XDi
iが偶数のとき Di
が出力される。なお、Xは信号の否定論理を表し信号名に前置する。
【0057】
スイッチアレイ122およびNチャネルMOSトランジスタ125,126は、インバータ遅延回路121のi−1段目(iは偶数)の出力XDi−1とi段目の出力Diが高いとき、すなわちXDi−1とDiの論理積が真のときにパルス出力端子119を第一の電位レベルV1に接続する。つぎに、スイッチアレイ122は、それぞれ遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、すなわちDiの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のときにパルス出力端子119を第二の電位レベルV2に接続する。
【0058】
同様にスイッチアレイ123およびNチャネルMOSトランジスタ127,128は、インバータ遅延回路121のi段目(iは偶数)の出力Diとi+1段目の出力XDi+1が高いとき、すなわちDiとXDi+1の論理積が真のときにパルス出力端子119を第一の電位レベルV1に接続する。つぎに、スイッチアレイ123は、それぞれ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2が低いとき、すなわちXDi+1の否定論理であるDi+1とDi+2の否定XDi+2の論理積が真のときにパルス出力端子119を第二の電位レベルV2に接続する。
【0059】
PチャネルMOSトランジスタ130およびNチャネルMOSトランジスタ131は、MOS抵抗であって、第一、第二の電位V1,V2を分割し、スイッチアレイ122,123およびMOSトランジスタ125〜128のスイッチ回路が上記第一、第二の電位V1,V2のいずれにも接続しないときに出力端子119の電位(V0)を設定する。通常はN,Pチャネルトランジスタの定数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。
【0060】
ここで、第一および第二の電位レベルは、それぞれ回路を構成する集積回路の負側および正側の電源電位VSS,VDDを使用することが可能であるが、他の任意の電位に設定しても良い。
【0061】
以上のような動作によって、スイッチアレイ122およびトランジスタ125,126は、D0の立ち下りに呼応して図2に示す期間xt0〜xt10にパルス列を発生する。またスイッチアレイ123およびトランジスタ127,128は、D0の立ち上がりに呼応して、図2に示す期間t0〜t10にパルス列を発生する。パルス出力は、両者を合成したものであり、図2ではPoutとして図示されている。なお、Poutは、スイッチアレイ122,123やトランジスタ125〜128のスイッチ速度が十分に速い場合であって、実際UWBに使用されるような高速のパルスでは、負荷容量によって積分されたPoutcで示すような波形となって出力される。
【0062】
スイッチアレイ123に接続されているインバータ遅延回路121の各端子名Di(iは2≦i≦10の偶数)をXDi−1,XDi+1をDiに付け替えれば、その接続は、スイッチアレイ122とインバータ遅延回路との接続と一致する。すなわち、スイッチアレイ123およびトランジスタ127,128は、スイッチアレイ122およびトランジスタ125,126とまったく同じ順序で同じ波形によって駆動されていることになる。どちらもまずG1aがLからHに変化し、続いてG1bがHからLに変化しG1cがLからHに変化する。G2a以下も同様に、その駆動される信号の変化の順序は、まったく同じである。ただし両者の動作タイミングは、D0のエッジから計ってインバータ遅延回路1段分の遅れtdに相当する時間差がある。すなわちスイッチアレイ123は、D0の立ち上がりから2td遅れて信号を発生するが、スイッチアレイ121は、D0の立ち下りからtdの遅れで発生する。
【0063】
従って両スイッチアレイで発生されるパルス出力は、tdのタイミングのずれがあるもののまったく同一のタイミングで駆動されるのでまったく同一の波形を出力する。少なくとも同一の半導体基板上にこれらのスイッチ素子やインバータ遅延回路を組み込んだ場合、素子ばらつきは最小限に抑えることができ、事実上同一の対称性の良い波形を出力することが可能となる。
【0064】
上記のtdの時間差は、以下のようにして補償することができる。すなわち、起動信号の立ち下りのみをtd遅延させた信号をD0の信号とすることによって起動信号の立ち上がり、立ち下りの両エッジのどちらからも2td遅れてパルスが発生されるようにする。tdだけ起動信号を遅延させるには、インバータ遅延回路121を構成するインバータと同一の遅延回路素子を1段挿入すればよいが、この場合、論理が反転してしまいそのままでは回路実現ができないが、以下のような構成をとることで実現が可能である。図1、図2ではこの起動回路の構成方法も図示しており、以下それを説明する。
【0065】
まず、起動信号aからまったく同一のタイミングで論理が反転する信号ペアe,fを作り、その一方信号fにインバータ遅延回路121を構成する遅延回路素子1段を接続すると同一論理で時間差tdの信号ペアe,gを作り出すことができる(以上図2参照)。D0の入力信号として立ち上りの時はgを立ち下がりのときはeを選択し採用すればよい。
【0066】
図1はその回路の具体例を示しており、まず端子111に入力された起動信号aは、インバータ101によって反転信号を作る。また遅延回路107は、起動信号aを反転しない遅延バッファ回路である。インバータ101と遅延バッファ回路107の遅延量は、同一となるように設計する。これらの信号は、それぞれインバータ112,113によって緩衝増幅され信号c,dを出力する。インバータ112,113の出力には、クロスカップルインバータ114,115が接続されており、上記インバータ101と遅延バッファ回路107の遅延量のわずかの差を修正し信号c,dの変化のタイミングが一致するように修正される。タイミングのずれを極小とするために、上記と同一のクロスカップルインバータつき緩衝回路103をさらに接続し、これによってまったく同時に変化する信号e,fを作り出す。信号fにはインバータ遅延回路121を構成する遅延素子と同一特性の1段のインバータ遅延素子104を挿入し信号eとtdの時間差をもつ同一極性の信号ペアe,gを作り出す。インバータ回路106,105は、インバータ遅延素子104がインバータ遅延回路121の1段あたりの遅延量tdを確かなものとするためにインバータ遅延回路121の各遅延素子の負荷と同一条件でインバータ遅延素子104が駆動されるように挿入されたバッファ回路である。これらの出力信号h,iは、信号e,gと同様に時間差tdの同一極性の信号ペアである。
【0067】
セレクタ108は、起動信号aがL→Hと変化するときに信号i、H→Lと変化するときに信号hを選択しインバータ遅延回路121のD0として起動信号端子129に入力する。セレクタ108の選択制御端子116は図1ではXD11から取っているが、立ち上がり、立ち下りで正しく切替が可能な信号ならば任意の信号を取ること、例えばXD1〜D10を取ることができる。この場合正論理か負論理かによって接続の仕方が若干変わるが、従来の技術によって自明なので説明は省略する。
【0068】
以上をまとめると、本発明によるパルス発生回路は、起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含みインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のと前記き出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させてまた前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路、
を備えていることを特徴とするということになる。
【0069】
なお、上記説明では、インバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理が重要であってインバータ遅延回路の各出力は任意の数字から付番してよい。またiはそれに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0070】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【0071】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは回路素子の動作限界近くの高周波高速であっても、対称性の良い精密なパルス発生が可能である。
【0072】
(実施例2)
実施例2は図18(g)で説明した差動出力のパルス信号を発する回路について本発明に基づいて構成された例を示す。図3はその回路図であり、図4に動作を説明するタイム図を示す。
【0073】
パルスの起動は端子307に入力される起動信号によってなされる。変換回路306はこの起動信号を受け2相の信号に変換する回路であり、図1に示した端子111からクロスカップルインバータつき緩衝回路103の出力までの回路を使用できる。この回路の出力として2相の信号e,fが得られる。
【0074】
この信号e,fを受けて、差動のインバータ遅延回路305が起動される。差動のインバータ遅延回路305は、各段の遅延素子が図4に示すような回路構成をとることができる。図4は、該遅延回路305の1段あたりの構成例を示す図であり、図15に示したインバータ遅延回路の遅延素子408,409を2列に並べクロスカップルインバータ401で結合したものである。個々の回路についてはすでに説明されているので、図15と同じ番号を付してその動作の説明は省略する。遅延素子408,409のおのおのの入力端子1008は、i番目において入力端子Di402,XDi403となって互いに逆位相の信号で駆動される。おのおのの出力1010は、XDi+1 404,Di+1 405となって次段の遅延素子に接続されるとともに小さいバッファ回路1005にて信号を抜き取り続いて大きなバッファ回路1006によって駆動能力を高めそれぞれスイッチアレイを駆動する信号の出力端子406,407となる。以下の説明では、バッファ回路1005,1006の遅れを伴うが、これらのバッファ回路は省略し、スイッチアレイを駆動する信号の信号名は、同じXDi+1およびDi+1を使うものとする。
【0075】
回路306によって差動のインバータ遅延回路305が位相の反転した信号D0,XD0で同時に起動されると、図5に示したXD1,D2,・・・,D10のようにtdの遅れを伴って位相を反転させながら10個の遅延信号が得られるとともに、さらにそれらの信号を反転した10個の遅延信号D1,XD2,・・・・,XD10が得られる。
【0076】
301,302,303,304はスイッチアレイであり、その内部の構造は、図16のスイッチアレイ1104と同じである。それぞれのスイッチアレイは、表3に示すように接続される。
【0077】
【表3】
【0078】
〈記載1の始め〉
表3に示す接続によってスイッチアレイ301は、D9およびD2が同時にHのときすなわちD9およびD2の論理積が真のとき(図5で期間t9から期間xt1まで)およびXDi−1とDiの論理積が真のときすなわち図5で期間xti−1のときにパルス出力端子POに電位レベルV1を出力し、Di−2およびXDi−1が両方ともLのとき、すなわちXDi−2とDi−1の論理積が真のとき(期間xtiのとき)パルス出力端子POに電位レベルV2を出力する(図5に付番501で示す)。ここに、iは4≦i≦8の偶数である。
【0079】
同様に、スイッチアレイ302はXD10およびXD3が同時にHのときすなわちXD10およびXD3の論理積が真のとき(図5で期間xt10から期間t2まで)およびDiとXDi+1の論理積が真のときすなわち図5で期間tiのときにパルス出力端子POに電位レベルV1を出力し、XDi−1およびDiが両方ともLのとき、すなわちXDi−1とDiの論理積が真のとき(期間xti+1のとき)パルス出力端子POに電位レベルV2を出力する(図5に付番502で示す)。ここに、iは4≦i≦8の偶数である。
【0080】
またスイッチアレイ303はXD9およびXD2が同時にHのときすなわちXD9およびXD2の論理積が真のとき(図5で期間xt9から期間t1まで)およびDi−1とXDiの論理積が真のときすなわち図5で期間ti−1のときにパルス出力端子POに電位レベルV1を出力し、XDi−2およびDi−1が両方ともLのとき、すなわちDi−2とXDi−1の論理積が真のとき(期間ti−1のとき)パルス出力端子POに電位レベルV2を出力する(図5に付番503で示す)。ここに、iは4≦i≦8の偶数である。
【0081】
またスイッチアレイ304はD10およびD3が同時にHのときすなわちD10およびD3の論理積が真のとき(図5で期間t10から期間xt2まで)およびXDiとDi+1の論理積が真のときすなわち図5で期間xtiのときにパルス出力端子POに電位レベルV1を出力し、Di−1およびXDiが両方ともLのとき、すなわちXDi−1とDiの論理積が真のとき(期間xtiのとき)パルス出力端子POに電位レベルV2を出力する(図5に付番504で示す)。ここに、iは4≦i≦8の偶数である。
〈記載1の終わり〉
【0082】
さらにスイッチアレイ301の出力POとスイッチアレイ303の出力POをワイヤードオア接続して差動出力の一方のパルス出力端子Poutp311とし、スイッチアレイ302の出力POとスイッチアレイ304の出力POをワイヤードオア接続して差動出力のもう一方のパルス出力端子Poutm310とする。
【0083】
上記のような接続をとる場合、D0の立ち下がりに呼応して(期間xt2〜xt8に)パルス列を発するスイッチアレイ301とXD0の立ち下りに呼応して(期間t2〜t8に)パルス列を発するスイッチアレイ303は回路的にはまったく対称である。また同様にD0の立ち下がりに呼応して(期間xt3〜xt9に)パルス列を発するスイッチアレイ304とXD0の立ち下りに呼応して(期間t3〜t9に)パルス列を発するスイッチアレイ302は回路的にはまったく対称である。すなわち図3においてインバータ遅延回路305の各端子名のXDiとDi(iは0≦i≦10の整数)を入れ替えても元の回路に一致する。ゆえにスイッチアレイ301および303、またはスイッチアレイ302および304はD0,XD0の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば、発生されるパルスは事実上同一の対称性の良い波形となる。さらにスイッチアレイ302、またはスイッチアレイ304の接続は、接続されるインバータ遅延回路の端子名をDi→XDi−1、またはXDi→Di−1と変更すると、それぞれスイッチアレイ301または303の接続と一致し事実上同一の回路トポロジーとなる。ゆえに実施例1と同様にそれらの生成するパルス波形は、tdだけ発生される時間がずれてるが、事実上同一の対称性の良いパルスが発生される。
【0084】
スイッチアレイ301の出力POとスイッチアレイ303の出力POをワイヤードオア接続して差動出力の一方のパルス出力端子Poutp311とし、スイッチアレイ302の出力POとスイッチアレイ304の出力POをワイヤードオア接続して差動出力のもう一方のパルス出力端子Poutm310とすることにより、その差Poutp−Poutmは図5に示すような対称性の良いパルスとなる。なお同図では負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。
【0085】
本実施例では実施例1における中間レベルを定めるトランジスタ130,131が不要であり、この部分によって生じるリーク電流をなくすことができ回路の低消費電力化が可能となる。またトランジスタ125,126,127,128のようにtdの半分で駆動されることが望ましいスイッチ素子も無く回路設計が容易となる。さらに実施例1ではインバータ遅延素子の段数が11段必要であったが、本実施例では9段あれば十分でありわずかながら使用される素子数を減らすことができる(1段目の出力D1,XD1が使用されていないことに注意。1段目は省略が可能である。)。
【0086】
〈記載2の始め〉
以上をまとめると、本発明によるパルス発生回路は、
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えて構成されたパルス発生回路ということになる。
〈記載2の終わり〉
【0087】
なお、上記説明では、インバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理が重要であってインバータ遅延回路のかく出力は任意の数字から付番してよい。またiはそれに呼応した所定の範囲の偶数となる。そのため、上記の記載1の説明と記載2の説明が異なって見えるが切替の順序は同一であり矛盾するものではない。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0088】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【0089】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは回路素子の動作限界近くの高周波高速であっても対称性の良い精密な差動のパルス発生が可能である。
【0090】
(実施例3)
図6に示すような位相を90°シフトしたいわゆるIQパルス信号はUWB受信機の同期検波に際してテンプレート信号として利用され、その発生方法は課題となっている。実施例3ではこの互いに位相の90°異なるIQパルス信号を発生する回路について説明する。発生するパルスの使用諸元は実施例の1,2と同一とした場合を例に説明するが、本願はこれに限定されるものではない。
【0091】
図6に示した信号IおよびXIは実施例2で発生した差動出力のパルス信号ペアである。本実施例ではさらにそれらと90°、すなわち時間Pw/2だけ遅れた差動出力のペアQ,XQを発生させる。
【0092】
そのために、互いにtd/2ずつ時間のずれたインバータ遅延回路出力信号Dii,Dqi,XDii,XDqiを作り出し、それらの信号によって表4に基づき8個のスイッチアレイSA1,SA2,・・,SA8を駆動する。
【0093】
【表4】
【0094】
スイッチアレイSA1の出力POとスイッチアレイSA3の出力POをワイヤードオア接続して、I信号の差動出力の一方のパルス(図6のI)出力端子Poutipとし、スイッチアレイSA2の出力POとスイッチアレイSA4の出力POをワイヤードオア接続して、I信号の差動出力のもう一方のパルス(図6のXI)出力端子Poutimとすることにより、図6のI,XIの信号を得ることができる。またスイッチアレイSA5の出力POとスイッチアレイSA7の出力POをワイヤードオア接続して、Q信号の差動出力の一方のパルス(図6のQ)出力端子Poutqpとし、スイッチアレイSA6の出力POとスイッチアレイSA8の出力POをワイヤードオア接続して、Q信号の差動出力のもう一方のパルス(図6のXQ)出力端子Poutqmとすることにより、図6のI,XIの信号を得ることができる。
【0095】
出力されるパルスは実施例1,2で説明したように、素子が性能限界近くの高速で動作するために、デジタル的な角張った波形となることはなく簡単なフィルタによって、あるいはフィルタなしでも適当に丸みを帯びた図6に示すような波形が得られる。また、信号の差Poutip−PoutimまたはPoutqp−Poutqmはそれぞれ図5に示すような対称性の良いパルスとなる。
【0096】
互いにtd/2ずつ時間のずれたインバータ遅延回路出力信号Dii,Dqi,XDii,XDqiを発生するには、インバータ遅延回路の構成を図7に示すようにすれば良い。同図はインバータ遅延回路の2段分を説明しており、鎖線内のインバータ遅延回路601,602はそれぞれ図4で説明したインバータ遅延回路を構成する遅延素子の構成と同じものである。ただし、格遅延素子の遅延量は、td/2となるように調整されているものとする。i段目の遅延素子601の入力は、Dii603,XDii604である。またその出力は、XDii+1 605,Dii+1 606のペアとなる。これらは、また、i段目の遅延素子602の入力Dqi610,XDqi609となり、さらにそれらの出力は、Dqi+1 612,XDqi+1 613のペアとなる。端子607,608,614,615は、信号XDii+1 605,Dii+1 606,Dqi+1 605,XDqi+1 606を、スイッチアレイを駆動するために緩衝増幅した信号の出力端子である。このように接続した遅延量が、td/2の遅延素子2つをさらに所定の段数(本実施例では10段(合計で20段の遅延素子))を縦続接続してインバータ遅延回路を構成すれば、時間がtd/2ずつずれたスイッチアレイを駆動する信号Dii,XDiiおよびDqi,XDqi(1≦i≦10)を得ることができる。
【0097】
上記のような回路は、起動パルスの両エッジでパルスが発生し、従って回路消費電力の大部分を消費するインバータ遅延回路の反転時ごとにパルスを発生するので消費電力の効率が良い。さらに実施例1,2と同様にその動作タイミングや回路トポロジーがまったく同一であり、従って発生されるパルス形状は同一特性となり、対称性の良い正確なパルスペアを発生することができる。
【0098】
上記では遅延回路出力においてI,Q信号発生用の出力ごとにXDi1,XDq1,Di2,Xq2,・・のように交互に付番して説明した、これを通し番号として以上をまとめると本発明によるパルス発生回路は、
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路であって、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えて構成されるパルス発生回路と言うことになる。
【0099】
なお、上記説明ではインバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理が重要であって、インバータ遅延回路の各出力は任意の数字から付番してよい。また、iは、それに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0100】
また、ブール代数の公理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項にはこれらの等価な回路は当然含まれるべきである。
【0101】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても、対称性の良い精密な差動のパルス発生が可能である。
【0102】
(実施例4)
図8〜10は実施例1〜3のパルス発生回路を用いた電子装置の要部を説明する図であり、UWB送受信装置に応用した場合の例を示す。
【0103】
UWB送信回路701は、図1または図3のパルス発生回路が含まれる。端子703は、起動信号を入力する端子であり、端子704は、送信するデータの入力端子である。端子704に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。
【0104】
実施例2(図3)のパルス発生回路の出力端子は2つあり、差動のパルス信号を発する。そのため、このパルス発生回路を使用した送信機は、平衡型のアンテナを駆動することができる。図8では、送信機として平衡型アンテナ702を駆動する場合を例示しているが、実施例1(図1)のパルス発生回路を用いてシングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することやBALUN(平衡不平衡変換回路)を介して平衡型アンテナを駆動することもできる。
【0105】
変調の方式としては、出力されるパルスの極性を入力端子703,704に入力される送信データの値に従って切り替え変調するパルスの2相変調(BPM:Bi−Phase Modulation)や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調(PPM:Pulse Position Modulation)などが可能である。
【0106】
図9はPPMの変調回路を示す。端子715は起動信号を入力する端子である。この信号から遅延回路717によって遅延させた信号と、遅延回路717を通さずに遅延させないそのままの信号を生成し、スイッチ719によって選択する。端子716に入力される送信データのビットの値が1か0かによって遅延回路717を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって、起動信号は、遅延回路の遅延時間シフトすることができPPM変調を行うことができる。
【0107】
スイッチ179によってPPM変調された起動信号は、1/2分周回路(÷2)718によって1/2分周される。これによって、端子715に入力された起動信号の立ち上がりまたは立ち下りのどちらか一方のエッジ毎に反転する信号が得られる。パルス発生回路721は、上記実施例1,2で述べた回路である。該パルス発生回路は、起動信号の両エッジに呼応してパルスを発生するので、1/2分周回路718のエッジごと、すなわち端子715に入力される起動信号の立ち上がりまたは立ち下りの片エッジ毎に(PPM変調によって所定時間のずれを伴って)パルスが発生される。PPMでは実施例1,2のパルス発生回路のいずれも使用することができる。
【0108】
図9の回路において一点鎖線720内の回路と1/2分周回路718の順序を逆にしても同様に動作させることが可能であるが、同図のような接続のほうがスイッチ719を構成する論理回路が簡単であり、また発生するパルスのジッタも小さく抑えることができる。
【0109】
図10は変調方式としてBPMを用いる場合である。端子722に入力されるパルス起動信号を1/2分周回路(÷2)724によって分周して端子722に入力されるパルス起動信号の立ち上がりまたは立ち下りの片エッジごとに反転する信号に変換する。該信号は、パルス発生回路725の起動端子に入力される。パルス発生回路725には、上記実施例2の回路を使用することができる。パルス発生回路725によって発生されたパルスは、スイッチ726によって切り替えて、端子723に印加される送信データに基づきその極性を反転させる。この操作によって、端子727には、BPM変調された平衡型のパルスが得られる。
【0110】
さらに、上記実施例3の4相のパルス発振回路を用いると、IQ直交変調のパルス変調が可能となる。すなわち図6のI,XIおよびQ,XQをそれぞれペアに図10に示したスイッチ726の回路を接続して、I,Qのそれぞれの信号に変調(QPM:Quadrature Phase Modulation、4相変調)をかけ、さらにそれぞれを加算したI+Q,XI+XQの2つの信号を平衡型アンテナに給電する。
【0111】
図8において、アンテナ705以降は、受信回路の構成を示す。すなわち受信アンテナ705で受信されたUWBパルス信号は、低雑音増幅回路706で増幅し、I,Qのミキサ回路707,708に入力される。ミキサ回路707,708は、テンプレートパルス発生回路709によって発生されたテンプレートパルスとの乗算を行い積分回路(∫)710,711に送る。積分回路710,711では、ミキサ回路707,708で混合(乗算)した信号の高域成分を取り除き復調を行う。判定回路712は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻す。
【0112】
ここでテンプレートパルス発生回路709として、実施例3のパルス発生回路が使用できる。該パルス発生回路は、IQ2相の差動信号の発振が可能であり、低雑音増幅回路706やミキサ回路707,708を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズをキャンセルしまた低電圧動作に適しており低電力低雑音の機器構成に都合が良い。また実施例3のパルス発生回路によってIQのテンプレートを用いると、QPMのときのみでなくBPMやPPMでも効率の良い受信が可能となる。すなわちBPMやPPMの変調時において、Iチャネルをデータの復調にあてて、Qチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜならQチャネル出力を常に0になるようにテンプレート発生のタイミングを調整すれば、Iチャネルではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。
【0113】
テンプレートパルス発生回路として本発明による他の回路、すなわち実施例1や実施例2の回路を用いることももちろん可能である。実施例1の回路を用いる場合は、低雑音増幅回路706やミキサ回路707,708には不平衡型の回路を用いる。また、IQ2チャネルのテンプレートが必要な場合は、実施例1または実施例2の回路を2つ用いて所定量の時間差で起動すればよい。
【0114】
本発明によるパルス発生回路は、簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生できる。しかも消費電力が少ない。したがって、本発明のパルス発生回路は、UWB通信装置の高性能化に必要な差動型の信号発生、IQ信号の発生、低歪などのすべての要求仕様を備えている。従って、本発明によるパルス発生回路をUWB通信装置に応用すれば高性能な装置を実現できる。
【0115】
また本回路をCMOS集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量(ビットレート)に応じて常に最小の消費電力で作動させることが可能である。
【産業上の利用可能性】
【0116】
本発明は、短パルスを利用するUWB通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【0117】
【図1】本発明のパルス発生回路の実施形態を表す図である。
【図2】本発明のパルス発生回路の動作を表すタイム図である。
【図3】本発明の他のパルス発生回路の実施形態を表す図である。
【図4】本発明のパルス発生回路の実施形態においてインバータ遅延回路の1段あたりの遅延回路を説明する図である。
【図5】本発明の他のパルス発生回路の動作を表すタイム図である。
【図6】本発明のさらに他のパルス発生回路で発生するパルスを表す図である。
【図7】本発明のさらに他のパルス発生回路に用いるインバータ遅延回路の一部を説明する図である。
【図8】本発明に係るUWB通信装置の実施形態を表す図である(その1)。
【図9】本発明に係るUWB通信装置の実施形態を表す図である(その2)。
【図10】本発明に係るUWB通信装置の実施形態を表す図である(その3)。
【図11】従来のパルス発生回路の構成図である。
【図12】従来のパルス発生回路の動作タイム図である。
【図13】従来の他のパルス発生回路の構成図である。
【図14】従来の他のパルス発生回路の動作タイム図である。
【図15】従来のパルス発生回路の他の例を説明する図である。
【図16】従来のパルス発生回路の他の例を説明する図である。
【図17】従来のパルス発生回路の他の例の動作を説明するタイム図である。
【図18】本発明で発生しようとするパルスを説明する説明図である。
【符号の説明】
【0118】
114、115、401…クロスカップルインバータ
121、305…インバータ遅延回路
122、123、301、302、302、304…スイッチアレイ
408、409、601、602…インバータ遅延回路
701、709、721、725…パルス発生回路
706…低雑音増幅回路
707、708…ミキサ回路。
【特許請求の範囲】
【請求項1】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えていることを特徴とするパルス発生回路。
【請求項2】
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している2つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータの出力とを選択するスイッチ回路と、を含んで構成されることを特徴とする請求項1に記載のパルス発生回路。
【請求項3】
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項4】
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項5】
請求項1〜4の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
【請求項1】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って論理反転する縦続接続された複数段のインバータ列を含むインバータ遅延回路と、
前記インバータ遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記出力端子を第一の電位V1に接続し、前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記インバータ遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記出力端子を前記第一の電位V1に接続し、前記インバータ遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記第一のスイッチ回路が活性化された場合は前記起動信号を前記インバータ遅延回路の1段あたりの遅延量と同一の時間遅延させて、前記第二のスイッチ回路が活性化された場合は遅延させないで前記起動信号を前記インバータ遅延回路に入力する起動信号制御回路と、
を備えていることを特徴とするパルス発生回路。
【請求項2】
前記起動信号制御回路は、互いに逆論理でその遷移タイミングが実質的に一致している2つの起動信号の一方を論理反転し出力するインバータと、前記起動信号の他方と前記インバータの出力とを選択するスイッチ回路と、を含んで構成されることを特徴とする請求項1に記載のパルス発生回路。
【請求項3】
起動信号に呼応して所定形状のパルスを第一および第二の出力端子に平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路のi(iは所定範囲の偶数)段目の出力Diとi−1段目の出力XDi−1の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路のi段目の出力Diとi+1段目の出力XDi+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力XDi+1とi+2段目の出力Di+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi−1段目の出力Di−1の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路のi段目の出力XDiとi+1段目の出力Di+1の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路のi+1段目の出力Di+1とi+2段目の出力XDi+2の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項4】
起動信号に呼応して2組の所定形状のパルスを第一、第二および第三、第四の出力端子にそれぞれ平衡出力するパルス発生回路において、
該起動信号を所定量の遅延を伴って互いに論理が逆でその遷移タイミングが実質的に一致している2つの遅延信号を出力する遅延回路を複数段縦続接続し構成される遅延回路と、
前記遅延回路の2i(iは所定範囲の偶数)段目の出力D2iと2i−2段目の出力XD2i−2の論理積が真のとき前記第一の出力端子を第一の電位V1に接続し、前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理和が偽のとき前記第一の出力端子を第二の電位V2に接続する第一のスイッチ回路と、
前記遅延回路の2i段目の出力D2iと2i+2段目の出力XD2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力XD2i+2と2i+4段目の出力D2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第二のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i−2段目の出力D2i−2の論理積が真のとき前記第一の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理和が偽のとき前記第一の出力端子を前記第二の電位V2に接続する第三のスイッチ回路と、
前記遅延回路の2i段目の出力XD2iと2i+2段目の出力D2i+2の論理積が真のとき前記第二の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+2段目の出力D2i+2と2i+4段目の出力XD2i+4の論理和が偽のとき前記第二の出力端子を前記第二の電位V2に接続する第四のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i−3段目の出力XD2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第五のスイッチ回路と、
前記遅延回路の2i−1段目の出力D2i−1と2i+1段目の出力XD2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力D2i+1と2i+3段目の出力XD2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第六のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i−3段目の出力D2i−3の論理積が真のとき前記第三の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理和が偽のとき前記第三の出力端子を前記第二の電位V2に接続する第七のスイッチ回路と、
前記遅延回路の2i−1段目の出力XD2i−1と2i+1段目の出力D2i+1の論理積が真のとき前記第四の出力端子を前記第一の電位V1に接続し、前記遅延回路の2i+1段目の出力XD2i+1と2i+3段目の出力D2i+3の論理和が偽のとき前記第四の出力端子を前記第二の電位V2に接続する第八のスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項5】
請求項1〜4の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2009−100079(P2009−100079A)
【公開日】平成21年5月7日(2009.5.7)
【国際特許分類】
【出願番号】特願2007−267490(P2007−267490)
【出願日】平成19年10月15日(2007.10.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成21年5月7日(2009.5.7)
【国際特許分類】
【出願日】平成19年10月15日(2007.10.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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