遅延素子、可変遅延線及び電圧制御発振器並びにそれを備えた表示装置及びシステム
【課題】温度が変化しても中心発振周波数が安定している電圧制御発振器等を、簡単な構成で提供する。
【解決手段】入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部１２とを備えている。遅延制御部１２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部１２は、遅延調節回路１３と温度補償回路１４とを直列に接続することにより、制御信号Ｓ３を得ている。
【解決手段】入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部１２とを備えている。遅延制御部１２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部１２は、遅延調節回路１３と温度補償回路１４とを直列に接続することにより、制御信号Ｓ３を得ている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延素子、可変遅延線及び電圧制御発振器等に関し、特に遅延量又は周波数を調節でき、かつ、温度補償が可能な回路素子に関する。また、それらの回路素子を用いた表示装置等の装置に関する。
【背景技術】
【０００２】
印加する電圧によって発振する周波数を変えることができる電圧制御発振器は、電流制御型に比べ制御信号を容易に生成できるため発振周波数の制御が容易であり、広く用いられている。電圧制御発振器として、幾つかの技術が知られている。その中で、トランジスタにより構成したインバータと、そのインバータの遅延を調節できる機能とを一単位とし、複数の単位により閉ループを構成した回路は、回路構成が簡単なため、しばしば用いられている。インバータによる閉ループは、帰還方法を発振するように構成することにより、リングオシレータと呼ばれる発振器を構成する。インバータによる電圧制御発振器の中には、インバータの遅延を調節できる機能を、インバータと電源との接続部分に新たにトランジスタを追加した構成により実現し、インバータと新たに追加したトランジスタにより構成した遅延素子を一単位とする回路が存在する。その回路では、電源に接続されたトランジスタのゲートへのバイアスを調整することで、発振周波数を変化させることが可能である。
【０００３】
特許文献１には、そのような電圧制御発振器に、温度特性を補償する技術を追加して構成した位相ロックループが示されている。図６３は、特許文献１に記載されている位相ロックループを示す図である。この位相ロックループは、電圧制御発振器９１０、位相比較器９０４、ローパスフィルタ９０５、選択回路９０６により構成されている。更に、選択回路９０６には、発振の起動時に発振クロックを固定するための電位補償回路９３０が接続されている。また、電圧制御回路９１０に、温度補償回路９２０が接続されている。
【０００４】
電圧制御発振器９１０は、直列接続された奇数段のＣＭＯＳ（Complementary Metal Oxide Silicon）トランジスタ９１１の出力を入力側に帰還して発振を得るリングオシレータで構成され、各ＣＭＯＳトランジスタ９１１の接地側に接続されるＮチャンネル型ＭＯＳ（Metal Oxide Silicon）トランジスタ（以下「ＮＭＯＳトランジスタ」という。）９１２のゲートに発振制御用の電圧が与えられることにより発振クロックＯＣＫの周波数が決定される。位相比較器９０４は、電圧制御発振器９１０の発振クロックＯＣＫと、一定周期の基準クロックＲＣＫとの位相差を検波し、互いの位相差を示す検波出力ＰＤをローパスフィルタ９０５に入力する。ローパスフィルタ９０５は、発振クロックＯＣＫとの位相差を示す位相比較器９０４の出力ＰＤの高周波成分を除去し、第１の制御電圧ＶＣ１として選択回路９０６に入力する。第１の制御電圧ＶＣ１又は第２の制御電圧ＶＣ２が選択回路９０６から電圧制御発振器９１０の発振クロックＯＣＫの周波数を決定するＭＯＳトランジスタ９１２のゲートに与えられる。
【０００５】
また、各ＣＭＯＳトランジスタ９１１の電源側には、Ｐチャンネル型ＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」という。）９１３がそれぞれ接続され、ＰＭＯＳトランジスタ９１３のゲートに、温度の上昇に伴ってＰＭＯＳトランジスタ９１３をオンさせるような温度補償電圧ＶＴＣが印加される。この温度補償電圧ＶＴＣを発生する温度補償回路９２０は、電源接地間に直列に接続される抵抗９２１及びゲートがドレインに接続されるＮＭＯＳトランジスタ９２２と、抵抗９２１及びＮＭＯＳトランジスタ９２２の接続点の出力を受けるＣＭＯＳトランジスタ９２３と、ＣＭＯＳトランジスタ９２３の出力側に接続されてゲートがドレインに接続されるＰＭＯＳトランジスタ９２４とで構成され、ＣＭＯＳトランジスタ９２３の出力を温度補償電圧ＶＴＣとして電圧制御発振器９１０に供給している。したがって、温度上昇によりＭＯＳトランジスタ９２２の駆動能力が低下すると、ＭＯＳトランジスタ９２２での電圧降下が大きくなり、抵抗９２１とＭＯＳトランジスタ９２２との接続点の電位が上昇するため、ＣＭＯＳトランジスタ９２３のＰチャンネル側がオフしてＮチャンネル側がオンする方向に動作してＣＭＯＳトランジスタ９２３の出力である温度補償電圧ＶＴＣが引き上げられる。この温度補償電圧ＶＴＣの上昇により、電圧制御発振器９１０の各ＣＭＯＳトランジスタ９１１に接続されたＰＭＯＳトランジスタ９１３のオン抵抗が低くなるため、温度上昇によるＣＭＯＳトランジスタ９１１の駆動能力の低下が補償されて各ＣＭＯＳトランジスタ９１１の遅延量の増大が抑圧され、発振クロックＯＣＫの周波数の大幅な変動が防止される。
【０００６】
また、ＮＭＯＳトランジスタ９１２のゲートには、発振クロックＯＣＫと基準クロックＲＣＫとの位相差に応じて変動する第１の制御電圧ＶＣ１又は固定レベルの第２の制御電圧ＶＣ２の何れかが選択回路９０６から供給される。第１の制御電圧ＶＣ１については、電圧制御発振器９１０が出力する発振クロックＯＣＫと基準クロックＲＣＫとの位相差を検波する位相比較器９０４の比較出力ＰＤから得られ、選択回路９０６に入力される。一方、第２の制御電圧ＶＣ２は、電源電位の変動に拘らず一定レベルの出力を得られる電圧補償回路９３０から得られて選択回路９０６に入力される。一定レベルの第２の制御電圧ＶＣ２を発生する電位補償回路９３０は、電源側に接続されてゲートに電源電位が与えられるＮＭＯＳトランジスタ９３１と、接地側に直列に接続されてゲートがドレインに接続される２つのＮＭＯＳトランジスタ９３２，９３３とで構成され、ＮＭＯＳトランジスタ９３１とＮＭＯＳトランジスタ９３２との接続点の電位を第２の制御電圧ＶＣ２として出力する。このような電圧補償回路９３０によると、ＮＭＯＳトランジスタ９３２の電源側の電位が、接地電位に対して常にＮＭＯＳトランジスタ９３２，９３３の閾値分だけ高い電位を示すことになるため、ＮＭＯＳトランジスタ９３１，９３２の接続点から得られる第２の制御電圧ＶＣ２は、電源電位の変動に関係なく常に一定のレベルを保持する。
【０００７】
【特許文献１】特開平５−１３６６９３号公報（図１、段落０００３〜０００４，０００９〜００１１等）
【特許文献２】特開２００６−０７１５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の電圧制御発振器には、温度変化に対して発振周波数を安定化するために、遅延素子内に外部から調節可能な部位が二箇所存在するので、構成が複雑になっていた。また、その他にも、次のように幾つかの問題が存在する。
【０００９】
第一の問題点は、温度補償が十分でない点である。その理由は、特許文献１における温度補償回路の温度補償が、抵抗とダイオード接続されたトランジスタの温度依存性の違いのみを利用し、温度補償電圧を発生しているためである。この構成では、次の三つの原因により温度補償が不十分となる。
【００１０】
第一の原因は、抵抗とダイオード接続されたトランジスタとの電圧−電流特性が大きく異なる点である。特に、ダイオード接続されたトランジスタは、抵抗の代わりとしてしばしば利用されるが、電圧と電流の線形性が良くない。このため、これら二つの素子で決定される電圧は、温度起因の電流変化に対し線形性が悪い。
【００１１】
第二の原因は、抵抗とダイオード接続されたトランジスタとの温度依存性が電圧領域で異なる点である。抵抗の温度依存性は、電圧による変化が少ない。一方、トランジスタの温度依存性は、移動度の温度依存性と閾値の温度依存性の二つが大きな役割を果たし、それらの効果が温度に対し互いに逆であるため、電圧によって温度依存性が大きく異なる。このため、二つの素子の両端の電圧によって、温度に依存して生じる電圧変化が異なり、温度変化と電圧変化の対応が非線形となるとともに、場合によっては逆転し、制御が困難となる。
【００１２】
第三の原因は、抵抗とダイオード接続したトランジスタによる温度補償回路で発生される温度に対する電圧と、トランジスタから構成される電圧制御発振器内の温度変化による特性変化を補償する電圧との間には、正確な対応がない点である。すなわち、電圧制御発振器と温度補償回路とは異なる温度依存性を持っているため、温度補償の効果が十分でない。これらの三つの原因により、特許文献１の技術では温度補償が十分でなくなっている。
【００１３】
第二の問題点は、性能の経時変化が大きい点である。この原因は、遅延素子の電源側と接地側との両側に制御が異なるバイアス（電圧）を印加する必要がある点である。すなわち、電源側には温度補償回路からのバイアスが印加され、接地側には電位補償回路からのバイアスが印加される。この構成では、電源側と接地側が全く異なる制御を受けることになる。そのため、電源側でバイアスを受けるトランジスタ（図６３の９１３）と接地側でバイアスを受けるトランジスタ（図６３の９１２）は、大きく異なるバイアス状態で使用される。その結果、電源側と接地側でトランジスタの劣化の様子が大きく異なり、どちらか一方のトランジスタのバイアスによる劣化が電圧制御発振器の性能を変化させるとともに長期信頼性を大きく左右する。このように、性能の経時変化が大きくなっている。
【００１４】
第三の問題点は、第二の問題点と同様、電位補償回路による周波数を調整する機能と温度補償回路による温度を補償する機能が、遅延素子の異なる部位に作用する点に起因する。すなわち、この特許文献１の技術を適用するには、外部から調節可能な部位が、遅延素子内に二箇所以上、必要である。この結果、遅延素子内に外部から調節可能な部位を一箇所しか持たない構成に対しては、上記技術を適用できない。
【００１５】
また、遅延素子内に外部から調節可能な部位が二箇所存在する場合において、前記第二の問題である経時変化を回避するために、調節可能な部位の双方を同様に制御する構成とした場合、調節可能な部位が一箇所しかないのと同じとなってしまい、上記技術を適用できない。つまり、電源側と接地側のそれぞれにバイアスを受けるトランジスタを設け、双方のトランジスタが同様に変化するバイアスをそれぞれに印加し同時に制御される構成とした場合、実質的に使用できるバイアスが１種類となるので、特許文献１の技術は適用できない。更には、遅延素子内に外部から調節可能な部位が二箇所存在する場合において、この調節可能な部位が二つとも使用されてしまうために他の調節機構を追加することができない。このため、非常に限定された範囲でしか使用できないという問題が存在する。
【００１６】
第４の問題点は、構成の汎用性がない点である。すなわち、遅延素子がインバータとそのインバータに追加されたトランジスタとによる構成に限定されており、他の構成を使用することができない。
【００１７】
そこで、本発明の目的は、温度が変化しても中心発振周波数が安定している電圧制御発振器等を、簡単な構成で提供することにある。例えば、温度補償水晶振動子等の外部素子を用いなくても温度補償が可能な電圧制御発振器等を簡単な構成で提供することにある。
【００１８】
なお、本発明の他の目的は、遅延素子の一箇所の部位に作用することで、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することである。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することである。本発明の他の目的は、様々な構成の遅延素子において、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することである。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することである。本発明の他の目的は、温度特性が補償された機能回路部と表示部を一体に形成した表示装置を提供することにある。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することにある。本発明の他の目的は、消費電力が低い表示装置を提供することにある。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明に係る遅延素子は、入力信号に一定の遅延量を加えて出力信号とする遅延発生部と、前記遅延量を制御する遅延制御部とを備えたものである。そして、前記遅延制御部は、前記遅延量を調節する第一の制御信号を出力する遅延調節回路と、温度による特性変化を補償する第二の制御信号を出力する温度補償回路とを有し、前記第一の制御信号と前記第二の制御信号とを合成して得た第三の制御信号を前記遅延発生部へ出力することにより前記遅延量を制御する、ことを特徴とする。
【００２０】
本発明に係る可変遅延線は、本発明に係る遅延素子が複数直列に接続されて成る、ことを特徴とする。
【００２１】
本発明に係る電圧制御発振器は、前記複数の遅延素子のうちいずれか一つの遅延素子の出力端子が当該遅延素子よりも前段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた本発明に係る可変遅延線から成る、ことを特徴とする。
【００２２】
本発明に係る表示装置は、本発明に係る電圧制御発振器と、この電圧制御発振器を含む機能回路部と、を備えたことを特徴とする。
【００２３】
本発明に係るシステムは、本発明に係る表示装置を構成モジュールの一つとして含む、ことを特徴とするシステム。
【発明の効果】
【００２４】
本発明によれば、遅延調節回路からの制御信号と温度補償回路からの制御信号とを合成して遅延発生部へ出力することにより、遅延制御部と遅延発生部との接続部分を簡素化できるので、温度が変化しても中心発振周波数が安定している電圧制御発振器等を、簡単な構成で提供できる。
【発明を実施するための最良の形態】
【００２５】
（第一実施形態）
図１は本発明の第一実施形態に係る遅延素子を示すブロック図であり、図１［１］は遅延素子の概要を示し、図１［２］は遅延素子の詳細を示す。以下、この図面に基づき説明する。
【００２６】
本実施形態の遅延素子１０は、入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部１２とを備えている。遅延制御部１２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部１２は、遅延調節回路１３と温度補償回路１４とを直列に接続することにより、制御信号Ｓ３を得ている。なお、制御信号Ｓ０は、所望の遅延量τｄに対応し、図示しない他の回路から遅延調節回路１３へ出力される。
【００２７】
つまり、遅延を制御する遅延制御部１２は、遅延調節回路１３と温度補償回路１４とが直列に接続された構成になっている。図１［１］に示すように、遅延素子１０は、図の左側からの入力信号Ｖｉと右側の出力信号Ｖｏとの間に、一定の遅延量τｄを発生させる。図１［２］を参照すると、遅延素子１０は、遅延発生部１１に加えて、遅延調節回路１３及び温度補償回路１４とから成る遅延制御部１２を有する。遅延調節回路１３と温度補償回路１４とは互いに直列に接続される。図１［２］では、制御信号Ｓ３が遅延調節回路１３から遅延発生部１１へ出力されている。しかし、制御信号Ｓ３は、温度補償回路１４から出力するようにしてもよいし、遅延調節回路１３と温度補償回路１４との接続部から出力するようにしてもよい。
【００２８】
遅延調節回路１３と温度補償回路１４とを直列に接続することにより、互いの機能を合成することが可能となる。すなわち、遅延量τｄを調節する機能と、温度特性を補償する機能とを、合成した制御信号Ｓ３を生成することができる。
【００２９】
特に、遅延調節回路１３と温度補償回路１４を構成する主要部が電圧−電流変換素子である場合、電圧で調節が可能な遅延素子１０を構成することができる。電圧−電流変換素子は、入力した電圧に応じた電流を出力する。本実施形態では、遅延調節回路１３と温度補償回路１４が直列に接続されるため、各電圧−電流変換素子の一方が他方の影響を受け合うので、各電圧−電流変換素子から出力される電流が変化する。例えば、遅延調節回路１３内の電圧−電流変換素子の印加電圧が一定の状態で、温度補償回路１４内の電圧−電流変換素子の印加電圧が変化した場合、温度補償回路１４内の電圧−電流変換素子から出力される電流が変化するとともに、直列に接続された遅延調節回路１３内の電圧−電流変換素子から出力される電流も変化する。このようにして、遅延調節回路１３と温度補償回路１４との効果を合成することが可能となる。そして、その合成された効果、ここでは、電圧−電流変換素子からの出力電流は、制御信号Ｓ３として直接又は間接的に遅延発生部１１に加えられ、遅延量τｄが調節される。
【００３０】
例えば、遅延調節回路１３と温度補償回路１４との主要部を電圧−電流変換素子とし、出力される電流を電流−電圧変換し電圧バイアスとして遅延発生部１１に印加することが可能である。この構成を実現する遅延制御部１２の一例を、図２に示す。
【００３１】
図２は、本実施形態における遅延制御部の第一例を示す回路図である。以下、図１及び図２に基づき説明する。
【００３２】
遅延制御部１２は、遅延調節回路１３及び温度補償回路１４を有する。本例では、電圧−電流変換素子をＮＭＯＳトランジスタで構成している。遅延調節回路１３は、電圧−電流変換素子としてＮＭＯＳトランジスタ２ｆを含む回路１３’と、カレントミラー回路１３''とを有する。温度補償回路１４は、電圧−電流変換素子としてＮＭＯＳトランジスタ２ｇを含む。これらのＮＭＯＳトランジスタ２ｆ，２ｇは、直列に接続され、ここから出力される電流は、ＰＭＯＳトランジスタ１ｆ，１ｇで構成されるカレントミラー回路１３''に入力される。このカレントミラー回路１３''では、ＮＭＯＳトランジスタ２ｆ，２ｇから生成される電流に基づく電流がＰＭＯＳトランジスタ１ｇを流れる。このとき、ＰＭＯＳトランジスタ１ｆ，１ｇのゲート電圧は、ＰＭＯＳトランジスタ１ｆとＮＭＯＳトランジスタ２ｆとの間の電圧である。この電圧は、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｆ，２ｇで決定される。すなわち、この接続により、電流−電圧変換が実行される。ＰＭＯＳトランジスタ１ｆ，１ｇのゲート電圧は、遅延発生部１１の制御用に制御信号Ｓ３として出力される。
【００３３】
また、ＰＭＯＳトランジスタ１ｇと直列に、本例の主要部以外の他の回路４０が接続されている。バイアスＢ１は、例えば制御信号Ｓ０に相当する。バイアスＢ２は、現在の温度に対応する信号であり、例えば温度補償回路１４内の図示しない温度センサから出力される。
【００３４】
本実施形態によれば、遅延発生部１１内に外部から調節可能な部位を一箇所しか持たない構成においても、遅延調節と温度補償を実現できる。一方、遅延発生部１１内に外部から調節可能な部位を複数持つ構成では、通常の遅延調節と温度補償に一箇所の調節可能部位を用いるだけで済むため、残りの調節可能な部位は遅延の微妙な調節に用いる等の別の用途での使用が可能となる。
【００３５】
本実施形態の遅延発生部１１としては、さまざまなものが利用可能である。以下、遅延発生部１１のいくつかの例を、図を用いて説明する。
【００３６】
図３は、本実施形態における遅延発生部の第一例を示す回路図である。以下、この図面に基づき説明する。以下、図１及び図３に基づき説明する。
【００３７】
本例の遅延発生部１１ａは、カレント・スターブド・インバータ（Current-Starved Inverter）と呼ばれる回路である。遅延発生部１１ａは、入力と出力との間に接続されたＰＭＯＳトランジスタ１ａ及びＮＭＯＳトランジスタ２ａがインバータ３を構成している。このインバータ３と高圧側電源（図ではＶｄｄである。）及び低圧側電源（図ではグランドである。グランド以外の電位でも良い。）との間に、それぞれＰＭＯＳトランジスタ１ｂ及びＮＭＯＳトランジスタ２ｂが接続される。換言すると、ＰＭＯＳトランジスタ１ｂは、ＰＭＯＳトランジスタ１ａと高圧側電源との間に接続され、ＮＭＯＳトランジスタ２ｂはＮＭＯＳトランジスタ２ａと低圧側電源との間に接続される。
【００３８】
ＰＭＯＳトランジスタ１ｂのゲート電極にはバイアスＢ１１が印加され、ＮＭＯＳトランジスタ２ｂのゲート電極にはバイアスＢ１２が印加される。これらのバイアスＢ１１，Ｂ１２を調整することによって、ＰＭＯＳトランジスタ１ｂ及びＮＭＯＳトランジスタ２ｂのドレイン−ソース間抵抗が調節され、ＰＭＯＳトランジスタ１ａ及びＮＭＯＳトランジスタ２ａに流れる電流も変化する。この結果、バイアスＢ１１，Ｂ１２によって、遅延発生部１１ａの遅延量を調節することができる。すなわち、バイアスＢ１１，Ｂ１２の両方又は片方によって、ドレイン−ソース間抵抗を大きくすると、インバータ３に流れる電流が減少し、遅延発生部１１ａの遅延量τｄが増大する。逆に、ドレイン−ソース間抵抗を小さくすると、インバータ３に流れる電流が増大し、遅延発生部１１の遅延量τｄが減少する。
【００３９】
本実施形態では、遅延調節回路１３と温度補償回路１４との直列接続によって生じる調節バイアスすなわち制御信号Ｓ３を、バイアスＢ１１又はバイアスＢ１２に入力する。これにより、遅延調節と温度補償が可能となる。なお、カレント・スターブド・インバータ単体は、ＰＭＯＳトランジスタ１ｂ又はＮＭＯＳトランジスタ２ｂのどちらか一方が存在していればよい。すなわち、３つのトランジスタで構成することも可能である。
【００４０】
図４は、本実施形態における遅延発生部の第二例を示す回路図である。以下、この図面に基づき説明する。以下、図４を中心に説明する。
【００４１】
本例の遅延発生部１１ｂは、カレント・スターブド・インバータに付加容量４ａを追加している。すなわち、遅延発生部１１ｂは、図３の遅延発生部１１ａの出力部分に付加容量４ａを追加した形となっている。付加容量４ａの付加によって、容量への充放電電流が増大するため、遅延量τｄは増大する。遅延発生部１１ｂによれば、図３の遅延発生部１１ａに比べて、遅延時間が長い遅延素子を構成することができる。すなわち、遅延発生部１１ｂを用いて電圧制御発振器を構成した場合、図３の遅延発生部１１ａを用いた場合に比べて、発振周波数が低い電圧制御発振器を構成することができる。また、発振周波数の基準値の制御を付加容量４ａの容量値によって制御できる。
【００４２】
図５は、本実施形態における遅延発生部の第三例を示す回路図である。図６は、図５の遅延発生部のミラー効果を示す回路図である。以下、図５及び図６を中心に説明する。
【００４３】
本例の遅延発生部１１ｃは、カレント・スターブド・インバータに付加容量４ｂを追加している。すなわち、遅延発生部１１ｃは、図３の遅延発生部１１ａの入力と出力と間に付加容量４ｂを追加した形となっている。遅延発生部１１ｃが図４の遅延発生部１１ｂと大きく異なる点は、付加容量４ｂがミラー容量化されている点である。
【００４４】
図６は、そのミラー効果を説明するために、付加容量４ｂをミラー容量で表記したものである。付加容量４ｂの代替のミラー容量として、入力と低圧側電源との間の入力ミラー容量４ｃが接続され、出力と低圧側電源との間の出力ミラー容量４ｄが接続される。ここで、図４の付加容量４ａの容量値をＣとし、付加容量４ｂの容量値も同じくＣとし、インバータ３のゲインをＡとする。この場合、入力ミラー容量４ｃの容量値は（１＋｜Ａ｜）・Ｃとなり、出力ミラー容量４ｄの容量値は（１＋１／｜Ａ｜）・Ｃとなり、ともに元の容量値Ｃより大きい。
【００４５】
ゲインＡは、カレント・スターブド・インバータ内の各トランジスタの相互コンダクタンス及びドレインコンダクタンスで決定される。これらのコンダクタンスは、電圧条件によって変化する。特に、容量に充電される状態では、相互コンダクタンスが大きいことにより、ゲイン｜Ａ｜が１０程度の値となるので、入力ミラー容量４ｃが極めて大きくなる。ドレインコンダクタンスが大きくなる動作条件では、ゲイン｜Ａ｜が極めて小さくなるので、出力ミラー容量４ｄが極めて大きくなる。このように、電圧条件によって各ミラー容量の容量値が変化するが、両方の容量値を合わせると（２＋｜Ａ｜＋１／｜Ａ｜）・Ｃとなる。この容量値は、図４の付加容量４ａよりも必ず２倍以上となる。なお、入力ミラー容量４ｃは前の段の出力容量として付加されるため、ある一段に着目した場合、入力ミラー容量４ｃと出力ミラー容量４ｄとの合計容量が出力への付加容量となる。
【００４６】
この結果、図４の付加容量４ａと同じ容量値を実現する場合、本例では二分の一以下の付加容量４ｂを設ければよいので、レイアウト面積を大きく縮小できる。このように、本例の遅延発生部１１ｃは、図４の遅延発生部１１ｂに比べて、レイアウト面積の点で有利である。また、本例の遅延発生部１１ｃによれば、図４の遅延発生部１１ｂと同様、図３の遅延発生部１１ａに比べて遅延時間が長い遅延素子を構成することができる。すなわち、遅延発生部１１ｃを用いて電圧制御発振器を構成した場合、図３の遅延発生部１１ａを用いた場合に比べて、発振周波数が低い電圧制御発振器を構成することができる。また、発振周波数の基準値の制御を、付加容量４ｂの容量値によって制御できる。
【００４７】
図７は、本実施形態における遅延発生部の第四例を示す回路図である。以下、図７を中心に説明する。
【００４８】
本例の遅延発生部１１ｄは、トランジスタのソースとドレインを短絡したトランジスタ容量５ｂを付加容量として用いたインバータである。この構成では、ＰＭＯＳトランジスタ１ａとＮＭＯＳトランジスタ２ａとからなるインバータ３の出力に、調節用トランジスタ５ａのドレインが接続され、その調節用トランジスタ５ａのソースと低圧側電源との間にトランジスタ容量５ｂが接続されている。トランジスタ容量５ｂのゲートが調節用トランジスタ５ａのソースに接続され、トランジスタ容量５ａのソースとドレインは短絡され低圧側電源に接続される。
【００４９】
この遅延発生部１１ｄでは、調節用トランジスタ５ａのゲートに印加するバイアスＢ３０で調節用トランジスタ５ａのドレイン−ソース抵抗を調節する。これにより、調節用トランジスタ５ａのドレイン−ソース抵抗の抵抗値とトランジスタ容量５ｂの容量値とで決まる時定数が変化する。このように、バイアスＢ３０により調節用トランジスタ５ａによる付加抵抗値とトランジスタ容量５ｂによる付加容量値との積から成る時定数を調節でき、遅延素子１０全体の遅延量τｄも調節できる。なお、調節用トランジスタ５ａとトランジスタ容量５ｂとはＰＭＯＳトランジスタで形成してもよく、その場合、トランジスタ容量５ｂのドレインとソースは高圧側電源に接続される。
【００５０】
遅延発生部１１ｄによれば、図４の遅延発生部１１ｂや図５の遅延発生部１１ｃと異なり、容量を専用の素子として構成する必要が無い。そのため、トランジスタのみを素子として考慮することによって、基本的な設計及び作製を全て行うことができる。したがって、プロセス開発及び作製が容易である。
【００５１】
図８は、本実施形態における遅延発生部の第五例を示す回路図である。以下、図８を中心に説明する。
【００５２】
本例の遅延発生部１１ｅは、差動入力による素子であり、例えば、差動入力対と抵抗性の負荷と電流源とから構成される。ＮＭＯＳトランジスタ２ｃ，２ｄは、互いのソースが接続され、差動入力対を構成している。ＮＭＯＳトランジスタ２ｃ，２ｄのドレインには、各々ＰＭＯＳトランジスタ１ｃ，１ｄが接続されている。これらのＰＭＯＳトランジスタ１ｃ，１ｄは、線形領域（三極管領域）で動作させることにより、抵抗性負荷として使用される。また、ＮＭＯＳトランジスタ２ｅは電流源の役割を果たす。
【００５３】
遅延発生部１１ｅの二つの入力端子にプラス入力及びマイナス入力が入力されると、二つの出力端子にプラス出力及びマイナス出力が出力される。遅延発生部１１ｅでの遅延量τｄは、抵抗性負荷として使用されるＰＭＯＳトランジスタ１ｃ，１ｄへ印加するバイアスＢ１２、又は電流源として使用されるＮＭＯＳトランジスタ２ｅへ印加するバイアスＢ１１によって調節される。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えた構成としても良く、また、差動入力対を有する構成であれば、他の構成としてもよい。
【００５４】
遅延発生部１１ｅによれば、上記第一例から第四例までの構成と異なり、差動信号を利用するため、信号の振幅が小さくなる。そのため、消費電力を小さくすることができる。また、差動信号を利用するため、グランド等の電源線と信号線との間のノイズの影響が少なくなり、ノイズによる遅延時間の変化を抑止することができる。そのため、遅延発生部１１ｅを利用した電圧制御発振器は、発振周波数の安定性が高い。
【００５５】
図９は、本実施形態における遅延発生部の第六例を示す回路図である。以下、図９を中心に説明する。
【００５６】
本例の遅延発生部１１ｆは、二つのトランジスタから構成される素子である。すなわち、遅延発生部１１ｆは、例えば、信号伝達線の間に挿入されるＰＭＯＳトランジスタ１ａと、信号伝達線と低圧側電源との間に挿入されるＮＭＯＳトランジスタ２ａとから成る。各々のトランジスタのゲートに印加するバイアス（バイアスＢ１１及びバイアスＢ１２）を調節することにより、遅延量τｄを制御することが可能である。
【００５７】
低圧側電源と高圧側電源との間の振幅分変化する信号を遅延発生部１１ｆに入力したとき、遅延発生部１１ｆの出力は低圧側電源と高圧側電源との間の振幅より小さくなることがある。この場合は、出力に続いて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるインバータ等を接続し、振幅が低圧側電源と高圧側電源との間の振幅まで回復するようにしてもよい。なお、他の構成として、信号伝達線の間に挿入されるＮＭＯＳトランジスタと信号伝達線と高圧側電源との間に挿入されるＰＭＯＳトランジスタとから構成しても良い。
【００５８】
遅延発生部１１ｆによれば、上記第一例から第五例までの構成に比べて、使用する素子数が極めて少ない遅延素子を実現できる。したがって、レイアウト面積の縮小が可能であり、更には、素子数減少による作製不良の減少により低コスト化が可能である。
【００５９】
（第二実施形態）
図１０は本発明の第二実施形態に係る遅延素子を示すブロック図であり、図１０［１］は遅延素子の概要を示し、図１０［２］は遅延素子の詳細を示す。以下、この図面に基づき説明する。
【００６０】
本実施形態の遅延素子２０は、入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部２２とを備えている。遅延制御部２２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部２２は、遅延調節回路１３と温度補償回路１４とを合成回路２３を介して並列に接続することにより、制御信号Ｓ３を得ている。なお、制御信号Ｓ０は、所望の遅延量τｄに対応し、図示しない他の回路から遅延調節回路１３へ出力される。
【００６１】
遅延発生部１１、遅延調節回路１３及び温度補償回路１４は、第一実施形態と同様の構成である。したがって、本実施形態でも、図３乃至図９に例示した構成を、遅延発生部１１として使うことができる。
【００６２】
つまり、遅延を制御する遅延制御部２２は、遅延調節回路１３と温度補償回路１４とを並列の関係に合成回路２３に接続することによって構成される。以下に、詳しく説明する。
【００６３】
本実施形態の遅延素子２０は、図１の遅延素子１０と同様の遅延発生部１１に加えて、遅延調節回路１３及び温度補償回路１４を含む遅延制御部２２と、合成回路２３とから成る。遅延調節回路１３と温度補償回路１４とは、互いに並列の関係に配置され、合成回路２３に接続される。合成回路２３から、遅延発生部１１へ遅延制御信号としての制御信号Ｓ３が出力される。
【００６４】
遅延調節回路１３と温度補償回路１４とを並列に配置し、これらを合成回路２３に接続することにより、互いの機能を合成することが可能となる。すなわち、遅延を調節する機能と、温度特性を補償する機能とを、合成した制御信号Ｓ３を生成することができる。
【００６５】
特に、遅延調節回路１３及び温度補償回路１４を構成する主要部が電圧−電流変換素子の場合、電圧で調節が可能な遅延素子２０を構成することができる。電圧−電流変換素子は、入力した電圧に応じた電流を出力する。本実施形態では、遅延調節回路１３と温度補償回路１４とが並列に合成回路２３に接続されるため、一方の電圧−電流変換素子が他方の電圧−電流変換素子の影響を受けることなく電流を出力し、これらの電流が合成回路２３で合成される。
【００６６】
例えば、遅延調節回路１３内の電圧−電流変換素子への印加電圧が一定の状態で、温度補償回路１４内の電圧−電流変換素子への印加電圧が変化した場合、温度補償回路１４内の電圧−電流変換素子から出力される電流が変化するが、並列に接続された遅延調節回路１３内の電圧−電流変換素子から出力される電流は変化せず、これらの二つの電流が合成回路２３で合成される。このようにして、遅延調節回路１３及び温度補償回路１４の効果を合成することが可能となる。その合成された効果、ここでは、電圧−電流変換素子からの出力電流は、制御信号Ｓ３として直接又は間接的に遅延発生部１１に加えられ、遅延素子２０の遅延量τｄが調節される。
【００６７】
例えば、遅延調節回路１３及び温度補償回路１４を構成する主要部が電圧−電流変換素子を含み、合成回路２３から出力される電流を電流−電圧変換し電圧バイアスとして遅延発生部１１に印加することが可能である。そのような構成の遅延制御部２２及び合成回路２３の一例を次の図１１に示す。
【００６８】
図１１は、本実施形態における遅延制御部及び合成回路の第一例を示す回路図である。以下、図１０及び図１１に基づき説明する。
【００６９】
遅延制御部２２は、遅延調節回路１３及び温度補償回路１４を有する。合成回路２３は、合成部２３’及び抵抗２３''を有する。これらは極めて簡単な回路構成の例である。本例では、遅延調節回路１３及び温度補償回路１４がそれぞれＮＭＯＳトランジスタ２ｈ，２ｉを含んでいる。また、合成部２３’は、Ｔ字型に結線された配線で構成されている。更に、抵抗２３''は、電流―電圧変換部を構成している。
【００７０】
本例の構成によれば、遅延調節回路１３の出力電流と温度補償回路１４の出力電流とが、結線による合成部２３’で合成される。そして、合成された電流が、電流−電圧変換の役目を果たす抵抗２３''を流れることにより、抵抗２３''から出力される電圧が変化する。これにより、遅延調節回路１３及び温度補償回路１４で制御された電圧すなわち制御電圧Ｓ３を得ることが可能となる。制御電圧Ｓ３は、他の回路２４などへ出力される。
【００７１】
抵抗２３''の代わりに、ダイオード接続されたトランジスタやＯＰアンプ等に変更することも可能である。特に、合成された電流値が低電流の場合は、ＯＰアンプを利用することが望まれる。
【００７２】
（第三実施形態）
図１２は、本発明の第三実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
【００７３】
本実施形態の可変遅延アレイ３０は、第一実施形態の遅延素子１０が複数直列に接続されて成る。遅延素子１０の代わりに、第二実施形態の遅延素子２０（図１０）を用いてもよい。なお、可変遅延アレイは、可変遅延線とも呼ばれる。すなわち、本発明の第三実施形態は、遅延素子１０を複数直列に接続した可変遅延アレイ３０である。出力側に二つ接続されたインバータ３１は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。各遅延素子１０には、全て同じ制御バイアス（すなわち図１における制御信号Ｓ０）を印加しているが、個別に制御バイアスを印加しても良い。また、制御バイアスとして、図では一つのみを記載しているが、図１における遅延調節回路１３及び温度補償回路１４に別々にバイアスを加えても良い。
【００７４】
可変遅延アレイ３０は、遅延が電圧で制御される場合、電圧制御型遅延線と呼ばれることもある。制御する電圧を変えることにより、入力信号に対する出力信号の遅延量を変えることが可能である。直列に接続した複数の遅延素子１０間からも出力を取り出す場合、遅延量が異なる複数の出力を得ることができる。これらの遅延量が異なる複数の出力は、制御する電圧を変えることにより、一度に遅延量を変えることができる。例えば、ある制御電圧での遅延素子１０による遅延量がＹの場合、遅延素子１０が二つ接続された後の出力は２Ｙであり、遅延素子１０が四つ接続された後の出力は４Ｙである。制御電圧を変えることで遅延素子１０の遅延量がＹ＋ΔＹとなった場合、遅延素子１０が二つ接続された後の出力は２×（Ｙ＋ΔＹ）となり、遅延素子１０が四つ接続された後の出力は４×（Ｙ＋ΔＹ）となる。
【００７５】
（第四実施形態）
図１３は、本発明の第四実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
【００７６】
本実施形態の可変遅延アレイ３２は、第一実施形態の遅延素子１０が複数直列に接続されて成る。ただし、各遅延素子１０は、各遅延素子１０間で共有化された一つの遅延制御部１２を備えている。遅延制御部１２は、各遅延素子１０に具備された各遅延発生部１１へ制御信号Ｓ３を出力することにより各遅延量を制御する。すなわち、本発明の第四実施形態は、遅延を制御可能な遅延発生部１１を複数直列に接続し、かつ、遅延制御部１２が遅延調節回路１３と温度補償回路１４とを直列に接続することによって構成された可変遅延アレイ３２である。
【００７７】
図１２の第三実施形態と同様に、出力側に二つ接続したインバータ３１は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を直列接続した回路から、全ての遅延発生部１１に印加される。換言すると、本実施形態は、第一実施形態における遅延発生部１１のみが複数直列に接続され、遅延調節回路１３及び温度補償回路１４は全ての遅延発生部１１に対し共通のものを利用する構成となっている。
【００７８】
（第五実施形態）
図１４は、本発明の第五実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
【００７９】
本実施形態の可変遅延アレイ３３は、第二実施形態の遅延素子２０が複数直列に接続されて成る。ただし、各遅延素子２０は、各遅延素子２０間で共有化された一つの遅延制御部２２を備えている。遅延制御部２２は、各遅延素子２０に具備された各遅延発生部１１へ合成回路２３を介して制御信号Ｓ３を出力することにより各遅延量を制御する。すなわち、本発明の第五実施形態は、第四実施形態と異なり、遅延を制御する遅延制御部２２が遅延調節回路１３と温度補償回路１４とを並列に合成回路２３に接続することによって構成された可変遅延アレイ３３である。
【００８０】
図１２の第三実施形態と同様に、出力側に二つ接続したインバータ３１は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を並列に接続した合成回路２３から、全ての遅延発生部１１に印加される。換言すると、本実施形態は、第二実施形態の遅延発生部１１のみが複数直列接続され、遅延調節回路１３、温度補償回路１４及び合成回路２３は全ての遅延発生部１１に対し共通のものを利用する構成となっている。
【００８１】
（第六実施形態）
図１５は、本発明の第六実施形態に係る電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）を示すブロック図である。図１６は、本発明の第六実施形態に関連する発振器を示すブロック図である。以下、これらの図面に基づき説明する。
【００８２】
本実施形態の電圧制御発振器３５は、複数の遅延素子１０のうちいずれか一つの遅延素子１０の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第三実施形態の可変遅延アレイ３０から成る。本実施形態では、複数の遅延素子１０のうち最終段の遅延素子１０の出力端子を初段の遅延素子１０の入力端子に接続している。第一実施形態の遅延素子１０の代わりに、第二実施形態の遅延素子２０を用いてもよい。
【００８３】
換言すると、本発明の第六実施形態は、遅延素子１０を複数直列に接続し、かつ、閉ループを構成した電圧制御発振器３５である。図１６に示すように、反転形遅延素子９５１を奇数個用いて閉ループを形成することにより発振器９５０が実現できる。この反転型遅延素子９５１の代わりに、遅延量を調節できる遅延素子１０を用いることにより、電圧制御型発振器３５を実現できる。
【００８４】
本実施形態では、遅延素子１０を三個直列に接続し、かつ、閉ループを構成している。制御バイアスは、外部から各々の遅延素子１０に供給されている。閉ループの構成に応じた周波数の信号を出力から取り出すことが可能である。出力信号の周波数は、制御バイアスによって変えることが可能である。
【００８５】
さて、本実施形態の閉ループ内の接続方法は、使用する遅延素子の構成、特に遅延素子内の遅延発生部の構成によって異なる。以下、幾つかの例について、図を参照して説明する。
【００８６】
まず、遅延発生部がインバータ等の反転素子を基本構成とする場合について説明する。すなわち、図３から図７のような遅延発生部を用いた場合である。ここでは、これらのインバータ回路を基本構成として含む遅延発生部を用いた電圧制御型遅延素子を電圧制御型反転素子と呼ぶ。図１７は、本発明の第六実施形態の第一例を示す回路図である。以下、この図面に基づき説明する。
【００８７】
本例の電圧制御発振器３５ａは、遅延素子１０として電圧制御型反転素子３６を用いて閉ループを構成している。電圧制御型反転素子３６は、遅延量を調節するためのバイアスを印加する端子を一つ備えるインバータとして表記している。電圧制御型反転素子３６による閉ループでは、電圧制御型反転素子３６（すなわち遅延発生部）を奇数個直列に接続し、その両端を接続することによって閉ループとする。奇数個接続された電圧制御型反転素子３６は、論理的な安定状態をとることができないため、回路の構成等に応じた周波数で発振する。
【００８８】
次に、遅延発生部が差動入力を有する場合について説明する。すなわち、図８のような遅延発生部を用いた場合である。図１８は、本発明の第六実施形態の第二例を示す回路図である。以下、この図面に基づき説明する。
【００８９】
本例の電圧制御発振器３５ｂは、遅延素子１０として差動入力型遅延素子３７を用いて閉ループを構成している。差動入力型遅延素子３７は、入力として反転（−）と非反転（＋）の二入力、出力として反転（−）と非反転（＋）の二出力を有する。また、差動入力型遅延素子３７は、遅延量を調節する遅延制御部を有する。本例では、差動入力型遅延素子３７を奇数個用いて閉ループを構成している。しかし、差動入力型遅延素子３７は反転と非反転の二つの端子を有するため、最終段の反転出力を初段の非反転入力に、最終段の非反転出力を初段の反転入力に、それぞれ接続することによって、素子数が偶数個でも発振動作を実現できる。なお、本例では、出力を取り出すために、遅延量の調節機能がない差動入力型遅延素子３７’を最終段に接続している。
【００９０】
最後に、遅延発生部が図９のように二つのトランジスタから成る場合について説明する。この場合、図１７及び図１８と比べると構成が若干複雑となる。図１９は、本発明の第六実施形態の第三例を示す回路図である。以下、この図面に基づき説明する。
【００９１】
本例の電圧制御発振器３５ｃは、図９と同様の二つのトランジスタから成る遅延発生部１１ｆを用いて閉ループを構成している。すなわち、本例の電圧制御発振器３５ｃは、二つのトランジスタから成る遅延発生部１１ｆを有する遅延素子を、二つ用いている。これらの遅延発生部１１ｆの後段に、インバータが三つずつ接続されている。これらの三つのインバータは、低い閾値のインバータ３８一つと、通常の閾値のインバータ３９二つとから成る。
【００９２】
低い閾値のインバータ３８を用いることにより、信号の立ち上がりのエッジがバイアスＢ１１やバイアスＢ１２に大きく依存することを防ぐことが可能となる。この後段の二つの通常の閾値のインバータ３９は、波形整形のため及び信号の極性を合わせるために用いられている。
【００９３】
このような遅延発生部１１ｆ及びインバータ３８，３９の構成を一単位とする。この単位を二つ用いて、電圧制御発振器３５ｃは構成される。第一の単位の出力を第二の単位に入力し、第二の単位の出力を第一の単位に入力する。これにより、立ち上がりと立下りの両方向で遅延量を調節可能な電圧制御発振器３５ｃを構成できる。すなわち、本例では、遅延素子単体が極めて簡単な構成となる。ただし、周辺部分に閾値の異なるインバータを配置する必要がある。
【００９４】
（第七実施形態）
図２０は、本発明の第七実施形態に係る電圧制御発振器を示すブロック図である。以下、この図面に基づき説明する。
【００９５】
本実施形態の電圧制御発振器４０は、複数の遅延素子１０のうちいずれか一つの遅延素子１０の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第四実施形態の可変遅延アレイ３２から成る。本実施形態では、複数の遅延素子１０のうち最終段の遅延素子１０の出力端子を初段の遅延素子１０の入力端子に接続している。
【００９６】
ただし、各遅延素子１０は、各遅延素子１０間で共有化された一つの遅延制御部１２を備えている。遅延制御部１２は、各遅延素子１０に具備された各遅延発生部１１へ制御信号Ｓ３を出力することにより各遅延量を制御する。
【００９７】
換言すると、本発明の第七実施形態は、遅延発生部１１を有しかつ外部からの制御により遅延を制御できる遅延素子１０を複数直列に接続し、かつ、これらを閉ループとした電圧制御発振器４０である。そして、電圧制御発振器４０は、外部から遅延を制御する遅延制御部１２が遅延調節回路１３と温度補償回路１４とを直列に接続することによって構成され、一つの制御部分から全ての遅延素子１１に制御信号Ｓ３を伝達することを特徴とする。
【００９８】
すなわち、複数の遅延発生部１１が直列に接続され、かつ閉ループを構成している。制御バイアスである制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を直列接続した回路から、全ての遅延発生部１１に印加される。このように、本実施形態は、第一実施形態における遅延発生部１１のみが複数直列接続されかつ閉ループを形成し、遅延調節回路１３及び温度補償回路１４として全ての遅延発生部１１に対し共通のものを利用する構成となっている。この構成によれば、全ての遅延発生部１１に対し、遅延調節回路１３と温度補償回路１４とを直列に接続した回路が作用する。
【００９９】
（第八実施形態）
図２１は、本発明の第七実施形態に係る電圧制御発振器を示すブロック図である。以下、この図面に基づき説明する。
【０１００】
本実施形態の電圧制御発振器４１は、複数の遅延素子２０のうちいずれか一つの遅延素子２０の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第五実施形態の可変遅延アレイ３３から成る。本実施形態では、複数の遅延素子２０のうち最終段の遅延素子２０の出力端子を初段の遅延素子２０の入力端子に接続している。
【０１０１】
ただし、各遅延素子２０は、各遅延素子２０間で共有化された一つの遅延制御部２２を備えている。遅延制御部２２は、各遅延素子２０に具備された各遅延発生部１１へ合成回路２３を介して制御信号Ｓ３を出力することにより各遅延量を制御する。
【０１０２】
換言すると、本発明の第八実施形態の電圧制御発振器４１は、第七実施形態の電圧制御発振器４０（図２０）と比べて、遅延調節回路１３と温度補償回路１４とを並列に合成回路２３に接続する点が異なる。本実施形態では、複数の遅延発生部１１が直列に接続され、かつ閉ループを形成している。制御バイアスである制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を並列に接続した合成回路２３から、全ての遅延発生部１１に印加される。
【０１０３】
このように、本実施形態は、第二実施形態における遅延発生部１１のみが複数直列接続されかつ閉ループを形成し、遅延調節回路１３、温度補償回路１４及び合成回路２３として全ての遅延発生部１１に対し共通のものを利用する構成となっている。この構成によれば、全ての遅延発生部１１に対し、遅延調節回路１３と温度補償回路１４とを並列に接続した回路が作用する。
【０１０４】
上記各実施形態では、遅延素子１０，２０の代わりに遅延量補間型の遅延素子も使用可能である。図２２は、各実施形態における遅延素子の他の例を示す回路図である。以下、この図面に基づき説明する。
【０１０５】
本例の遅延量補間型の遅延素子２５は、複数の第一実施形態の遅延素子１０と加算器２６とを備えている。本例では、一つの遅延素子１０から成る遅延量が少ない経路２７と、二つの遅延素子１０から成る遅延量が多い経路２８と、の二つの遅延経路を構成する。この遅延量が異なる二つの経路の信号を、例えば加算器２６で合成し互いの遅延量を補間することによって、遅延量を細かく調節することができる。遅延素子１０の遅延量は外部の制御バイアスによって調節されるため、極めて広範囲にわたって細かく遅延量を調節することができる。なお、第一実施形態の遅延素子１０の代わりに、第二実施形態の遅延素子２０（図１０）を用いてもよい。
【０１０６】
（第九実施形態）
本発明の第九実施形態の電圧制御発振器は、上記各実施形態における遅延調節回路及び温度補償回路の少なくとも一方に含まれるトランジスタの一部又は全部が、マルチゲート型トランジスタによって構成される。すなわち、本実施形態では、複数のゲート電極を有するマルチゲート型トランジスタを用いる。マルチゲート型トランジスタは、回路的には複数のゲートを有する複数のトランジスタが直列に接続され、かつ、各々のゲートを接続した構造とほぼ等価となっている。マルチゲート型トランジスタを用いると、ソース・ドレイン電圧が大きくなった場合でも良好な特性を得ることができる。
【０１０７】
図２３は、シングルゲートトランジスタにおけるゲート電圧とドレイン電流との関係の一例を示すグラフである。図２４は、マルチゲート型トランジスタとしてのダブルゲートトランジスタにおけるゲート電圧とドレイン電流との関係の一例を示すグラフである。以下、これらの図面に基づき説明する。なお、図２３及び図２４ともにＰＭＯＳトランジスタの特性であり、また各々の図でドレイン電圧も変化させている。
【０１０８】
シングルゲートトランジスタでは、ドレイン電圧が増大するにつれ、ゲート電圧とドレイン電流とがなす曲線は大きく変形している。特にゲート電圧が−５Ｖから−１０Ｖの間では、同じゲート電圧に対するドレイン電流が一桁から二桁も変化している。また、屈曲状態も変化しているため、ドレイン電圧に対する特性の非線形性が増している。
【０１０９】
一方、ダブルゲートトランジスタとすることにより、この変化が収まり、同じ条件で一桁未満の範囲での変化となる。また、屈曲状態の変化も減少するため、ドレイン電圧に対する特性の非線形性が減り線形性が増す。このように、マルチゲート型トランジスタを用いることにより、ソース・ドレイン電圧が変化したときのドレイン電流の線形性がよく、電圧制御発振器自体の制御性も向上する。
【０１１０】
また、本発明の電圧制御発振器のバイアス印加部と閉ループ回路を接続する回路の一部又は全部を、マルチゲートトランジスタとすることもできる。バイアス印加部と閉ループ回路とを接続する回路にマルチゲートトランジスタを利用することにより、当該接続する回路の線形性が向上すると、電圧制御発振器全体の線形性が向上する。特に、当該接続する回路で電圧と電流を相互に変換する回路がマルチゲートトランジスタであると、良好な特性が得られる。
【０１１１】
（第十実施形態）
本発明の第十実施形態の電圧制御発振器は、上記各実施形態において遅延調節回路及び温度補償回路の少なくとも一方に含まれるトランジスタの一部又は全部が、二つのトランジスタで構成された対称性負荷と呼ばれる構成となっている。対称性負荷とは、二つのトランジスタのソース同士及びドレイン同士をそれぞれ接続して並列構成とし、一方のトランジスタをダイオード接続にした構成であり、Ｍａｎｅａｔｉｓ抵抗とも呼ばれる。
【０１１２】
図２５は、二つのトランジスタで構成された対称性負荷の一例を示す回路図である。以下、この図面に基づき説明する。
【０１１３】
本例における対称性負荷４５では、二つのＰＭＯＳトランジスタ１ａ，１ｂのソース同士及びドレイン同士をそれぞれ接続して並列構成とし、ＰＭＯＳトランジスタ１ａをダイオード接続にした構成である。これにより、ＰＭＯＳトランジスタ１ｂ側に印加される抵抗制御バイアスを変化させると、ソース・ドレイン間の抵抗値が抵抗制御バイアスに対しほぼ線形に変化する線形性の高い特性となり、線形抵抗に近い特性が得られる。このような対称性負荷４５を用いることにより、遅延調節バイアスや温度補償バイアスに対しほぼ線形に変化する抵抗を使用することになるので、制御の精度が向上し、線形性の高い特性が得られる。
【０１１４】
（第十一実施形態）
本発明の第十一実施形態の電圧制御発振器は、上記各実施形態において遅延調節回路と温度補償回路を直列に接続し、一つの制御部分から全ての遅延素子に制御信号を伝達することを特徴とする第七実施形態において、前記制御部分に含まれるトランジスタの一部又は全部が、二つのトランジスタから成る対称性負荷と呼ばれる構成となっている。
【０１１５】
第十一実施形態では、制御部分又は合成回路に対称性負荷を用いるために、遅延素子による閉ループに伝達される信号の線形性が向上し、発振周波数の線形性が向上する。すなわち、バイアス印加部と閉ループ回路とを接続する回路の一部又は全部は、ダイオード接続されたトランジスタとトランジスタとをソースとドレインを共通にして並列接続された構成とするために、良好な特性が得られる。
【０１１６】
（第十二実施形態）
本発明の第十二実施形態の電圧制御発振器は、遅延調節回路と温度補償回路とを並列に合成回路に接続する第八実施形態において、前記合成回路に含まれるトランジスタの一部又は全部が、二つのトランジスタから成る対称性負荷と呼ばれる構成となっている。
【０１１７】
第十二実施形態では、制御部分又は合成回路に対称性負荷を用いるために、遅延素子による閉ループに伝達される信号の線形性が向上し、発振周波数の線形性が向上する。すなわち、バイアス印加部と閉ループ回路とを接続する回路の一部又は全部は、ダイオード接続されたトランジスタとトランジスタとをソースとドレインを共通にして並列接続された構成とするために、良好な特性が得られる。
【０１１８】
（第十三実施形態）
本発明の第十三実施形態は、上記第六乃至第十二実施形態のいずれかの電圧制御発振器であって、アナログ信号によって制御される電圧制御発振器である。
【０１１９】
（第十四実施形態）
本発明の第十四実施形態は、上記第六乃至第十二実施形態のいずれかの電圧制御発振器であって、ディジタル信号によって制御される電圧制御発振器である。
【０１２０】
（第十五実施形態）
本発明の第十五実施形態は、上記第一乃至第十四実施形態のいずれかを用いた温度特性が補償された機能回路部と、表示部と、を一体に形成した表示装置である。温度特性が補償された機能回路部には、第一乃至第十四実施形態のいずれかによる電圧制御発振器、可変遅延線、遅延素子等が含まれる。上記以外の温度特性が補償された機能回路を含んでも良い。このような温度特性が補償された機能回路部と表示部とを一体に形成することにより、温度特性が補償された表示装置を実現することができる。すなわち、機能回路部の温度特性が補償され、また、必要に応じて、その機能回路部により、表示部の温度特性を補償することができる。
【０１２１】
このような表示装置は、極めて広い温度範囲において良好に動作する。温度センサは、表示部や機能回路部と一体に形成しても良いし、外部に設けても良い。特に、一体に設ける場合、温度センサと温度センサの出力から温度補償バイアスを出力する回路部自体とが、温度変化に強い特性であることが望まれる。又は、温度センサと温度センサの出力から温度補償バイアスを出力する回路内の構成素子との温度変化による特性変化が、自動的に温度補償バイアスを与えるような構成としても良い。
【０１２２】
従来、機能回路部と表示部とが一体に形成された表示装置では、各種の機能回路部が動作不十分になったり動作不良になったりすることがあった。この原因の一つは、各種の機能回路部の温度が変化することに起因する。すなわち、各種の機能回路が表示部と一体に形成されるために、表示部に近い温度変化にさらされたり、各種の機能回路自体の電力消費による発熱により温度が変化したりするためである。
【０１２３】
また、表示部と近い温度変化にさらされるということは、表示部は人の目に認識されるように配置されるため、外部の環境の温度に近い温度にさらされることを意味する。外部環境温度は、表示装置が動作保証している温度であり、ときには零下の温度であり、ときには６０度以上に及ぶ。一方で、表示部にはバックライトやフロントライトのような光源を有することが多いため、その光源の発熱による温度上昇にさらされることを意味する。光源による温度上昇は、表示装置の構成によるが、数度から数十度に及ぶ。
【０１２４】
このような温度変化に対する対策として、表示装置外部に設けた温度検出素子及び温度補償回路を用いた場合、検出される温度が機能回路部の温度と異なり、十分な温度補償が困難となっていた。本発明の第十五実施形態は、このような機能回路部と表示部とが一体に形成された表示装置の問題点を解決できる。
【０１２５】
本発明の第十六実施形態は、第十五実施形態の表示装置を構成モジュールの一つとして用いた各種装置及びシステムである。第十五実施形態の表示装置を用いることにより、各種装置及びシステムは温度変化があっても良好に動作する。そのため、苛酷な外部環境や、装置自体の温度上昇等でも、表示が乱れない装置・システムが実現できる。このようなシステムは、通常の動作で外部クロックを必要としない。外部クロックは、通常、外部に設けた水晶発振器から供給される。水晶発振器等の外部クロック素子を用いると、コスト増となるだけでなく、通常、外部クロック素子は、装置の内部回路の周波数より高い周波数で動作しており、クロック周波数を低減する回路を必要とする。このような回路の付加は、構造を複雑とすると共に、高周波数で動作する回路であるため消費電力の増大を招く。本実施形態では、外部クロックを必要としないため、コストが低減できると共に、消費電力を低減できる。更に、システムの校正時にのみ外部クロックを接続することにより、内部の発振周波数を外部クロックにより補正することが可能であり、長期にわたり安定したシステムを実現できる。このようなシステム校正時にのみ、外部クロックを利用する構成でも、通常の動作時は、従来に比べて、低消費電力を実現できる。
【０１２６】
以下、本発明の具体的な実施例を図面を参照して説明する。
【０１２７】
（実施例１）
図２６は、本発明の実施例１に係る電圧制御発振器を示す回路図である。図２７乃至図３０は、実施例１における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１２８】
本実施例は、本発明の第一実施形態（図１〜図９）、第６実施形態（図１５）、第９実施形態（図２４）等をより具体的に実施する例である。本実施例では、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｇに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１２９】
本実施例の制御バイアス（バイアスＢ１）と発振周波数との関係を、図２７に示す。図２７によると、制御バイアスが１Ｖから３．５Ｖの間では制御バイアスの変化に対し、発振周波数が１．５ＭＨｚから７．５ＭＨｚの範囲で大きく変化している。制御バイアスが１Ｖ未満では発振が得られず、一方、制御バイアスが３．５Ｖ以上では制御バイアスを変えても発振周波数はほとんど変化しない。
【０１３０】
図２７は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアス（バイアスＢ１）と発振周波数との関係を、図２８に示す。図２８から分かるように、温度が変わると発振周波数が大きく変化する。また、制御バイアスが小さい条件では、温度が低温側に変化すると発振が得られなくなる場合がある。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
【０１３１】
このような温度変化に対応するために、本発明では、温度補償バイアスを印加する。図２８と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合の制御バイアス（バイアスＢ１）と発振周波数との関係を、図２９に示す。図２９では、制御バイアスが２Ｖのときの発振周波数が、温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが図２８に比べて格段に小さくなっている。
【０１３２】
特に、制御バイアスを２Ｖに固定し、温度補償バイアスを用いたときと用いないときのとの温度と周波数との関係を図３０に示す。図３０から分かるように、温度補償バイアスがない場合には、２０℃から８０℃の変化で発振周波数が２倍近く変化しており、０℃では発振が得られていない。一方、温度補償バイアスが印加されると、温度が変化しても発振周波数は６ＭＨｚ近辺で安定している。
【０１３３】
（比較例１）
図３１は、比較例１に係る電圧制御発振器を示す回路図である。図３２及び図３３は、比較例１における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１３４】
本比較例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｇ（図２６）が抵抗４６に置き換わっている点を除き、実施例１と同じである。本比較例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。また、実施例１と異なり、温度特性を補償するバイアスＢ２（図２６）は使用されていない。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１３５】
本比較例における制御バイアスと発振周波数との関係を、図３２に示す。図３２によると、制御バイアスが１．５Ｖから４Ｖの間では、制御バイアスの変化に対し発振周波数がほぼ線形に変化している。この図は、室温（２７℃）での結果である。
【０１３６】
次に本比較例で、温度を０℃から８０℃まで２０℃刻みで変化させたときの、制御バイアスと発振周波数との関係を、図３３に示す。温度が変化すると、発振周波数が大きく変化する。特に、低温では発振が得られないことが多くなる。
【０１３７】
本比較例では、実施例１と異なり、温度補償バイアスを印加することができないため、温度が変化したときの発振周波数の変化を抑制することができない。図３１に示した以外の外部回路から何らかの温度補償手段を講じることも考えられるが、その場合、実施例１に比べて回路が複雑となり、回路規模が大きくなってしまう。例えば、特許文献１のような構成と実施例１とでは、回路の複雑性が大きく異なる。
【０１３８】
（実施例２）
図３４は、本発明の実施例２に係る電圧制御発振器を示す回路図である。図３５乃至図３７は、実施例２における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１３９】
本実施例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｆ，２ｇ（図２６）がダブルゲートトランジスタであるＮＭＯＳトランジスタ２ｌ，２ｍに置き換わっている点を除き、実施例１と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｌに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｍに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１４０】
本実施例の制御バイアスと発振周波数との関係を、図３５に示す。図３５によると、制御バイアスが１．５Ｖから４Ｖの間では制御バイアスの変化に対し、発振周波数が１ＭＨｚ強から７ＭＨｚ弱の範囲で大きく変化している。制御バイアスが１．５Ｖ未満では発振が得られず、一方、制御バイアスが４Ｖ以上では制御バイアスを変えても発振周波数はほとんど変化しない。
【０１４１】
図３５は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図３６に示す。図３６から分かるように、温度が変わると発振周波数が大きく変化する。また、制御バイアスが小さい条件では、温度が低温側に変化すると発振が得られなくなる場合がある。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
【０１４２】
ただし、実施例１の図２８に比べると、図３６では温度依存性が緩和している。これは、マルチゲート型トランジスタであるダブルゲートトランジスタをバイアス印加部に使用したためである。すなわち、マルチゲート型トランジスタによるドレイン電流の線形性の向上が、温度依存による電流変化に対しても良好な結果を示す。
【０１４３】
さて、温度変化に対応するために、本発明では、温度補償バイアスを印加する。図３６と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合における制御バイアスと発振周波数との関係を、図３７に示す。図３７では、制御バイアスが３．３Ｖのときの発振周波数が、温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図３６に比べて格段に小さくなっている。
【０１４４】
また、温度補償を施した実施例１の図２９と温度補償を施した本実施例の図３７とを比較した場合、制御バイアスが所定の値と違う値をとった場合の２０度と８０度での発振周波数の変化は本実施例の方が小さいことがわかる。すなわち、制御バイアスが所定の値より高い場合、実施例１では２０度と８０度の発振周波数が２割程度異なるのに対し、本実施例では１割程度しか異ならない。この点も、マルチゲート型トランジスタを用いたことによる効果である。発振周波数の変化が少ないため、所望の周波数に安定させる作業が容易であり、本実施例は実施例１に比べて周波数安定性が良くなる。
【０１４５】
（実施例３）
図３８は、本発明の実施例３に係る電圧制御発振器を示す回路図である。図３９乃至図４１は、実施例３における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１４６】
本実施例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｆ（図２６）がＮＭＯＳトランジスタ２ｆ，２ｆ’から成る対称性負荷に置き換わっている点、及びＮＭＯＳトランジスタ２ｇ（図２６）がＮＭＯＳトランジスタ２ｇ，２ｇ’から成る対称性負荷に置き換わっている点を除き、実施例１と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｇに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１４７】
本実施例では、ＮＭＯＳトランジスタ２ｆ’，２ｇ’がダイオード接続の形で付加され、ＮＭＯＳトランジスタ２ｆ，２ｇとともに対称性負荷を構成している。ＮＭＯＳトランジスタ２ｆ’，２ｇ’を付加する理由は、印加バイアスに対してほぼ線形に電流が変化する特性を得るためである。
【０１４８】
本実施例における制御バイアスと発振周波数との関係を、図３９に示す。図３９によると、制御バイアスが１．５Ｖから４Ｖの間では、制御バイアスの変化に対し、発振周波数が線形に近い形で変化している。制御バイアスが１．５Ｖ未満又は４Ｖ以上では、制御バイアスを変えても発振周波数はほとんど変化しない。実施例１や実施例２と比べると、制御バイアスが小さい場合も発振が得られている点が大きく異なる。
【０１４９】
本実施例では、実施例１等と比べて大きく異なる次のような特筆すべき点がある。第一の特筆すべき点は、制御バイアスの値に関わらず発振信号が得られる点である。すなわち、制御バイアスが小さくなっても発振が得られるため、制御バイアスの値に関わらず発振信号を得られ安定した動作が可能である。実施例１や比較例１、実施例２の方法では、制御バイアスがある値より小さくなると、発振信号が得られない。このため、なんらかの理由で制御バイアスが所望の値からずれたときに、電圧制御発振器としての機能を失ってしまう。一方、本実施例では、制御バイアスが所望の値からずれた場合でも、発振信号が得られるため電圧制御発振器としての機能を果たす。
【０１５０】
第二の特筆すべき点は、制御バイアスの変化に対し発振周波数の変化が線形に近い点である。すなわち、制御バイアスが１．５Ｖから４Ｖの間では、発振周波数がほぼ線形に変化するため、発振周波数の外部バイアスでの制御が非常に容易である、すなわち線形に制御することが可能である。制御バイアスに対し発振周波数が複雑な変化をする場合、制御バイアスと発振周波数の関係を参照テーブル（ルックアップテーブル、ＬＵＴ）等の手段で別に保持しておく必要がある。一方、本実施例のように線形に近い形で変化する場合、線形の係数が把握できていればＬＵＴ等は必要ない。
【０１５１】
第三の特筆すべき点は、制御バイアスの変化に対する発振周波数の変化のゲインが小さい点である。すなわち、制御バイアスによる発振周波数の変化が、中心周波数（例えば６．１ＭＨｚ）に対し、プラスマイナス２０％弱となっている。このため、発振周波数を大きく変更しないで調節する目的で使用する場合、非常に有用である。実際、電圧制御発振器の用途として、発振周波数を１０倍変化させる用途よりも、数倍以下、例えば数十パーセントから数パーセントの範囲で変化させる用途の方が多い。
【０１５２】
図３９は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図４０に示す。図４０から分かるように、温度が変わると発振周波数が２．５ＭＨｚから９．５ＭＨｚの間で大きく変化する。ただし、実施例１と異なり、制御バイアスが小さい条件でも発振が得られなくなることはない（すなわち、温度が変化しても、前記の特筆すべき点の第一点が保持される）。このように、温度補償が行われない条件では、温度変化が大きくなると、発振周波数が大きく変化し、安定した使用が困難である。
【０１５３】
このような温度変化に対応するために、本発明では、温度特性を補償するバイアスを印加する。図４０と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合の、制御バイアスと発振周波数との関係を図４１に示す。図４１では、制御バイアスを３Ｖにしたときの発振周波数が温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図４０に比べて格段に小さくなっている。特に、実施例１の図２９と本実施例の図４１とを比べると、図４１では、各温度での制御バイアスに対する発振周波数の傾向でバラツキが少なくなっている。０℃で制御バイアスが小さい領域を除くと、全ての発振周波数は、４．５ＭＨｚ〜７．５ＭＨｚの間にほぼ収まっている。すなわち、本実施例では、温度の変化をほとんど意識することなく利用可能な電圧制御発振器が実現されている。
【０１５４】
（実施例４）
図４２は、本発明の実施例４に係る電圧制御発振器を示す回路図である。図４３乃至図４６は、実施例４における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１５５】
本実施例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｆ（図２６）がＮＭＯＳトランジスタ２ｆ，２ｆ’から成る対称性負荷に置き換わっている点、ＮＭＯＳトランジスタ２ｇ（図２６）がＮＭＯＳトランジスタ２ｇ，２ｇ’から成る対称性負荷に置き換わっている点、及びＰＭＯＳトランジスタ１ｇ（図２６）がＰＭＯＳトランジスタ１ｇ，１ｇ’から成る対称性負荷に置き換わっている点を除き、実施例１と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｇに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１５６】
本実施例では、ＮＭＯＳトランジスタ２ｆ’，２ｇ’がダイオード接続の形で付加され、ＮＭＯＳトランジスタ２ｆ，２ｇとともに対称性負荷を構成し、ＰＭＯＳトランジスタ１ｇ’がダイオード接続の形で付加され、ＰＭＯＳトランジスタ１ｇとともに対称性負荷を構成している。ＮＭＯＳトランジスタ２ｆ’，２ｇ’及びＰＭＯＳトランジスタ１ｇ’を付加する理由は、印加バイアスに対してほぼ線形に電流が変化する特性を得るためである。特に、ＰＭＯＳトランジスタ１ｇ’を付加すると、閉ループとバイアス印加部（ＮＭＯＳトランジスタ２ｆ，２ｇ）との間の接続部分も線形性が改善される。
【０１５７】
本実施例における制御バイアスと発振周波数との関係を、図４３に示す。図４３によると、制御バイアスが２Ｖから４Ｖの間では、制御バイアスの変化に対し、発振周波数が５．４ＭＨｚから６．８ＭＨｚの範囲でほぼ線形に変化している。制御バイアスが２Ｖ以下又は４Ｖ以上では、制御バイアスを変えても発振周波数はほとんど変化しない。実施例１や比較例１と異なり、制御バイアスが小さくなっても、発振が得られている。
【０１５８】
本実施例では、実施例３と同様、実施例１等と比べて大きく異なる次のような特筆すべき点がある。第一の特筆すべき点は、制御バイアスの値に関わらず発振信号が得られる点である。
【０１５９】
第二の特筆すべき点は、制御バイアスの変化に対し発振周波数の変化がほぼ線形である点である。すなわち、制御バイアスが２Ｖから４Ｖの間では、発振周波数がほぼ線形に変化するため、発振周波数の外部バイアスでの制御が非常に容易である、すなわち線形に制御することが可能である。特に、図４３から分かるように、実施例３と比べても線形性が向上している。
【０１６０】
第三の特筆すべき点は、制御バイアスの変化に対する発振周波数の変化のゲインが小さい点である。特に、実施例３と比べても、本実施例では制御バイアスによる発振周波数の変化が、中心周波数（例えば６．１ＭＨｚ）に対し、プラスマイナス１０％程度と更に小さな範囲での変化となっている。このため、発振周波数を大きく変更しないで調節する目的で使用する場合に、非常に有用である。
【０１６１】
図４３は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図４４に示す。図４４から分かるように、温度が変わると発振周波数が２ＭＨｚから１０ＭＨｚの間で大きく変化する。実施例３と同様、制御バイアスが小さい条件でも発振が得られなくなることはない（すなわち、温度が変化しても、前記の特筆すべき点の第一点が保持される）。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
【０１６２】
このような温度変化に対応するために、本発明では、温度特性を補償するバイアスを印加する。図４４と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合の、制御バイアスと発振周波数との関係を、図４５に示す。図４５では、制御バイアスを３Ｖにしたときの発振周波数が温度が変わってもほぼ一定となるような、温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図４４に比べて格段に小さくなっている。特に、実施例１の図２９と本実施例の図４５とを比べると、図４５では、各温度での制御バイアスに対する発振周波数の傾向でバラツキが少なくなっている。０℃で制御バイアスが小さい領域を除くと、全ての発振周波数は、５ＭＨｚ〜７．５ＭＨｚの間にほぼ収まっている。すなわち、本実施例では、温度の変化をほとんど意識することなく利用可能な電圧制御発振器が実現されている。
【０１６３】
特に、制御バイアスを３Ｖに固定し、温度補償バイアスを用いたときと用いないときとにおける温度と周波数との関係を、図４６に示す。図４６から分かるように、温度補償バイアスがない場合には、０℃から８０℃の変化で発振周波数が２．５倍ほど変化している。一方、温度補償バイアスが印加されると、温度が変化しても発振周波数は６ＭＨｚ近辺で安定している。
【０１６４】
（実施例５）
図４７は、本発明の実施例５に係る電圧制御発振器を示す回路図である。図４８及び図４９は、実施例５における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１６５】
上記のように、実施例１〜４の方式は比較例１と比較して非常に良好な特性が得られる。しかしながら、作製されたトランジスタの特性が設計時と異なる場合、例えば、製造バラツキ等によって特性が異なっている場合、発振周波数の特性が大きく異なってくる。
【０１６６】
本実施例では、製造バラツキにも強い電圧制御発振器を提供する。我々の評価によれば、実施例１よりも比較例１の方が製造バラツキに強い。この理由は、次にように考えられる。すなわち、比較例１で用いている抵抗の方が実施例１で用いているトランジスタより製造バラツキが少ないためである。これは製造上の条件によって生じる違いである。
【０１６７】
すなわち、抵抗素子はキャリアを高濃度にドープしたポリシリコンが通常用いられる。一方、トランジスタのチャネル内は、キャリアが抵抗素子より低い濃度でドープされている。この結果、ドープ濃度のバラツキは、トランジスタのチャネル内の方が抵抗素子よりも相対的に大きくなる。キャリアの活性化処理でも、この相対的な差が加速され、トランジスタの方が抵抗素子よりバラツキが大きくなると考えられる。
【０１６８】
そこで、本実施例では、実施例１〜４に抵抗を付加することによって、製造バラツキに対する耐性を高めることを目的とする。図４７に、実施例４の構成（図４７）に対して抵抗４６を付加した回路の例を示す。ここでは、実施例４において温度補償バイアスが３Ｖで制御バイアスが３Ｖのときの発振周波数が、抵抗４６の付加によって半分の周波数になるような、抵抗値の抵抗４６を付加している。
【０１６９】
図４８に、実施例４（図４２）及び本実施例（図４７）における制御バイアスと発振周波数との関係を示す。抵抗４６の付加によって、本実施例の発振周波数は実施例４の約半分となっている。ただし、実施例４の項で述べた特筆すべき点、（１）制御バイアスに関わらず発振信号が得られる点、（２）発振周波数の変化が制御バイアスの変化に対し線形である点、（３）制御バイアスの変化に対する発振周波数の変化のゲインが小さい点、は守られている。
【０１７０】
これら実施例４と本実施例とで、トランジスタの特性が大きく劣化した場合の特性を次に示す。ここで示すトランジスタの劣化は通常測定されるものより大きな劣化であり、特殊なケースである。ただし、このような特殊な劣化での特性を観測することにより、各々の回路のトランジスタ特性変化に対する耐性を見ることができる。トランジスタの劣化として、特に、ＰＭＯＳトランジスタの閾値の低下、及び、リーク領域での電流の増大、が観測された。
【０１７１】
このような劣化の後、図４８の特性は、図４９に示すような特性に変化した。図４９に、劣化後に得られた発振周波数を特性シフトとして示した。実施例４では、劣化後、元の発振周波数の７分の一程度となっている。一方、本実施例では、劣化後、元の周波数の５分の一程度となっている。この結果、劣化後の特性では、実施例４と本実施例の周波数の違いは極めて小さくなっている。具体的には、実施例４と本実施例とにおいて、制御バイアス３Ｖでの周波数の比が、劣化前は２：１であったものが、劣化後は１．２６：１となっている。このように、本実施例によれば、抵抗を利用することで、トランジスタの特性が劣化したりばらついたりした場合も、大きく特性を変化させることがない。
【０１７２】
本実施例に示した抵抗の接続方法は一例であり、他にも次のように様々な接続方法が利用できる。なお、遅延調節回路は周波数制御回路とも呼ばれる。図５０は、遅延調節回路１３と温度補償回路１４とが直列に接続された回路に対し、抵抗４６が並列に接続される例を示す。図５１は、遅延調節回路１３と温度補償回路１４とが並列に接続された回路において、遅延調節回路１３と温度補償回路１４とにそれぞれ抵抗４６ａ，４６ｂが直列に接続される例を示す。抵抗４６ａ，４６ｂは、合成回路２３と遅延調節回路１３との間、及び合成回路２３と温度補償回路１４との間に、それぞれ接続されても良い。図５２は、遅延調節回路１３と温度補償回路１４とが並列に接続された回路に対し、抵抗４６が並列に接続される例を示す。
【０１７３】
実施例３から実施例５の構成で、実施例２を適用することも可能である。すなわち、対称性負荷を利用しつつ、マルチゲートトランジスタも利用する構成である。例えば、対称性負荷内のトランジスタ又はダイオード接続のトランジスタをマルチゲートトランジスタとすることができる。これにより、特性が更に向上する。
【０１７４】
（実施例６）
図５３は、本発明の実施例６に係る電圧制御発振器の一部を示す回路図である。以下、これらの図面に基づき説明する。
【０１７５】
本実施例では、制御バイアスによる周波数制御をより細かい単位で実現するために、二つの制御バイアスを用いて周波数を制御する。本実施例では、差動入力を有する遅延発生部１１ｇを用い、図１８に示す構造の電圧制御発振器を構成した。ただし、発振周波数を制御する制御バイアスは、図１８と異なり、バイアスＢ１１とバイアスＢ１３との二種類を用いている。
【０１７６】
図５３は、二つの制御バイアスを用いて周波数を制御可能な遅延発生部１１ｇを示す図である。この回路は、高圧側電源Ｖｄｄと低圧側電源Ｖｓｓ（例えば、グランドでも良い）との間に構成されている。図５３の左側は、図８と同様の差動入力部を有する遅延発生部である。ただし、以下の二点で異なっている。第一点は、ＰＭＯＳトランジスタ１ｃ，１ｄにＰＭＯＳトランジスタ１ｃ’，１ｄ’を付加することで、図４２と同様の対称性負荷を構成している点である。第二点は、周波数を制御するバイアスとして、ＮＭＯＳトランジスタ２ｅに印加されるバイアスＢ１１に加えて、新たなＮＭＯＳトランジスタ２ｎ等を介して印加されるバイアスＢ１３が存在する点である。
【０１７７】
バイアス１３は、差動信号としてＰＭＯＳトランジスタ１ｏ，１ｐに印加される。定電流源４７とＰＭＯＳトランジスタ１ｏ，１ｐ及びＮＭＯＳトランジスタ２ｏ，２ｐとにより、ＮＭＯＳトランジスタ２ｎに印加するバイアスが決定される。ＮＭＯＳトランジスタ２ｎ，２ｏは、カレントミラー回路を構成している。ここで、ＮＭＯＳトランジスタ２ｎのチャネル幅は、ＮＭＯＳトランジスタ２ｏのチャネル幅に比べ、例えば、Ｘｍ倍大きい。このサイズ比により、カレントミラー回路による電流の比が変化する。この構造により、バイアス１３により、遅延発生部１１ｇの遅延量は、バイアス１１による調整量よりも細かく調整することが可能となる。すなわち、バイアス１１は周波数の粗調整に用いられ、バイアス１３は周波数の微調整に用いられる。なお、バイアス１２は、温度補償用として用いられる。
【０１７８】
本実施例の構成により、周波数の粗調整と微調整を行うことが可能である。微調整の調整幅は、チャネル幅の比Ｘｍ、ＮＭＯＳトランジスタ２ｎを流れる電流Ｉｔｕｎｅ、定電流源を流れる電流Ｉｂｉａｓ、及び、電流電圧変換の線形性によって左右される。通常、粗調整で周波数範囲が二倍以上変化するような構成において、微調整ではプラスマイナス１０％以下で周波数が調節できるように、Ｘｍの値等を設定する。
【０１７９】
なお、本実施例では、差動入力を有する遅延発生部１１ｇを用いているが、他の構成の遅延発生部を用いてもよい。
【０１８０】
（実施例７）
図５４は、本発明の実施例７に係る電圧制御発振器を示す回路図である。以下、これらの図面に基づき説明する。
【０１８１】
上記各実施例では、主にアナログ信号による制御バイアスにより周波数を制御する方法を示してきた。これに対し、本実施例は、ディジタル信号によって周波数を制御する例である。本実施例の電圧制御発振器は、粗調整段５１と微調整段５２とを有し、粗調整段５１で周波数を大まかに決め、微調整段５２で周波数を細かく決定する。これら二つの一部が閉ループを形成するように構成されており、発振出力を得ることができる。本実施例では、イネーブル信号５５が印加されると、閉ループが構成されるようになっており、イネーブル信号５５が印加されない間は、発振出力が出ない。すなわち、消費電力をほとんど消費しない。図５４の左下に点線で示した、制御バイアス及びＡＤコンバータ５８からなるブロックは、本実施例をアナログ信号で利用する場合に付加されるブロックであり、ディジタル信号で制御する場合には使用されない。
【０１８２】
ディジタル信号による制御は、以下のように行われる。すわなち、例えば１５ビットの制御信号から、粗調整段５１には粗調整用の例えば７ビット分の上位ビットがデコーダ５７に入力される。微調整段５２には微調整用の例えば８ビット分の下位ビットがデコーダ５７に入力される。この構造により、粗調整と微調整が行われる。
【０１８３】
粗調整段５１に注目すると、この部分は、遅延発生部１１ｈ（図ではインバータの記号で表している）を複数直列につなげて遅延線を構成しており、制御信号に応じて必要とされる遅延量を取り出す構成となっている。粗調整用の例えば７ビット分の上位ビット信号はデコーダ５７において１２８ビットに展開される。これは、例えば、１２８：１のパス選択回路で制御ビットに対応する遅延量のパスを接続することで達成される。
【０１８４】
この粗調整段５１から取り出された遅延量は、微調整段５２で、新たなわずかな遅延量が追加される。 微調整段５２は、容量負荷を付加した遅延発生部１１ｉを二つ直列に接続して構成されている（その後に一段分の遅延発生部も接続されている）。容量負荷はビット数に応じた複数の容量を並列に並べ、スイッチにより容量の大きさを選択できるようになっており、第一及び第二の微調整手段５３，５４を構成する。
【０１８５】
第二の微調整手段５４は微調整段５２の中で上位ビットを扱い、第一の微調整手段５３は微調整段５２の中で下位ビットを扱う。すなわち、微調整段の中でも、より細かく遅延量を選択できるように、第一の微調整手段と第二の微調整手段に分けられている。第二の微調整手段５４では、例えば制御信号の下位８ビットのうちの上位７ビット分の容量負荷として７個の容量Ｄ０〜Ｄ６が設けられる。一方、第一の微調整手段５３では、例えば制御信号の下位８ビットのうちの下位１ビットを例えば更に３２ビットに分割した分の容量負荷として３２個の容量Ｄ０〜Ｄ３１が設けられる。
【０１８６】
第二の微調整手段５４の容量負荷の容量値ΔＣ２は、第一の微調整手段５３の容量負荷の容量値ΔＣの例えば３２倍に設定される。このような構成とすることにより、第一の微調整手段５３によって更に細かい遅延量の制御が可能となる。このような動作を実現するために、微調整段５２の中のデコーダ５７では、入力された８ビットの信号を、上位７ビットと、下位１ビットを３２ビットに分割した信号に変換する。
【０１８７】
このように構成された遅延手段は、イネーブル信号５５で閉ループを構成するように接続され、電圧制御発振器として発振器出力５６を出力する。なお、煩雑となるために図示していないが、上記各実施形態及び各実施例に準じて、温度補償バイアスを印加できる構造としている。これにより、温度補償も可能となる。以上のような構成によれば、アナログ信号より生成が容易なディジタル信号によって制御しても、アナログ信号と同様に極めて細かく発振周波数を調整することが可能となる。
【０１８８】
（実施例８）
図５５は、本発明の実施例８に係る電圧制御発振器を示す回路図である。以下、これらの図面に基づき説明する。
【０１８９】
本実施例の電圧制御発振器は、上記各実施形態及び各実施例のいずれかの電圧制御発振器４２の出力側に、インバータ４３及びシュミットトリガ４４が接続されている。電圧制御発振器４２の出力は、波形が十分に整形されていないことがある。そこで、波形を整形するために、電圧制御発振器４２の出力をインバータ４３及びシュミットトリガ４４に接続する。シュミットトリガ４４は、ヒステリシス特性を有する応答を示すため、本実施例の回路構成により、電圧制御発振器４２の出力は、５０％デューティのクロック信号等に波形整形することが可能である。また、シュミットトリガ４４のヒステリシス特性を調整することによって、出力信号のデューティ比を自由に変えることができる。
【０１９０】
（実施例９）
上記各実施形態及び各実施例のいずれかの電圧制御発振器は、機器内部での基準クロック生成に使用できる。この基準クロックを、例えば図６３に示されるような回路のクロックＲＣＫとして利用することができる。この構成では、基準クロック生成回路も機器上に形成できるため、従来の回路が外部に必要としていた基準クロック用の素子（例えば温度補償つきの水晶振動子等）を必要としない。
【０１９１】
（実施例１０）
図５６［１］は、本発明の実施例１０に係る表示装置を示す平面図である。以下、この図面に基づき説明する。
【０１９２】
本実施例の表示装置６０は、例えばＬＣＤ（Liquid Crystal Display）などであり、また例えばＯＬＥＤ（Organic Light Emitting Diode）ディスプレイであり、筺体６１内に機能回路部６２と表示部６３とが一体に形成されたものである。機能回路部６２には、上記各実施形態及び各実施例のいずれかの電圧制御発振器６０が設けられている。
【０１９３】
本実施例では、必要なクロック信号を表示装置６０内で生成することができる。温度が変化してもクロック信号を安定に提供することができる。また、クロック信号のデューティ比を５０％以外に設定することも可能であり、表示装置６０でしばしば利用されるクロックドインバータ等を安定して駆動することができる。更に、表示装置６０等の表示部６３等が温度依存性を有する場合、クロック信号を温度で変化しないように制御する方法以外に、表示部６３の温度依存性にあわせてクロック信号が同じように変化するように温度制御バイアスを利用することも可能である。この場合、表示装置６０全体の周波数が表示部６２の温度での変化に応じて変化するようになる。
【０１９４】
更には、表示部６３の温度依存性を補償するような信号を、クロック信号の生成と同時に発生することも可能である。すなわち、電圧制御発振器６０の温度補償バイアスを生成する時点で、表示部６３の温度依存性に対する補償バイアスを生成することが可能である。補償バイアスの生成方法としては、本発明者が特許文献２に示した技術等が利用できる。これにより、表示装置６０全体の周波数を保ったまま、温度変化に対してクロック信号を安定化させるとともに、表示部６３の温度依存性を軽減し、表示等の特性を安定することが可能である。
【０１９５】
（実施例１１）
図５６［２］は、本発明の実施例１１に係るシステムを示す斜視図である。以下、図５６［１］［２］に基づき説明する。
【０１９６】
本実施例のシステム７０は、実施例１０に係る表示装置６０を構成モジュールの一つとして含む、例えばノートパソコンである。すなわち、システム７０は表示装置６０及び本体部７１を備えている。本体部７１は、マイクロコンピュータ、ハードディスク、キーボード等を有する一般的な構成である。
【０１９７】
本実施例の電圧制御発振器６４を有する表示装置６０を搭載したシステム７０では、外部の基準クロックを通常必要としない。このため、基準クロックの伝送が不要であり、また基準クロックが小振幅であった場合の増幅処理が不要であり、システム７０の簡素化と低消費電力化を実現できる。また、システム７０の校正時にのみ、基準クロックを接続し、発振周波数の基準値を補正することが可能である。校正での基準値をシステム７０内にメモリし、校正が終了後の通常動作時はメモリ内の基準値に基づき、発振周波数を制御する。すなわち、制御バイアスを基準値に基づき制御することで発振周波数が校正された値となるようにする。
【０１９８】
温度が変化した場合には、温度補償バイアスを自動生成し、内部で温度補償を施す。温度補償バイアスを発生するために、温度をモニタする温度センサとしては、例えば、本発明者が特許文献２に示した技術やそれ以外の種々の技術が利用できる。特許文献２の温度センサによる応答速度の制御回路と同様に、温度センサの出力を利用し電圧制御発振器６４の制御回路を構成することができる。このようなシステム７０は、低消費電力であり、かつ、自立的に特性を補償しシステムを安定化することができる。
【０１９９】
（実施例１２）
これまでの実施例では、遅延素子ならびに電圧制御発振器として、二つの極性のトランジスタを利用した構成を主に挙げた。この実施例では、片方の極性のトランジスタのみを利用する構成について示す。図５７は、片方の極性のトランジスタのみを利用した遅延発生部の回路図の例である。ここでは、ＰＭＯＳのみを用いる例を示しているが、電位関係に注意してＮＭＯＳのみを使用した回路とする事は容易である。
【０２００】
図５７の遅延発生部は、５つのPMOSトランジスタ１ｑ、１ｒ、１ｓ、１ｔ、１ｕからなる。この回路は、図８の差動入力による遅延発生部を有する回路の極性を反対にした回路に近い構成となっている。すなわち、図５７のＰＭＯＳトランジスタ１ｒと１ｓは、図８のＮＭＯＳトランジスタ２ｃ、２ｄと同様、差動入力対を形成している。図８のＮＭＯＳ ２ｅに相当する、図５７のＰＭＯＳ 1qは、バイアスＢ１１で制御され電流源として使用される。図８のＰＭＯＳ １ｃ、１ｄに相当する回路の極性を単純に反転すると、二つのＮＭＯＳが必要となる。図５７では、そのＮＭＯＳの代わりに二つのＰＭＯＳ １ｔ、１ｕを用いている。このＰＭＯＳ １ｔ、１ｕを線形領域（三極管領域）で動作させるように、バイアスＢ１２が印加される。同時に低圧側の電源電位であるＶｘは、グランド、もしくは、負電源とすることにより、ＰＭＯＳ １ｔ，１ｕが線形領域で動作されるようにする。本構成は、図８と同様に差動信号を利用するため、ノイズの影響が少なく、この構成を利用して電圧制御発振器を形成した場合、発振周波数の安定性が高い。
【０２０１】
遅延量の調整並びに、補償バイアスは、バイアスＢ１１とバイアスＢ１２によって実現される。電圧制御発振器を形成する場合の接続方法は、上述の差動信号による電圧制御発振器にならうことができる。
【０２０２】
（実施例１３）
実施例１２と同様、片方の極性のトランジスタのみを利用する実施例について示す。
図５８は、本実施例による遅延発生部であり、４つのPMOSトランジスタ１ｖ、１ｗ、１ｘ、１ｙからなる。この構成では、PMOS 1xとPMOS 1yがインバータを構成する。また、PMOS 1vとPMOS 1wとPMOS 1wに印加されるバイアスB1によって、インバータの動作点を調節することが出来る。すなわち、バイアスB1が変化すると、ＰＭＯＳ 1ｖ, 1w間の電位が変化し、それがＰＭＯＳ １ｙのゲートに入力されるため、動作点が変化する。インバータの動作点調節により、遅延量を変化することが出来る。この遅延発生部を複数用い、ループ状に接続する事によって、電圧制御発振器を得ることが出来る。本実施例では、実施例１２に比べると、高圧側電源電圧Vddと低圧側電源電圧との間に直列に配置されるトランジスタの数が少ない（実施例１２では３、本実施例では２）。そのため、出力ノードの電圧が各々の電源電圧から乖離する量も少ない。このため、本実施例の図５８では、低電圧側電源電圧としてグランド電源を採用している。
【０２０３】
本実施例は、実施例１２に比べて、トランジスタ数が少ない事、新たな低電圧側電源が不要となり電源電圧の種類を少なく出来ることの点で有利である。
【０２０４】
（実施例１４）
実施例１３とほぼ同様の構成で、入力するバイアスを二つとした構成を図５９に示す。
【０２０５】
実施例１３の図５８では、ＰＭＯＳ １ｖとＰＭＯＳ １ｘのゲート電極には同じ入力信号が入力されていた。一方、本実施例の図５９では、ＰＭＯＳ １ｘには図５８と同様に入力信号が入力されるが、ＰＭＯＳ １ｖにはバイアスＢ１２が印加される。この構成では、ＰＭＯＳ １ｖとＰＭＯＳ １ｗの各々のバイアスによって、ＰＭＯＳ １ｘ、１ｙで構成されるインバータの動作点を調節することが可能である。これにより、一方のバイアスにより通常の電圧制御動作、他方のバイアスにより温度補償等の動作が可能となる。この遅延発生部をループ状に接続することで、電圧制御発振器を形成することが出来る。
【０２０６】
本実施例、ならびに、実施例１３の構成で、電圧制御発振器を構成し、発振周波数を調整するためにバイアスを調整すると、出力電圧の振幅が変化する場合がある。この場合、発振出力を取り出す部分にレベルシフト回路を設け、出力を整える方法が考えられる。また、各遅延発生部に、レベルシフト回路を設けて、一段ごとに出力を整える方法もある。この方法の例を図６０に示す。ＰＭＯＳ １ｘ，１ｙによるインバータの出力をＰＭＯＳ １ｘ’，１ｙ’によるインバータに接続している。また、ＰＭＯＳ １ｘ’，１ｙ’によるインバータの高圧側電源をＶｌｓとしている。この構成により、Ｖｌｓの電位を変えることにより、出力信号の振幅を調節することが出来る。
【０２０７】
（実施例１５）
本発明者が特許文献２に示した温度センサの技術のコア部分の図（特許文献２の図２（ａ））を図６１に示す。図６１で、ＮＭＯＳ ２ｑは電流―電圧変換部であり、ＮＭＯＳ ２ｒは温度感知部である。この図から明らかなように、この温度センサのコア部分は、片方の極性のトランジスタのみで構成されている。このため、実施例１２や実施例１３の構成と同時に用いる事により、片方の極性のトランジスタのみによって、温度補償バイアスを含めた制御が可能となる。この構成を実施例１５とする。例えば、図６１ではＮＭＯＳの例が示されているが、これをＰＭＯＳで構成することにより、図５７等と同じ極性のトランジスタのみで構成することが出来る。これは、トランジスタの製造プロセスが大幅に減少できる点で、低コスト化に有利である。また、両方の極性のトランジスタを構成するのが困難なトランジスタ技術を用いる場合にも有利である。
【０２０８】
本実施例では、温度センサを電圧制御発振器の近傍に同じプロセスを用いて形成できるため、電圧制御発振器自体の温度変化を正しく測定し、フィードバックをかける事が出来る。これは外部に温度センサを設ける場合に比べて温度制御が正確となり、安定した発振周波数が得られることを意味する。このように、温度センサと電圧制御発振器に同じプロセス（同じ材料且つ同じ膜厚の絶縁膜や、同じドーピング濃度や、同じ活性層等）を利用できる点は非常に有利である。
【０２０９】
（実施例１６）
これまでの実施例において、遅延素子や電圧制御発振器に印加するバイアスを生成する際に、温度に対する依存性が少ない基準電圧源が必要となる事がある。そこで、本実施例では、トランジスタによる、基準電圧源の構成例を示す。図６２は、トランジスタによる基準電圧生成回路の回路例を示す図である。この回路は、3つのPMOSトランジスタと、5つのNMOSトランジスタ、2つの抵抗からなる。図の中で記号を付けたNMOS ２ｓ，２ｔ，２ｕはＮＭＯＳトランジスタとせず、ダイオードやバイポーラトランジスタ（ＢＪＴ）としてもよい。バイポーラトランジスタの場合、コレクタをグランド側とし、ベースとコレクタを接続して使用する。この図で示した基準電圧生成回路は、バンドギャップリファレンス（ＢＧＲ）回路と呼ばれる回路の一種である。この回路の出力は温度に対する変動が極めて小さい。例えば、低温ポリシリコントランジスタで、この回路を構成した場合、温度が常温から１００度変化する際（例えば25℃から125℃まで）、出力される電圧の変動は、1度当たり数百ｐｐｍ程度である。すなわち、図４１で必要な３Vの制御バイアスを、100度の温度範囲にわたって、例えば２．９９９７Vから３．０００３Vで出力することが出来る。このように広い温度範囲で安定な出力が得られる回路は、この例で示したような制御バイアスに好適に利用できる。また、温度センサの補償バイアスを作成する場合にも、温度に対する変化がない参照電圧として使用できる。更に、電源電圧等が温度で変動しないようにフィードバックをかける回路の基準電圧として使用することもできる。このような基準電圧回路を内蔵することにより、電圧制御発振器の出力を極めて安定化することが出来る。
【０２１０】
本明細書の実施例の説明において、トランジスタとして多結晶シリコン薄膜トランジスタを用いた例を幾つか用いている。例えば、単体トランジスタの特性である図２３、図２４等は、その例である。しかし、本発明は、多結晶シリコン薄膜トランジスタにのみ限定されるものではなく、様々なトランジスタに応用可能である事は自明である。特に、片方の極性のみを使用した実施の形態は、アモルファスシリコン薄膜トランジスタや、有機トランジスタや、酸化物トランジスタ等に好適に利用できる。また、多結晶シリコン薄膜トランジスタやバルクシリコントランジスタにおいて、片方の極性のみを使用した実施の形態を適用して低コスト化を図っても良い。
【０２１１】
（補足説明）
本発明の構成、作用及び効果は、次のように表現することもできる。
【０２１２】
まず、本発明の構成について説明する。本発明の第一の遅延素子は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部により外部から遅延を制御可能な遅延素子である。また、本発明の第二の遅延素子は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部により外部から遅延を制御可能な遅延素子である。
【０２１３】
本発明の第一の可変遅延線は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続している。また、本発明の第二の可変遅延線は、遅延発生部を複数直列接続し、遅延発生部の遅延量を外部から制御する遅延制御部は全ての遅延発生部に共通に設けられ、その遅延制御部は、遅延調節回路と温度補償回路の直列接続、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる。
【０２１４】
本発明の第一の電圧制御発振器は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続するとともに、閉ループとしている。また、本発明の第二の電圧制御発振器は、遅延発生部を複数直列接続し、遅延発生部の遅延量を外部から制御する遅延制御部は全ての遅延発生部に共通に設けられ、その遅延制御部は、遅延調節回路と温度補償回路の直列接続、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる。
【０２１５】
次に、本発明の作用（効果をもたらすための手段の働き）を説明する。本発明の第一の遅延素子は、遅延調節回路と温度補償回路を有するため、遅延量を外部から調節できるとともに、温度特性を外部から補償することができる。遅延発生部への信号の伝達は、遅延調節回路と温度補償回路を直列接続することで構成された遅延制御部によってなされる。遅延調節回路と温度補償回路を直列接続した遅延制御部から遅延発生部に制御信号を伝達するため、遅延発生部に直接接続される制御信号線の数が少ない。すなわち、遅延調節回路の制御信号と、温度補償回路の補償用制御信号は、遅延制御部内で遅延量を調節するための新たな制御信号として合成される。遅延調節回路と温度補償回路が直列接続されることにより、遅延制御部に伝達される制御情報は遅延素子の一つの部位にのみ作用する。このため、遅延制御部に複数の制御部位を有する必要がなく、構造が簡単となる。また、遅延制御部に複数の制御部位を有する必要が無いため、遅延制御部として種々のものが利用できる。
【０２１６】
本発明の第二の遅延素子は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部によるため、上記の遅延調節回路と温度補償回路を直列接続した遅延制御部と同様に制御信号線の数が少なく、制御情報は遅延素子の一つの部位にのみ作用する。
【０２１７】
本発明の可変遅延線は、前述の遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続している。そのため、任意の接続点を選択することで、温度補償された任意の遅延量を取り出すことが可能である。
【０２１８】
本発明の電圧制御発振器は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続するとともに、閉ループとしている。そのため、周波数制御バイアスによって周波数が可変で、かつ、温度補償された周波数の信号を取り出すことが可能である。
【０２１９】
次に、本発明の効果について説明する。第１の効果は、温度が変化しても中心発振周波数が安定している電圧制御発振器を、簡単な構成で提供できる。特に、温度補償水晶振動子等の外部素子に用いなくても、良好な温度補償が可能な電圧制御発振器を簡単な構成で提供できる。
【０２２０】
第２の効果は、特に対称性負荷を用いることにより、以下の３点を満たす電圧制御発振器を提供することができる。すなわち、（１）制御バイアスに関わらず発振信号が得られる点、（２）発振周波数の変化が制御バイアスの変化に対し線形である点、（３）制御バイアスの変化に対する発振周波数の変化のゲインが小さい点、の３点である。同時に、温度が変化しても周波数の変化の少ない電圧制御発振器を提供することができる。
【０２２１】
第３の効果は、プロセス条件等により素子の特性が所定の特性より大きく変動した場合でも、良好な特性の電圧制御発振器を提供できる。
【０２２２】
第４の効果は、遅延素子の一箇所の部位に作用することで、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することができる。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することができる。
【０２２３】
第５の効果は、様々な構成の遅延素子において、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することができる。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することができる。
【０２２４】
第６の効果は、温度特性が補償された機能回路部と表示部を一体に形成した表示装置を提供することができる。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することができる。特に、低消費電力で、かつ、自立的に特性を補償するシステムを提供できる。
【０２２５】
以上、上記各実施形態及び各実施例を参照して本発明を説明したが、本発明は上記各実施形態及び各実施例に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態及び各実施例の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【図面の簡単な説明】
【０２２６】
【図１】第一実施形態に係る遅延素子を示すブロック図であり、図１［１］は遅延素子の概要を示し、図１［２］は遅延素子の詳細を示す。
【図２】第一実施形態における遅延制御部の第一例を示す回路図である。
【図３】第一実施形態における遅延発生部の第一例を示す回路図である。
【図４】第一実施形態における遅延発生部の第二例を示す回路図である。
【図５】第一実施形態における遅延発生部の第三例を示す回路図である。
【図６】図５の遅延発生部のミラー効果を示す回路図である。
【図７】第一実施形態における遅延発生部の第四例を示す回路図である。
【図８】第一実施形態における遅延発生部の第五例を示す回路図である。
【図９】第一実施形態における遅延発生部の第六例を示す回路図である。
【図１０】第二実施形態に係る遅延素子を示すブロック図であり、図１０［１］は遅延素子の概要を示し、図１０［２］は遅延素子の詳細を示す。
【図１１】第二実施形態における遅延制御部及び合成回路の第一例を示す回路図である。
【図１２】第三実施形態に係る可変遅延アレイを示すブロック図である。
【図１３】第四実施形態に係る可変遅延アレイを示すブロック図である。
【図１４】第五実施形態に係る可変遅延アレイを示すブロック図である。
【図１５】第六実施形態に係る電圧制御発振器を示すブロック図である。
【図１６】第六実施形態に関連する発振器を示すブロック図である。
【図１７】第六実施形態に係る電圧制御発振器の第一例を示す回路図である。
【図１８】第六実施形態に係る電圧制御発振器の第二例を示す回路図である。
【図１９】第六実施形態に係る電圧制御発振器の第三例を示す回路図である。
【図２０】第七実施形態に係る電圧制御発振器を示すブロック図である。
【図２１】第八実施形態に係る電圧制御発振器を示すブロック図である。
【図２２】各実施形態における遅延素子の他の例を示す回路図である。
【図２３】シングルゲートトランジスタにおけるゲート電圧とドレイン電流との関係を示すグラフである。
【図２４】ダブルゲートトランジスタにおけるゲート電圧とドレイン電流との関係を示すグラフである。
【図２５】二つのトランジスタで構成された対称性負荷の一例を示す回路図である。
【図２６】実施例１に係る電圧制御発振器を示す回路図である。
【図２７】実施例１に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図２８】実施例１に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図２９】実施例１に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３０】実施例１に係る電圧制御発振器において、制御バイアスを２Ｖに固定した状態で、温度補償バイアスを用いた場合と用いない場合とにおける温度と周波数との関係を示すグラフである。
【図３１】比較例１に係る電圧制御発振器を示す回路図である。
【図３２】比較例１に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図３３】比較例１に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３４】実施例２に係る電圧制御発振器を示す回路図である。
【図３５】実施例２に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図３６】実施例２に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３７】実施例２に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３８】実施例３に係る電圧制御発振器を示す回路図である。
【図３９】実施例３に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図４０】実施例３に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４１】実施例３に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４２】実施例４に係る電圧制御発振器を示す回路図である。
【図４３】実施例４に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図４４】実施例４に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４５】実施例４に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４６】実施例１に係る電圧制御発振器において、制御バイアスを２Ｖに固定した状態で、温度補償バイアスを用いた場合と用いない場合とにおける温度と周波数との関係を示すグラフである。
【図４７】実施例５に係る電圧制御発振器を示す回路図である。
【図４８】実施例４及び実施例５に係る各電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図４９】実施例４及び実施例５に係る各電圧制御発振器において、トランジスタが劣化したときの制御バイアスと発振周波数との関係を示すグラフである。
【図５０】実施例５における抵抗の付加方法の第一例を示すブロック図である。
【図５１】実施例５における抵抗の付加方法の第二例を示すブロック図である。
【図５２】実施例５における抵抗の付加方法の第三例を示すブロック図である。
【図５３】実施例６に係る電圧制御発振器の一部を示す回路図である。
【図５４】実施例７に係る電圧制御発振器を示す回路図である。
【図５５】実施例８に係る電圧制御発振器を示す回路図である。
【図５６】図５６［１］は本発明の実施例１０に係る表示装置を示す平面図である。図５６［２］は本発明の実施例１１に係るシステムを示す斜視図である。
【図５７】実施例１２に係る遅延発生部を示す回路図である。
【図５８】実施例１３に係る遅延発生部を示す回路図である。
【図５９】実施例１４に係る遅延発生部を示す回路図である。
【図６０】実施例１３並びに１４に係るレベルシフト回路付きの遅延発生部を示す回路図である。
【図６１】実施例１５で用いる、特許文献２における温度センサのコア部分を示す回路図である。
【図６２】実施例１６に係る基準電圧生成回路を示す回路図である。
【図６３】関連技術の電圧制御発振器を用いた位相ロックループの構成を示す回路図。
【符号の説明】
【０２２７】
１ａ，１ｂ，１ｃ，１ｃ’，１ｄ，１ｄ’，１ｆ，１ｇ，１ｇ’，１ｏ，１ｐ，１ｑ，１ｒ、１ｓ、１ｔ、１ｕ、１ｖ，１ｗ，１ｘ，１ｙ，１ｘ’，１ｙ’ ＰＭＯＳトランジスタ
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｆ’，２ｇ，２ｇ’，２ｈ，２ｉ，２ｊ，２ｌ，２ｍ，２ｎ，２ｏ，２ｐ，２ｑ，２ｒ，２ｓ，２ｔ，２ｕ ＮＭＯＳトランジスタ
３ インバータ
４，４ａ，４ｂ 付加容量
４ｃ 入力ミラー容量
４ｄ 出力ミラー容量
５ａ 調節用トランジスタ
５ｂ トランジスタ容量
１０，２０，２４，２５ 遅延素子
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ 遅延発生部
１２ 遅延制御部
１３ 遅延調節回路
１３’ ＮＭＯＳトランジスタを含む回路
１３'' カレントミラー回路
１４ 温度補償回路
１５，２４ 他の回路
２３ 合成回路
２３’ 合成部
２３'' 抵抗
２６ 加算器
２７ 遅延量が少ない経路
２８ 遅延量が多い経路
３０，３２，３３ 可変遅延アレイ
３１ インバータ
３５，３５ａ，３５ｂ，３５ｃ，４０，４１，４２ 電圧制御発振器
３６ 電圧制御型反転素子
３７ 差動入力型遅延素子
３８ インバータ（低い閾値）
３９ インバータ（通常の閾値）
４３ インバータ
４４ シュミットトリガ
４５ 対称性負荷
４６，４６ａ，４６ｂ 抵抗
５１ 粗調整段
５２ 微調整段
５３ 第一の微調整手段
５４ 第二の微調整手段
５５ イネーブル信号
５６ 発振器出力
５７ａ，５７ｂ デコーダ
５８ ＡＤコンバータ
６０ 表示装置
７０ システム
【技術分野】
【０００１】
本発明は、遅延素子、可変遅延線及び電圧制御発振器等に関し、特に遅延量又は周波数を調節でき、かつ、温度補償が可能な回路素子に関する。また、それらの回路素子を用いた表示装置等の装置に関する。
【背景技術】
【０００２】
印加する電圧によって発振する周波数を変えることができる電圧制御発振器は、電流制御型に比べ制御信号を容易に生成できるため発振周波数の制御が容易であり、広く用いられている。電圧制御発振器として、幾つかの技術が知られている。その中で、トランジスタにより構成したインバータと、そのインバータの遅延を調節できる機能とを一単位とし、複数の単位により閉ループを構成した回路は、回路構成が簡単なため、しばしば用いられている。インバータによる閉ループは、帰還方法を発振するように構成することにより、リングオシレータと呼ばれる発振器を構成する。インバータによる電圧制御発振器の中には、インバータの遅延を調節できる機能を、インバータと電源との接続部分に新たにトランジスタを追加した構成により実現し、インバータと新たに追加したトランジスタにより構成した遅延素子を一単位とする回路が存在する。その回路では、電源に接続されたトランジスタのゲートへのバイアスを調整することで、発振周波数を変化させることが可能である。
【０００３】
特許文献１には、そのような電圧制御発振器に、温度特性を補償する技術を追加して構成した位相ロックループが示されている。図６３は、特許文献１に記載されている位相ロックループを示す図である。この位相ロックループは、電圧制御発振器９１０、位相比較器９０４、ローパスフィルタ９０５、選択回路９０６により構成されている。更に、選択回路９０６には、発振の起動時に発振クロックを固定するための電位補償回路９３０が接続されている。また、電圧制御回路９１０に、温度補償回路９２０が接続されている。
【０００４】
電圧制御発振器９１０は、直列接続された奇数段のＣＭＯＳ（Complementary Metal Oxide Silicon）トランジスタ９１１の出力を入力側に帰還して発振を得るリングオシレータで構成され、各ＣＭＯＳトランジスタ９１１の接地側に接続されるＮチャンネル型ＭＯＳ（Metal Oxide Silicon）トランジスタ（以下「ＮＭＯＳトランジスタ」という。）９１２のゲートに発振制御用の電圧が与えられることにより発振クロックＯＣＫの周波数が決定される。位相比較器９０４は、電圧制御発振器９１０の発振クロックＯＣＫと、一定周期の基準クロックＲＣＫとの位相差を検波し、互いの位相差を示す検波出力ＰＤをローパスフィルタ９０５に入力する。ローパスフィルタ９０５は、発振クロックＯＣＫとの位相差を示す位相比較器９０４の出力ＰＤの高周波成分を除去し、第１の制御電圧ＶＣ１として選択回路９０６に入力する。第１の制御電圧ＶＣ１又は第２の制御電圧ＶＣ２が選択回路９０６から電圧制御発振器９１０の発振クロックＯＣＫの周波数を決定するＭＯＳトランジスタ９１２のゲートに与えられる。
【０００５】
また、各ＣＭＯＳトランジスタ９１１の電源側には、Ｐチャンネル型ＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」という。）９１３がそれぞれ接続され、ＰＭＯＳトランジスタ９１３のゲートに、温度の上昇に伴ってＰＭＯＳトランジスタ９１３をオンさせるような温度補償電圧ＶＴＣが印加される。この温度補償電圧ＶＴＣを発生する温度補償回路９２０は、電源接地間に直列に接続される抵抗９２１及びゲートがドレインに接続されるＮＭＯＳトランジスタ９２２と、抵抗９２１及びＮＭＯＳトランジスタ９２２の接続点の出力を受けるＣＭＯＳトランジスタ９２３と、ＣＭＯＳトランジスタ９２３の出力側に接続されてゲートがドレインに接続されるＰＭＯＳトランジスタ９２４とで構成され、ＣＭＯＳトランジスタ９２３の出力を温度補償電圧ＶＴＣとして電圧制御発振器９１０に供給している。したがって、温度上昇によりＭＯＳトランジスタ９２２の駆動能力が低下すると、ＭＯＳトランジスタ９２２での電圧降下が大きくなり、抵抗９２１とＭＯＳトランジスタ９２２との接続点の電位が上昇するため、ＣＭＯＳトランジスタ９２３のＰチャンネル側がオフしてＮチャンネル側がオンする方向に動作してＣＭＯＳトランジスタ９２３の出力である温度補償電圧ＶＴＣが引き上げられる。この温度補償電圧ＶＴＣの上昇により、電圧制御発振器９１０の各ＣＭＯＳトランジスタ９１１に接続されたＰＭＯＳトランジスタ９１３のオン抵抗が低くなるため、温度上昇によるＣＭＯＳトランジスタ９１１の駆動能力の低下が補償されて各ＣＭＯＳトランジスタ９１１の遅延量の増大が抑圧され、発振クロックＯＣＫの周波数の大幅な変動が防止される。
【０００６】
また、ＮＭＯＳトランジスタ９１２のゲートには、発振クロックＯＣＫと基準クロックＲＣＫとの位相差に応じて変動する第１の制御電圧ＶＣ１又は固定レベルの第２の制御電圧ＶＣ２の何れかが選択回路９０６から供給される。第１の制御電圧ＶＣ１については、電圧制御発振器９１０が出力する発振クロックＯＣＫと基準クロックＲＣＫとの位相差を検波する位相比較器９０４の比較出力ＰＤから得られ、選択回路９０６に入力される。一方、第２の制御電圧ＶＣ２は、電源電位の変動に拘らず一定レベルの出力を得られる電圧補償回路９３０から得られて選択回路９０６に入力される。一定レベルの第２の制御電圧ＶＣ２を発生する電位補償回路９３０は、電源側に接続されてゲートに電源電位が与えられるＮＭＯＳトランジスタ９３１と、接地側に直列に接続されてゲートがドレインに接続される２つのＮＭＯＳトランジスタ９３２，９３３とで構成され、ＮＭＯＳトランジスタ９３１とＮＭＯＳトランジスタ９３２との接続点の電位を第２の制御電圧ＶＣ２として出力する。このような電圧補償回路９３０によると、ＮＭＯＳトランジスタ９３２の電源側の電位が、接地電位に対して常にＮＭＯＳトランジスタ９３２，９３３の閾値分だけ高い電位を示すことになるため、ＮＭＯＳトランジスタ９３１，９３２の接続点から得られる第２の制御電圧ＶＣ２は、電源電位の変動に関係なく常に一定のレベルを保持する。
【０００７】
【特許文献１】特開平５−１３６６９３号公報（図１、段落０００３〜０００４，０００９〜００１１等）
【特許文献２】特開２００６−０７１５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の電圧制御発振器には、温度変化に対して発振周波数を安定化するために、遅延素子内に外部から調節可能な部位が二箇所存在するので、構成が複雑になっていた。また、その他にも、次のように幾つかの問題が存在する。
【０００９】
第一の問題点は、温度補償が十分でない点である。その理由は、特許文献１における温度補償回路の温度補償が、抵抗とダイオード接続されたトランジスタの温度依存性の違いのみを利用し、温度補償電圧を発生しているためである。この構成では、次の三つの原因により温度補償が不十分となる。
【００１０】
第一の原因は、抵抗とダイオード接続されたトランジスタとの電圧−電流特性が大きく異なる点である。特に、ダイオード接続されたトランジスタは、抵抗の代わりとしてしばしば利用されるが、電圧と電流の線形性が良くない。このため、これら二つの素子で決定される電圧は、温度起因の電流変化に対し線形性が悪い。
【００１１】
第二の原因は、抵抗とダイオード接続されたトランジスタとの温度依存性が電圧領域で異なる点である。抵抗の温度依存性は、電圧による変化が少ない。一方、トランジスタの温度依存性は、移動度の温度依存性と閾値の温度依存性の二つが大きな役割を果たし、それらの効果が温度に対し互いに逆であるため、電圧によって温度依存性が大きく異なる。このため、二つの素子の両端の電圧によって、温度に依存して生じる電圧変化が異なり、温度変化と電圧変化の対応が非線形となるとともに、場合によっては逆転し、制御が困難となる。
【００１２】
第三の原因は、抵抗とダイオード接続したトランジスタによる温度補償回路で発生される温度に対する電圧と、トランジスタから構成される電圧制御発振器内の温度変化による特性変化を補償する電圧との間には、正確な対応がない点である。すなわち、電圧制御発振器と温度補償回路とは異なる温度依存性を持っているため、温度補償の効果が十分でない。これらの三つの原因により、特許文献１の技術では温度補償が十分でなくなっている。
【００１３】
第二の問題点は、性能の経時変化が大きい点である。この原因は、遅延素子の電源側と接地側との両側に制御が異なるバイアス（電圧）を印加する必要がある点である。すなわち、電源側には温度補償回路からのバイアスが印加され、接地側には電位補償回路からのバイアスが印加される。この構成では、電源側と接地側が全く異なる制御を受けることになる。そのため、電源側でバイアスを受けるトランジスタ（図６３の９１３）と接地側でバイアスを受けるトランジスタ（図６３の９１２）は、大きく異なるバイアス状態で使用される。その結果、電源側と接地側でトランジスタの劣化の様子が大きく異なり、どちらか一方のトランジスタのバイアスによる劣化が電圧制御発振器の性能を変化させるとともに長期信頼性を大きく左右する。このように、性能の経時変化が大きくなっている。
【００１４】
第三の問題点は、第二の問題点と同様、電位補償回路による周波数を調整する機能と温度補償回路による温度を補償する機能が、遅延素子の異なる部位に作用する点に起因する。すなわち、この特許文献１の技術を適用するには、外部から調節可能な部位が、遅延素子内に二箇所以上、必要である。この結果、遅延素子内に外部から調節可能な部位を一箇所しか持たない構成に対しては、上記技術を適用できない。
【００１５】
また、遅延素子内に外部から調節可能な部位が二箇所存在する場合において、前記第二の問題である経時変化を回避するために、調節可能な部位の双方を同様に制御する構成とした場合、調節可能な部位が一箇所しかないのと同じとなってしまい、上記技術を適用できない。つまり、電源側と接地側のそれぞれにバイアスを受けるトランジスタを設け、双方のトランジスタが同様に変化するバイアスをそれぞれに印加し同時に制御される構成とした場合、実質的に使用できるバイアスが１種類となるので、特許文献１の技術は適用できない。更には、遅延素子内に外部から調節可能な部位が二箇所存在する場合において、この調節可能な部位が二つとも使用されてしまうために他の調節機構を追加することができない。このため、非常に限定された範囲でしか使用できないという問題が存在する。
【００１６】
第４の問題点は、構成の汎用性がない点である。すなわち、遅延素子がインバータとそのインバータに追加されたトランジスタとによる構成に限定されており、他の構成を使用することができない。
【００１７】
そこで、本発明の目的は、温度が変化しても中心発振周波数が安定している電圧制御発振器等を、簡単な構成で提供することにある。例えば、温度補償水晶振動子等の外部素子を用いなくても温度補償が可能な電圧制御発振器等を簡単な構成で提供することにある。
【００１８】
なお、本発明の他の目的は、遅延素子の一箇所の部位に作用することで、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することである。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することである。本発明の他の目的は、様々な構成の遅延素子において、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することである。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することである。本発明の他の目的は、温度特性が補償された機能回路部と表示部を一体に形成した表示装置を提供することにある。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することにある。本発明の他の目的は、消費電力が低い表示装置を提供することにある。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明に係る遅延素子は、入力信号に一定の遅延量を加えて出力信号とする遅延発生部と、前記遅延量を制御する遅延制御部とを備えたものである。そして、前記遅延制御部は、前記遅延量を調節する第一の制御信号を出力する遅延調節回路と、温度による特性変化を補償する第二の制御信号を出力する温度補償回路とを有し、前記第一の制御信号と前記第二の制御信号とを合成して得た第三の制御信号を前記遅延発生部へ出力することにより前記遅延量を制御する、ことを特徴とする。
【００２０】
本発明に係る可変遅延線は、本発明に係る遅延素子が複数直列に接続されて成る、ことを特徴とする。
【００２１】
本発明に係る電圧制御発振器は、前記複数の遅延素子のうちいずれか一つの遅延素子の出力端子が当該遅延素子よりも前段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた本発明に係る可変遅延線から成る、ことを特徴とする。
【００２２】
本発明に係る表示装置は、本発明に係る電圧制御発振器と、この電圧制御発振器を含む機能回路部と、を備えたことを特徴とする。
【００２３】
本発明に係るシステムは、本発明に係る表示装置を構成モジュールの一つとして含む、ことを特徴とするシステム。
【発明の効果】
【００２４】
本発明によれば、遅延調節回路からの制御信号と温度補償回路からの制御信号とを合成して遅延発生部へ出力することにより、遅延制御部と遅延発生部との接続部分を簡素化できるので、温度が変化しても中心発振周波数が安定している電圧制御発振器等を、簡単な構成で提供できる。
【発明を実施するための最良の形態】
【００２５】
（第一実施形態）
図１は本発明の第一実施形態に係る遅延素子を示すブロック図であり、図１［１］は遅延素子の概要を示し、図１［２］は遅延素子の詳細を示す。以下、この図面に基づき説明する。
【００２６】
本実施形態の遅延素子１０は、入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部１２とを備えている。遅延制御部１２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部１２は、遅延調節回路１３と温度補償回路１４とを直列に接続することにより、制御信号Ｓ３を得ている。なお、制御信号Ｓ０は、所望の遅延量τｄに対応し、図示しない他の回路から遅延調節回路１３へ出力される。
【００２７】
つまり、遅延を制御する遅延制御部１２は、遅延調節回路１３と温度補償回路１４とが直列に接続された構成になっている。図１［１］に示すように、遅延素子１０は、図の左側からの入力信号Ｖｉと右側の出力信号Ｖｏとの間に、一定の遅延量τｄを発生させる。図１［２］を参照すると、遅延素子１０は、遅延発生部１１に加えて、遅延調節回路１３及び温度補償回路１４とから成る遅延制御部１２を有する。遅延調節回路１３と温度補償回路１４とは互いに直列に接続される。図１［２］では、制御信号Ｓ３が遅延調節回路１３から遅延発生部１１へ出力されている。しかし、制御信号Ｓ３は、温度補償回路１４から出力するようにしてもよいし、遅延調節回路１３と温度補償回路１４との接続部から出力するようにしてもよい。
【００２８】
遅延調節回路１３と温度補償回路１４とを直列に接続することにより、互いの機能を合成することが可能となる。すなわち、遅延量τｄを調節する機能と、温度特性を補償する機能とを、合成した制御信号Ｓ３を生成することができる。
【００２９】
特に、遅延調節回路１３と温度補償回路１４を構成する主要部が電圧−電流変換素子である場合、電圧で調節が可能な遅延素子１０を構成することができる。電圧−電流変換素子は、入力した電圧に応じた電流を出力する。本実施形態では、遅延調節回路１３と温度補償回路１４が直列に接続されるため、各電圧−電流変換素子の一方が他方の影響を受け合うので、各電圧−電流変換素子から出力される電流が変化する。例えば、遅延調節回路１３内の電圧−電流変換素子の印加電圧が一定の状態で、温度補償回路１４内の電圧−電流変換素子の印加電圧が変化した場合、温度補償回路１４内の電圧−電流変換素子から出力される電流が変化するとともに、直列に接続された遅延調節回路１３内の電圧−電流変換素子から出力される電流も変化する。このようにして、遅延調節回路１３と温度補償回路１４との効果を合成することが可能となる。そして、その合成された効果、ここでは、電圧−電流変換素子からの出力電流は、制御信号Ｓ３として直接又は間接的に遅延発生部１１に加えられ、遅延量τｄが調節される。
【００３０】
例えば、遅延調節回路１３と温度補償回路１４との主要部を電圧−電流変換素子とし、出力される電流を電流−電圧変換し電圧バイアスとして遅延発生部１１に印加することが可能である。この構成を実現する遅延制御部１２の一例を、図２に示す。
【００３１】
図２は、本実施形態における遅延制御部の第一例を示す回路図である。以下、図１及び図２に基づき説明する。
【００３２】
遅延制御部１２は、遅延調節回路１３及び温度補償回路１４を有する。本例では、電圧−電流変換素子をＮＭＯＳトランジスタで構成している。遅延調節回路１３は、電圧−電流変換素子としてＮＭＯＳトランジスタ２ｆを含む回路１３’と、カレントミラー回路１３''とを有する。温度補償回路１４は、電圧−電流変換素子としてＮＭＯＳトランジスタ２ｇを含む。これらのＮＭＯＳトランジスタ２ｆ，２ｇは、直列に接続され、ここから出力される電流は、ＰＭＯＳトランジスタ１ｆ，１ｇで構成されるカレントミラー回路１３''に入力される。このカレントミラー回路１３''では、ＮＭＯＳトランジスタ２ｆ，２ｇから生成される電流に基づく電流がＰＭＯＳトランジスタ１ｇを流れる。このとき、ＰＭＯＳトランジスタ１ｆ，１ｇのゲート電圧は、ＰＭＯＳトランジスタ１ｆとＮＭＯＳトランジスタ２ｆとの間の電圧である。この電圧は、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｆ，２ｇで決定される。すなわち、この接続により、電流−電圧変換が実行される。ＰＭＯＳトランジスタ１ｆ，１ｇのゲート電圧は、遅延発生部１１の制御用に制御信号Ｓ３として出力される。
【００３３】
また、ＰＭＯＳトランジスタ１ｇと直列に、本例の主要部以外の他の回路４０が接続されている。バイアスＢ１は、例えば制御信号Ｓ０に相当する。バイアスＢ２は、現在の温度に対応する信号であり、例えば温度補償回路１４内の図示しない温度センサから出力される。
【００３４】
本実施形態によれば、遅延発生部１１内に外部から調節可能な部位を一箇所しか持たない構成においても、遅延調節と温度補償を実現できる。一方、遅延発生部１１内に外部から調節可能な部位を複数持つ構成では、通常の遅延調節と温度補償に一箇所の調節可能部位を用いるだけで済むため、残りの調節可能な部位は遅延の微妙な調節に用いる等の別の用途での使用が可能となる。
【００３５】
本実施形態の遅延発生部１１としては、さまざまなものが利用可能である。以下、遅延発生部１１のいくつかの例を、図を用いて説明する。
【００３６】
図３は、本実施形態における遅延発生部の第一例を示す回路図である。以下、この図面に基づき説明する。以下、図１及び図３に基づき説明する。
【００３７】
本例の遅延発生部１１ａは、カレント・スターブド・インバータ（Current-Starved Inverter）と呼ばれる回路である。遅延発生部１１ａは、入力と出力との間に接続されたＰＭＯＳトランジスタ１ａ及びＮＭＯＳトランジスタ２ａがインバータ３を構成している。このインバータ３と高圧側電源（図ではＶｄｄである。）及び低圧側電源（図ではグランドである。グランド以外の電位でも良い。）との間に、それぞれＰＭＯＳトランジスタ１ｂ及びＮＭＯＳトランジスタ２ｂが接続される。換言すると、ＰＭＯＳトランジスタ１ｂは、ＰＭＯＳトランジスタ１ａと高圧側電源との間に接続され、ＮＭＯＳトランジスタ２ｂはＮＭＯＳトランジスタ２ａと低圧側電源との間に接続される。
【００３８】
ＰＭＯＳトランジスタ１ｂのゲート電極にはバイアスＢ１１が印加され、ＮＭＯＳトランジスタ２ｂのゲート電極にはバイアスＢ１２が印加される。これらのバイアスＢ１１，Ｂ１２を調整することによって、ＰＭＯＳトランジスタ１ｂ及びＮＭＯＳトランジスタ２ｂのドレイン−ソース間抵抗が調節され、ＰＭＯＳトランジスタ１ａ及びＮＭＯＳトランジスタ２ａに流れる電流も変化する。この結果、バイアスＢ１１，Ｂ１２によって、遅延発生部１１ａの遅延量を調節することができる。すなわち、バイアスＢ１１，Ｂ１２の両方又は片方によって、ドレイン−ソース間抵抗を大きくすると、インバータ３に流れる電流が減少し、遅延発生部１１ａの遅延量τｄが増大する。逆に、ドレイン−ソース間抵抗を小さくすると、インバータ３に流れる電流が増大し、遅延発生部１１の遅延量τｄが減少する。
【００３９】
本実施形態では、遅延調節回路１３と温度補償回路１４との直列接続によって生じる調節バイアスすなわち制御信号Ｓ３を、バイアスＢ１１又はバイアスＢ１２に入力する。これにより、遅延調節と温度補償が可能となる。なお、カレント・スターブド・インバータ単体は、ＰＭＯＳトランジスタ１ｂ又はＮＭＯＳトランジスタ２ｂのどちらか一方が存在していればよい。すなわち、３つのトランジスタで構成することも可能である。
【００４０】
図４は、本実施形態における遅延発生部の第二例を示す回路図である。以下、この図面に基づき説明する。以下、図４を中心に説明する。
【００４１】
本例の遅延発生部１１ｂは、カレント・スターブド・インバータに付加容量４ａを追加している。すなわち、遅延発生部１１ｂは、図３の遅延発生部１１ａの出力部分に付加容量４ａを追加した形となっている。付加容量４ａの付加によって、容量への充放電電流が増大するため、遅延量τｄは増大する。遅延発生部１１ｂによれば、図３の遅延発生部１１ａに比べて、遅延時間が長い遅延素子を構成することができる。すなわち、遅延発生部１１ｂを用いて電圧制御発振器を構成した場合、図３の遅延発生部１１ａを用いた場合に比べて、発振周波数が低い電圧制御発振器を構成することができる。また、発振周波数の基準値の制御を付加容量４ａの容量値によって制御できる。
【００４２】
図５は、本実施形態における遅延発生部の第三例を示す回路図である。図６は、図５の遅延発生部のミラー効果を示す回路図である。以下、図５及び図６を中心に説明する。
【００４３】
本例の遅延発生部１１ｃは、カレント・スターブド・インバータに付加容量４ｂを追加している。すなわち、遅延発生部１１ｃは、図３の遅延発生部１１ａの入力と出力と間に付加容量４ｂを追加した形となっている。遅延発生部１１ｃが図４の遅延発生部１１ｂと大きく異なる点は、付加容量４ｂがミラー容量化されている点である。
【００４４】
図６は、そのミラー効果を説明するために、付加容量４ｂをミラー容量で表記したものである。付加容量４ｂの代替のミラー容量として、入力と低圧側電源との間の入力ミラー容量４ｃが接続され、出力と低圧側電源との間の出力ミラー容量４ｄが接続される。ここで、図４の付加容量４ａの容量値をＣとし、付加容量４ｂの容量値も同じくＣとし、インバータ３のゲインをＡとする。この場合、入力ミラー容量４ｃの容量値は（１＋｜Ａ｜）・Ｃとなり、出力ミラー容量４ｄの容量値は（１＋１／｜Ａ｜）・Ｃとなり、ともに元の容量値Ｃより大きい。
【００４５】
ゲインＡは、カレント・スターブド・インバータ内の各トランジスタの相互コンダクタンス及びドレインコンダクタンスで決定される。これらのコンダクタンスは、電圧条件によって変化する。特に、容量に充電される状態では、相互コンダクタンスが大きいことにより、ゲイン｜Ａ｜が１０程度の値となるので、入力ミラー容量４ｃが極めて大きくなる。ドレインコンダクタンスが大きくなる動作条件では、ゲイン｜Ａ｜が極めて小さくなるので、出力ミラー容量４ｄが極めて大きくなる。このように、電圧条件によって各ミラー容量の容量値が変化するが、両方の容量値を合わせると（２＋｜Ａ｜＋１／｜Ａ｜）・Ｃとなる。この容量値は、図４の付加容量４ａよりも必ず２倍以上となる。なお、入力ミラー容量４ｃは前の段の出力容量として付加されるため、ある一段に着目した場合、入力ミラー容量４ｃと出力ミラー容量４ｄとの合計容量が出力への付加容量となる。
【００４６】
この結果、図４の付加容量４ａと同じ容量値を実現する場合、本例では二分の一以下の付加容量４ｂを設ければよいので、レイアウト面積を大きく縮小できる。このように、本例の遅延発生部１１ｃは、図４の遅延発生部１１ｂに比べて、レイアウト面積の点で有利である。また、本例の遅延発生部１１ｃによれば、図４の遅延発生部１１ｂと同様、図３の遅延発生部１１ａに比べて遅延時間が長い遅延素子を構成することができる。すなわち、遅延発生部１１ｃを用いて電圧制御発振器を構成した場合、図３の遅延発生部１１ａを用いた場合に比べて、発振周波数が低い電圧制御発振器を構成することができる。また、発振周波数の基準値の制御を、付加容量４ｂの容量値によって制御できる。
【００４７】
図７は、本実施形態における遅延発生部の第四例を示す回路図である。以下、図７を中心に説明する。
【００４８】
本例の遅延発生部１１ｄは、トランジスタのソースとドレインを短絡したトランジスタ容量５ｂを付加容量として用いたインバータである。この構成では、ＰＭＯＳトランジスタ１ａとＮＭＯＳトランジスタ２ａとからなるインバータ３の出力に、調節用トランジスタ５ａのドレインが接続され、その調節用トランジスタ５ａのソースと低圧側電源との間にトランジスタ容量５ｂが接続されている。トランジスタ容量５ｂのゲートが調節用トランジスタ５ａのソースに接続され、トランジスタ容量５ａのソースとドレインは短絡され低圧側電源に接続される。
【００４９】
この遅延発生部１１ｄでは、調節用トランジスタ５ａのゲートに印加するバイアスＢ３０で調節用トランジスタ５ａのドレイン−ソース抵抗を調節する。これにより、調節用トランジスタ５ａのドレイン−ソース抵抗の抵抗値とトランジスタ容量５ｂの容量値とで決まる時定数が変化する。このように、バイアスＢ３０により調節用トランジスタ５ａによる付加抵抗値とトランジスタ容量５ｂによる付加容量値との積から成る時定数を調節でき、遅延素子１０全体の遅延量τｄも調節できる。なお、調節用トランジスタ５ａとトランジスタ容量５ｂとはＰＭＯＳトランジスタで形成してもよく、その場合、トランジスタ容量５ｂのドレインとソースは高圧側電源に接続される。
【００５０】
遅延発生部１１ｄによれば、図４の遅延発生部１１ｂや図５の遅延発生部１１ｃと異なり、容量を専用の素子として構成する必要が無い。そのため、トランジスタのみを素子として考慮することによって、基本的な設計及び作製を全て行うことができる。したがって、プロセス開発及び作製が容易である。
【００５１】
図８は、本実施形態における遅延発生部の第五例を示す回路図である。以下、図８を中心に説明する。
【００５２】
本例の遅延発生部１１ｅは、差動入力による素子であり、例えば、差動入力対と抵抗性の負荷と電流源とから構成される。ＮＭＯＳトランジスタ２ｃ，２ｄは、互いのソースが接続され、差動入力対を構成している。ＮＭＯＳトランジスタ２ｃ，２ｄのドレインには、各々ＰＭＯＳトランジスタ１ｃ，１ｄが接続されている。これらのＰＭＯＳトランジスタ１ｃ，１ｄは、線形領域（三極管領域）で動作させることにより、抵抗性負荷として使用される。また、ＮＭＯＳトランジスタ２ｅは電流源の役割を果たす。
【００５３】
遅延発生部１１ｅの二つの入力端子にプラス入力及びマイナス入力が入力されると、二つの出力端子にプラス出力及びマイナス出力が出力される。遅延発生部１１ｅでの遅延量τｄは、抵抗性負荷として使用されるＰＭＯＳトランジスタ１ｃ，１ｄへ印加するバイアスＢ１２、又は電流源として使用されるＮＭＯＳトランジスタ２ｅへ印加するバイアスＢ１１によって調節される。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えた構成としても良く、また、差動入力対を有する構成であれば、他の構成としてもよい。
【００５４】
遅延発生部１１ｅによれば、上記第一例から第四例までの構成と異なり、差動信号を利用するため、信号の振幅が小さくなる。そのため、消費電力を小さくすることができる。また、差動信号を利用するため、グランド等の電源線と信号線との間のノイズの影響が少なくなり、ノイズによる遅延時間の変化を抑止することができる。そのため、遅延発生部１１ｅを利用した電圧制御発振器は、発振周波数の安定性が高い。
【００５５】
図９は、本実施形態における遅延発生部の第六例を示す回路図である。以下、図９を中心に説明する。
【００５６】
本例の遅延発生部１１ｆは、二つのトランジスタから構成される素子である。すなわち、遅延発生部１１ｆは、例えば、信号伝達線の間に挿入されるＰＭＯＳトランジスタ１ａと、信号伝達線と低圧側電源との間に挿入されるＮＭＯＳトランジスタ２ａとから成る。各々のトランジスタのゲートに印加するバイアス（バイアスＢ１１及びバイアスＢ１２）を調節することにより、遅延量τｄを制御することが可能である。
【００５７】
低圧側電源と高圧側電源との間の振幅分変化する信号を遅延発生部１１ｆに入力したとき、遅延発生部１１ｆの出力は低圧側電源と高圧側電源との間の振幅より小さくなることがある。この場合は、出力に続いて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成されるインバータ等を接続し、振幅が低圧側電源と高圧側電源との間の振幅まで回復するようにしてもよい。なお、他の構成として、信号伝達線の間に挿入されるＮＭＯＳトランジスタと信号伝達線と高圧側電源との間に挿入されるＰＭＯＳトランジスタとから構成しても良い。
【００５８】
遅延発生部１１ｆによれば、上記第一例から第五例までの構成に比べて、使用する素子数が極めて少ない遅延素子を実現できる。したがって、レイアウト面積の縮小が可能であり、更には、素子数減少による作製不良の減少により低コスト化が可能である。
【００５９】
（第二実施形態）
図１０は本発明の第二実施形態に係る遅延素子を示すブロック図であり、図１０［１］は遅延素子の概要を示し、図１０［２］は遅延素子の詳細を示す。以下、この図面に基づき説明する。
【００６０】
本実施形態の遅延素子２０は、入力信号Ｖｉに遅延量τｄを加えて出力信号Ｖｏとする遅延発生部１１と、遅延τｄを制御する遅延制御部２２とを備えている。遅延制御部２２は、遅延量τｄを調節する第一の制御信号としての制御信号Ｓ１を出力する遅延調節回路１３と、温度による特性変化を補償する第二の制御信号としての制御信号Ｓ２を出力する温度補償回路１４とを有し、制御信号Ｓ１と制御信号Ｓ２とを合成して得た第三の制御信号としての制御信号Ｓ３を遅延発生部１１へ出力することにより遅延量τｄを制御する。遅延制御部２２は、遅延調節回路１３と温度補償回路１４とを合成回路２３を介して並列に接続することにより、制御信号Ｓ３を得ている。なお、制御信号Ｓ０は、所望の遅延量τｄに対応し、図示しない他の回路から遅延調節回路１３へ出力される。
【００６１】
遅延発生部１１、遅延調節回路１３及び温度補償回路１４は、第一実施形態と同様の構成である。したがって、本実施形態でも、図３乃至図９に例示した構成を、遅延発生部１１として使うことができる。
【００６２】
つまり、遅延を制御する遅延制御部２２は、遅延調節回路１３と温度補償回路１４とを並列の関係に合成回路２３に接続することによって構成される。以下に、詳しく説明する。
【００６３】
本実施形態の遅延素子２０は、図１の遅延素子１０と同様の遅延発生部１１に加えて、遅延調節回路１３及び温度補償回路１４を含む遅延制御部２２と、合成回路２３とから成る。遅延調節回路１３と温度補償回路１４とは、互いに並列の関係に配置され、合成回路２３に接続される。合成回路２３から、遅延発生部１１へ遅延制御信号としての制御信号Ｓ３が出力される。
【００６４】
遅延調節回路１３と温度補償回路１４とを並列に配置し、これらを合成回路２３に接続することにより、互いの機能を合成することが可能となる。すなわち、遅延を調節する機能と、温度特性を補償する機能とを、合成した制御信号Ｓ３を生成することができる。
【００６５】
特に、遅延調節回路１３及び温度補償回路１４を構成する主要部が電圧−電流変換素子の場合、電圧で調節が可能な遅延素子２０を構成することができる。電圧−電流変換素子は、入力した電圧に応じた電流を出力する。本実施形態では、遅延調節回路１３と温度補償回路１４とが並列に合成回路２３に接続されるため、一方の電圧−電流変換素子が他方の電圧−電流変換素子の影響を受けることなく電流を出力し、これらの電流が合成回路２３で合成される。
【００６６】
例えば、遅延調節回路１３内の電圧−電流変換素子への印加電圧が一定の状態で、温度補償回路１４内の電圧−電流変換素子への印加電圧が変化した場合、温度補償回路１４内の電圧−電流変換素子から出力される電流が変化するが、並列に接続された遅延調節回路１３内の電圧−電流変換素子から出力される電流は変化せず、これらの二つの電流が合成回路２３で合成される。このようにして、遅延調節回路１３及び温度補償回路１４の効果を合成することが可能となる。その合成された効果、ここでは、電圧−電流変換素子からの出力電流は、制御信号Ｓ３として直接又は間接的に遅延発生部１１に加えられ、遅延素子２０の遅延量τｄが調節される。
【００６７】
例えば、遅延調節回路１３及び温度補償回路１４を構成する主要部が電圧−電流変換素子を含み、合成回路２３から出力される電流を電流−電圧変換し電圧バイアスとして遅延発生部１１に印加することが可能である。そのような構成の遅延制御部２２及び合成回路２３の一例を次の図１１に示す。
【００６８】
図１１は、本実施形態における遅延制御部及び合成回路の第一例を示す回路図である。以下、図１０及び図１１に基づき説明する。
【００６９】
遅延制御部２２は、遅延調節回路１３及び温度補償回路１４を有する。合成回路２３は、合成部２３’及び抵抗２３''を有する。これらは極めて簡単な回路構成の例である。本例では、遅延調節回路１３及び温度補償回路１４がそれぞれＮＭＯＳトランジスタ２ｈ，２ｉを含んでいる。また、合成部２３’は、Ｔ字型に結線された配線で構成されている。更に、抵抗２３''は、電流―電圧変換部を構成している。
【００７０】
本例の構成によれば、遅延調節回路１３の出力電流と温度補償回路１４の出力電流とが、結線による合成部２３’で合成される。そして、合成された電流が、電流−電圧変換の役目を果たす抵抗２３''を流れることにより、抵抗２３''から出力される電圧が変化する。これにより、遅延調節回路１３及び温度補償回路１４で制御された電圧すなわち制御電圧Ｓ３を得ることが可能となる。制御電圧Ｓ３は、他の回路２４などへ出力される。
【００７１】
抵抗２３''の代わりに、ダイオード接続されたトランジスタやＯＰアンプ等に変更することも可能である。特に、合成された電流値が低電流の場合は、ＯＰアンプを利用することが望まれる。
【００７２】
（第三実施形態）
図１２は、本発明の第三実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
【００７３】
本実施形態の可変遅延アレイ３０は、第一実施形態の遅延素子１０が複数直列に接続されて成る。遅延素子１０の代わりに、第二実施形態の遅延素子２０（図１０）を用いてもよい。なお、可変遅延アレイは、可変遅延線とも呼ばれる。すなわち、本発明の第三実施形態は、遅延素子１０を複数直列に接続した可変遅延アレイ３０である。出力側に二つ接続されたインバータ３１は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。各遅延素子１０には、全て同じ制御バイアス（すなわち図１における制御信号Ｓ０）を印加しているが、個別に制御バイアスを印加しても良い。また、制御バイアスとして、図では一つのみを記載しているが、図１における遅延調節回路１３及び温度補償回路１４に別々にバイアスを加えても良い。
【００７４】
可変遅延アレイ３０は、遅延が電圧で制御される場合、電圧制御型遅延線と呼ばれることもある。制御する電圧を変えることにより、入力信号に対する出力信号の遅延量を変えることが可能である。直列に接続した複数の遅延素子１０間からも出力を取り出す場合、遅延量が異なる複数の出力を得ることができる。これらの遅延量が異なる複数の出力は、制御する電圧を変えることにより、一度に遅延量を変えることができる。例えば、ある制御電圧での遅延素子１０による遅延量がＹの場合、遅延素子１０が二つ接続された後の出力は２Ｙであり、遅延素子１０が四つ接続された後の出力は４Ｙである。制御電圧を変えることで遅延素子１０の遅延量がＹ＋ΔＹとなった場合、遅延素子１０が二つ接続された後の出力は２×（Ｙ＋ΔＹ）となり、遅延素子１０が四つ接続された後の出力は４×（Ｙ＋ΔＹ）となる。
【００７５】
（第四実施形態）
図１３は、本発明の第四実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
【００７６】
本実施形態の可変遅延アレイ３２は、第一実施形態の遅延素子１０が複数直列に接続されて成る。ただし、各遅延素子１０は、各遅延素子１０間で共有化された一つの遅延制御部１２を備えている。遅延制御部１２は、各遅延素子１０に具備された各遅延発生部１１へ制御信号Ｓ３を出力することにより各遅延量を制御する。すなわち、本発明の第四実施形態は、遅延を制御可能な遅延発生部１１を複数直列に接続し、かつ、遅延制御部１２が遅延調節回路１３と温度補償回路１４とを直列に接続することによって構成された可変遅延アレイ３２である。
【００７７】
図１２の第三実施形態と同様に、出力側に二つ接続したインバータ３１は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を直列接続した回路から、全ての遅延発生部１１に印加される。換言すると、本実施形態は、第一実施形態における遅延発生部１１のみが複数直列に接続され、遅延調節回路１３及び温度補償回路１４は全ての遅延発生部１１に対し共通のものを利用する構成となっている。
【００７８】
（第五実施形態）
図１４は、本発明の第五実施形態に係る可変遅延アレイを示すブロック図である。以下、この図面に基づき説明する。
【００７９】
本実施形態の可変遅延アレイ３３は、第二実施形態の遅延素子２０が複数直列に接続されて成る。ただし、各遅延素子２０は、各遅延素子２０間で共有化された一つの遅延制御部２２を備えている。遅延制御部２２は、各遅延素子２０に具備された各遅延発生部１１へ合成回路２３を介して制御信号Ｓ３を出力することにより各遅延量を制御する。すなわち、本発明の第五実施形態は、第四実施形態と異なり、遅延を制御する遅延制御部２２が遅延調節回路１３と温度補償回路１４とを並列に合成回路２３に接続することによって構成された可変遅延アレイ３３である。
【００８０】
図１２の第三実施形態と同様に、出力側に二つ接続したインバータ３１は、波形の立ち上がり及び立ち下りを整形するために用いているものであり、必ずしも必要ではない。制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を並列に接続した合成回路２３から、全ての遅延発生部１１に印加される。換言すると、本実施形態は、第二実施形態の遅延発生部１１のみが複数直列接続され、遅延調節回路１３、温度補償回路１４及び合成回路２３は全ての遅延発生部１１に対し共通のものを利用する構成となっている。
【００８１】
（第六実施形態）
図１５は、本発明の第六実施形態に係る電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）を示すブロック図である。図１６は、本発明の第六実施形態に関連する発振器を示すブロック図である。以下、これらの図面に基づき説明する。
【００８２】
本実施形態の電圧制御発振器３５は、複数の遅延素子１０のうちいずれか一つの遅延素子１０の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第三実施形態の可変遅延アレイ３０から成る。本実施形態では、複数の遅延素子１０のうち最終段の遅延素子１０の出力端子を初段の遅延素子１０の入力端子に接続している。第一実施形態の遅延素子１０の代わりに、第二実施形態の遅延素子２０を用いてもよい。
【００８３】
換言すると、本発明の第六実施形態は、遅延素子１０を複数直列に接続し、かつ、閉ループを構成した電圧制御発振器３５である。図１６に示すように、反転形遅延素子９５１を奇数個用いて閉ループを形成することにより発振器９５０が実現できる。この反転型遅延素子９５１の代わりに、遅延量を調節できる遅延素子１０を用いることにより、電圧制御型発振器３５を実現できる。
【００８４】
本実施形態では、遅延素子１０を三個直列に接続し、かつ、閉ループを構成している。制御バイアスは、外部から各々の遅延素子１０に供給されている。閉ループの構成に応じた周波数の信号を出力から取り出すことが可能である。出力信号の周波数は、制御バイアスによって変えることが可能である。
【００８５】
さて、本実施形態の閉ループ内の接続方法は、使用する遅延素子の構成、特に遅延素子内の遅延発生部の構成によって異なる。以下、幾つかの例について、図を参照して説明する。
【００８６】
まず、遅延発生部がインバータ等の反転素子を基本構成とする場合について説明する。すなわち、図３から図７のような遅延発生部を用いた場合である。ここでは、これらのインバータ回路を基本構成として含む遅延発生部を用いた電圧制御型遅延素子を電圧制御型反転素子と呼ぶ。図１７は、本発明の第六実施形態の第一例を示す回路図である。以下、この図面に基づき説明する。
【００８７】
本例の電圧制御発振器３５ａは、遅延素子１０として電圧制御型反転素子３６を用いて閉ループを構成している。電圧制御型反転素子３６は、遅延量を調節するためのバイアスを印加する端子を一つ備えるインバータとして表記している。電圧制御型反転素子３６による閉ループでは、電圧制御型反転素子３６（すなわち遅延発生部）を奇数個直列に接続し、その両端を接続することによって閉ループとする。奇数個接続された電圧制御型反転素子３６は、論理的な安定状態をとることができないため、回路の構成等に応じた周波数で発振する。
【００８８】
次に、遅延発生部が差動入力を有する場合について説明する。すなわち、図８のような遅延発生部を用いた場合である。図１８は、本発明の第六実施形態の第二例を示す回路図である。以下、この図面に基づき説明する。
【００８９】
本例の電圧制御発振器３５ｂは、遅延素子１０として差動入力型遅延素子３７を用いて閉ループを構成している。差動入力型遅延素子３７は、入力として反転（−）と非反転（＋）の二入力、出力として反転（−）と非反転（＋）の二出力を有する。また、差動入力型遅延素子３７は、遅延量を調節する遅延制御部を有する。本例では、差動入力型遅延素子３７を奇数個用いて閉ループを構成している。しかし、差動入力型遅延素子３７は反転と非反転の二つの端子を有するため、最終段の反転出力を初段の非反転入力に、最終段の非反転出力を初段の反転入力に、それぞれ接続することによって、素子数が偶数個でも発振動作を実現できる。なお、本例では、出力を取り出すために、遅延量の調節機能がない差動入力型遅延素子３７’を最終段に接続している。
【００９０】
最後に、遅延発生部が図９のように二つのトランジスタから成る場合について説明する。この場合、図１７及び図１８と比べると構成が若干複雑となる。図１９は、本発明の第六実施形態の第三例を示す回路図である。以下、この図面に基づき説明する。
【００９１】
本例の電圧制御発振器３５ｃは、図９と同様の二つのトランジスタから成る遅延発生部１１ｆを用いて閉ループを構成している。すなわち、本例の電圧制御発振器３５ｃは、二つのトランジスタから成る遅延発生部１１ｆを有する遅延素子を、二つ用いている。これらの遅延発生部１１ｆの後段に、インバータが三つずつ接続されている。これらの三つのインバータは、低い閾値のインバータ３８一つと、通常の閾値のインバータ３９二つとから成る。
【００９２】
低い閾値のインバータ３８を用いることにより、信号の立ち上がりのエッジがバイアスＢ１１やバイアスＢ１２に大きく依存することを防ぐことが可能となる。この後段の二つの通常の閾値のインバータ３９は、波形整形のため及び信号の極性を合わせるために用いられている。
【００９３】
このような遅延発生部１１ｆ及びインバータ３８，３９の構成を一単位とする。この単位を二つ用いて、電圧制御発振器３５ｃは構成される。第一の単位の出力を第二の単位に入力し、第二の単位の出力を第一の単位に入力する。これにより、立ち上がりと立下りの両方向で遅延量を調節可能な電圧制御発振器３５ｃを構成できる。すなわち、本例では、遅延素子単体が極めて簡単な構成となる。ただし、周辺部分に閾値の異なるインバータを配置する必要がある。
【００９４】
（第七実施形態）
図２０は、本発明の第七実施形態に係る電圧制御発振器を示すブロック図である。以下、この図面に基づき説明する。
【００９５】
本実施形態の電圧制御発振器４０は、複数の遅延素子１０のうちいずれか一つの遅延素子１０の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第四実施形態の可変遅延アレイ３２から成る。本実施形態では、複数の遅延素子１０のうち最終段の遅延素子１０の出力端子を初段の遅延素子１０の入力端子に接続している。
【００９６】
ただし、各遅延素子１０は、各遅延素子１０間で共有化された一つの遅延制御部１２を備えている。遅延制御部１２は、各遅延素子１０に具備された各遅延発生部１１へ制御信号Ｓ３を出力することにより各遅延量を制御する。
【００９７】
換言すると、本発明の第七実施形態は、遅延発生部１１を有しかつ外部からの制御により遅延を制御できる遅延素子１０を複数直列に接続し、かつ、これらを閉ループとした電圧制御発振器４０である。そして、電圧制御発振器４０は、外部から遅延を制御する遅延制御部１２が遅延調節回路１３と温度補償回路１４とを直列に接続することによって構成され、一つの制御部分から全ての遅延素子１１に制御信号Ｓ３を伝達することを特徴とする。
【００９８】
すなわち、複数の遅延発生部１１が直列に接続され、かつ閉ループを構成している。制御バイアスである制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を直列接続した回路から、全ての遅延発生部１１に印加される。このように、本実施形態は、第一実施形態における遅延発生部１１のみが複数直列接続されかつ閉ループを形成し、遅延調節回路１３及び温度補償回路１４として全ての遅延発生部１１に対し共通のものを利用する構成となっている。この構成によれば、全ての遅延発生部１１に対し、遅延調節回路１３と温度補償回路１４とを直列に接続した回路が作用する。
【００９９】
（第八実施形態）
図２１は、本発明の第七実施形態に係る電圧制御発振器を示すブロック図である。以下、この図面に基づき説明する。
【０１００】
本実施形態の電圧制御発振器４１は、複数の遅延素子２０のうちいずれか一つの遅延素子２０の出力端子が当該遅延素子よりも後段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた第五実施形態の可変遅延アレイ３３から成る。本実施形態では、複数の遅延素子２０のうち最終段の遅延素子２０の出力端子を初段の遅延素子２０の入力端子に接続している。
【０１０１】
ただし、各遅延素子２０は、各遅延素子２０間で共有化された一つの遅延制御部２２を備えている。遅延制御部２２は、各遅延素子２０に具備された各遅延発生部１１へ合成回路２３を介して制御信号Ｓ３を出力することにより各遅延量を制御する。
【０１０２】
換言すると、本発明の第八実施形態の電圧制御発振器４１は、第七実施形態の電圧制御発振器４０（図２０）と比べて、遅延調節回路１３と温度補償回路１４とを並列に合成回路２３に接続する点が異なる。本実施形態では、複数の遅延発生部１１が直列に接続され、かつ閉ループを形成している。制御バイアスである制御信号Ｓ３は、遅延調節回路１３及び温度補償回路１４を並列に接続した合成回路２３から、全ての遅延発生部１１に印加される。
【０１０３】
このように、本実施形態は、第二実施形態における遅延発生部１１のみが複数直列接続されかつ閉ループを形成し、遅延調節回路１３、温度補償回路１４及び合成回路２３として全ての遅延発生部１１に対し共通のものを利用する構成となっている。この構成によれば、全ての遅延発生部１１に対し、遅延調節回路１３と温度補償回路１４とを並列に接続した回路が作用する。
【０１０４】
上記各実施形態では、遅延素子１０，２０の代わりに遅延量補間型の遅延素子も使用可能である。図２２は、各実施形態における遅延素子の他の例を示す回路図である。以下、この図面に基づき説明する。
【０１０５】
本例の遅延量補間型の遅延素子２５は、複数の第一実施形態の遅延素子１０と加算器２６とを備えている。本例では、一つの遅延素子１０から成る遅延量が少ない経路２７と、二つの遅延素子１０から成る遅延量が多い経路２８と、の二つの遅延経路を構成する。この遅延量が異なる二つの経路の信号を、例えば加算器２６で合成し互いの遅延量を補間することによって、遅延量を細かく調節することができる。遅延素子１０の遅延量は外部の制御バイアスによって調節されるため、極めて広範囲にわたって細かく遅延量を調節することができる。なお、第一実施形態の遅延素子１０の代わりに、第二実施形態の遅延素子２０（図１０）を用いてもよい。
【０１０６】
（第九実施形態）
本発明の第九実施形態の電圧制御発振器は、上記各実施形態における遅延調節回路及び温度補償回路の少なくとも一方に含まれるトランジスタの一部又は全部が、マルチゲート型トランジスタによって構成される。すなわち、本実施形態では、複数のゲート電極を有するマルチゲート型トランジスタを用いる。マルチゲート型トランジスタは、回路的には複数のゲートを有する複数のトランジスタが直列に接続され、かつ、各々のゲートを接続した構造とほぼ等価となっている。マルチゲート型トランジスタを用いると、ソース・ドレイン電圧が大きくなった場合でも良好な特性を得ることができる。
【０１０７】
図２３は、シングルゲートトランジスタにおけるゲート電圧とドレイン電流との関係の一例を示すグラフである。図２４は、マルチゲート型トランジスタとしてのダブルゲートトランジスタにおけるゲート電圧とドレイン電流との関係の一例を示すグラフである。以下、これらの図面に基づき説明する。なお、図２３及び図２４ともにＰＭＯＳトランジスタの特性であり、また各々の図でドレイン電圧も変化させている。
【０１０８】
シングルゲートトランジスタでは、ドレイン電圧が増大するにつれ、ゲート電圧とドレイン電流とがなす曲線は大きく変形している。特にゲート電圧が−５Ｖから−１０Ｖの間では、同じゲート電圧に対するドレイン電流が一桁から二桁も変化している。また、屈曲状態も変化しているため、ドレイン電圧に対する特性の非線形性が増している。
【０１０９】
一方、ダブルゲートトランジスタとすることにより、この変化が収まり、同じ条件で一桁未満の範囲での変化となる。また、屈曲状態の変化も減少するため、ドレイン電圧に対する特性の非線形性が減り線形性が増す。このように、マルチゲート型トランジスタを用いることにより、ソース・ドレイン電圧が変化したときのドレイン電流の線形性がよく、電圧制御発振器自体の制御性も向上する。
【０１１０】
また、本発明の電圧制御発振器のバイアス印加部と閉ループ回路を接続する回路の一部又は全部を、マルチゲートトランジスタとすることもできる。バイアス印加部と閉ループ回路とを接続する回路にマルチゲートトランジスタを利用することにより、当該接続する回路の線形性が向上すると、電圧制御発振器全体の線形性が向上する。特に、当該接続する回路で電圧と電流を相互に変換する回路がマルチゲートトランジスタであると、良好な特性が得られる。
【０１１１】
（第十実施形態）
本発明の第十実施形態の電圧制御発振器は、上記各実施形態において遅延調節回路及び温度補償回路の少なくとも一方に含まれるトランジスタの一部又は全部が、二つのトランジスタで構成された対称性負荷と呼ばれる構成となっている。対称性負荷とは、二つのトランジスタのソース同士及びドレイン同士をそれぞれ接続して並列構成とし、一方のトランジスタをダイオード接続にした構成であり、Ｍａｎｅａｔｉｓ抵抗とも呼ばれる。
【０１１２】
図２５は、二つのトランジスタで構成された対称性負荷の一例を示す回路図である。以下、この図面に基づき説明する。
【０１１３】
本例における対称性負荷４５では、二つのＰＭＯＳトランジスタ１ａ，１ｂのソース同士及びドレイン同士をそれぞれ接続して並列構成とし、ＰＭＯＳトランジスタ１ａをダイオード接続にした構成である。これにより、ＰＭＯＳトランジスタ１ｂ側に印加される抵抗制御バイアスを変化させると、ソース・ドレイン間の抵抗値が抵抗制御バイアスに対しほぼ線形に変化する線形性の高い特性となり、線形抵抗に近い特性が得られる。このような対称性負荷４５を用いることにより、遅延調節バイアスや温度補償バイアスに対しほぼ線形に変化する抵抗を使用することになるので、制御の精度が向上し、線形性の高い特性が得られる。
【０１１４】
（第十一実施形態）
本発明の第十一実施形態の電圧制御発振器は、上記各実施形態において遅延調節回路と温度補償回路を直列に接続し、一つの制御部分から全ての遅延素子に制御信号を伝達することを特徴とする第七実施形態において、前記制御部分に含まれるトランジスタの一部又は全部が、二つのトランジスタから成る対称性負荷と呼ばれる構成となっている。
【０１１５】
第十一実施形態では、制御部分又は合成回路に対称性負荷を用いるために、遅延素子による閉ループに伝達される信号の線形性が向上し、発振周波数の線形性が向上する。すなわち、バイアス印加部と閉ループ回路とを接続する回路の一部又は全部は、ダイオード接続されたトランジスタとトランジスタとをソースとドレインを共通にして並列接続された構成とするために、良好な特性が得られる。
【０１１６】
（第十二実施形態）
本発明の第十二実施形態の電圧制御発振器は、遅延調節回路と温度補償回路とを並列に合成回路に接続する第八実施形態において、前記合成回路に含まれるトランジスタの一部又は全部が、二つのトランジスタから成る対称性負荷と呼ばれる構成となっている。
【０１１７】
第十二実施形態では、制御部分又は合成回路に対称性負荷を用いるために、遅延素子による閉ループに伝達される信号の線形性が向上し、発振周波数の線形性が向上する。すなわち、バイアス印加部と閉ループ回路とを接続する回路の一部又は全部は、ダイオード接続されたトランジスタとトランジスタとをソースとドレインを共通にして並列接続された構成とするために、良好な特性が得られる。
【０１１８】
（第十三実施形態）
本発明の第十三実施形態は、上記第六乃至第十二実施形態のいずれかの電圧制御発振器であって、アナログ信号によって制御される電圧制御発振器である。
【０１１９】
（第十四実施形態）
本発明の第十四実施形態は、上記第六乃至第十二実施形態のいずれかの電圧制御発振器であって、ディジタル信号によって制御される電圧制御発振器である。
【０１２０】
（第十五実施形態）
本発明の第十五実施形態は、上記第一乃至第十四実施形態のいずれかを用いた温度特性が補償された機能回路部と、表示部と、を一体に形成した表示装置である。温度特性が補償された機能回路部には、第一乃至第十四実施形態のいずれかによる電圧制御発振器、可変遅延線、遅延素子等が含まれる。上記以外の温度特性が補償された機能回路を含んでも良い。このような温度特性が補償された機能回路部と表示部とを一体に形成することにより、温度特性が補償された表示装置を実現することができる。すなわち、機能回路部の温度特性が補償され、また、必要に応じて、その機能回路部により、表示部の温度特性を補償することができる。
【０１２１】
このような表示装置は、極めて広い温度範囲において良好に動作する。温度センサは、表示部や機能回路部と一体に形成しても良いし、外部に設けても良い。特に、一体に設ける場合、温度センサと温度センサの出力から温度補償バイアスを出力する回路部自体とが、温度変化に強い特性であることが望まれる。又は、温度センサと温度センサの出力から温度補償バイアスを出力する回路内の構成素子との温度変化による特性変化が、自動的に温度補償バイアスを与えるような構成としても良い。
【０１２２】
従来、機能回路部と表示部とが一体に形成された表示装置では、各種の機能回路部が動作不十分になったり動作不良になったりすることがあった。この原因の一つは、各種の機能回路部の温度が変化することに起因する。すなわち、各種の機能回路が表示部と一体に形成されるために、表示部に近い温度変化にさらされたり、各種の機能回路自体の電力消費による発熱により温度が変化したりするためである。
【０１２３】
また、表示部と近い温度変化にさらされるということは、表示部は人の目に認識されるように配置されるため、外部の環境の温度に近い温度にさらされることを意味する。外部環境温度は、表示装置が動作保証している温度であり、ときには零下の温度であり、ときには６０度以上に及ぶ。一方で、表示部にはバックライトやフロントライトのような光源を有することが多いため、その光源の発熱による温度上昇にさらされることを意味する。光源による温度上昇は、表示装置の構成によるが、数度から数十度に及ぶ。
【０１２４】
このような温度変化に対する対策として、表示装置外部に設けた温度検出素子及び温度補償回路を用いた場合、検出される温度が機能回路部の温度と異なり、十分な温度補償が困難となっていた。本発明の第十五実施形態は、このような機能回路部と表示部とが一体に形成された表示装置の問題点を解決できる。
【０１２５】
本発明の第十六実施形態は、第十五実施形態の表示装置を構成モジュールの一つとして用いた各種装置及びシステムである。第十五実施形態の表示装置を用いることにより、各種装置及びシステムは温度変化があっても良好に動作する。そのため、苛酷な外部環境や、装置自体の温度上昇等でも、表示が乱れない装置・システムが実現できる。このようなシステムは、通常の動作で外部クロックを必要としない。外部クロックは、通常、外部に設けた水晶発振器から供給される。水晶発振器等の外部クロック素子を用いると、コスト増となるだけでなく、通常、外部クロック素子は、装置の内部回路の周波数より高い周波数で動作しており、クロック周波数を低減する回路を必要とする。このような回路の付加は、構造を複雑とすると共に、高周波数で動作する回路であるため消費電力の増大を招く。本実施形態では、外部クロックを必要としないため、コストが低減できると共に、消費電力を低減できる。更に、システムの校正時にのみ外部クロックを接続することにより、内部の発振周波数を外部クロックにより補正することが可能であり、長期にわたり安定したシステムを実現できる。このようなシステム校正時にのみ、外部クロックを利用する構成でも、通常の動作時は、従来に比べて、低消費電力を実現できる。
【０１２６】
以下、本発明の具体的な実施例を図面を参照して説明する。
【０１２７】
（実施例１）
図２６は、本発明の実施例１に係る電圧制御発振器を示す回路図である。図２７乃至図３０は、実施例１における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１２８】
本実施例は、本発明の第一実施形態（図１〜図９）、第６実施形態（図１５）、第９実施形態（図２４）等をより具体的に実施する例である。本実施例では、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｇに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１２９】
本実施例の制御バイアス（バイアスＢ１）と発振周波数との関係を、図２７に示す。図２７によると、制御バイアスが１Ｖから３．５Ｖの間では制御バイアスの変化に対し、発振周波数が１．５ＭＨｚから７．５ＭＨｚの範囲で大きく変化している。制御バイアスが１Ｖ未満では発振が得られず、一方、制御バイアスが３．５Ｖ以上では制御バイアスを変えても発振周波数はほとんど変化しない。
【０１３０】
図２７は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアス（バイアスＢ１）と発振周波数との関係を、図２８に示す。図２８から分かるように、温度が変わると発振周波数が大きく変化する。また、制御バイアスが小さい条件では、温度が低温側に変化すると発振が得られなくなる場合がある。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
【０１３１】
このような温度変化に対応するために、本発明では、温度補償バイアスを印加する。図２８と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合の制御バイアス（バイアスＢ１）と発振周波数との関係を、図２９に示す。図２９では、制御バイアスが２Ｖのときの発振周波数が、温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが図２８に比べて格段に小さくなっている。
【０１３２】
特に、制御バイアスを２Ｖに固定し、温度補償バイアスを用いたときと用いないときのとの温度と周波数との関係を図３０に示す。図３０から分かるように、温度補償バイアスがない場合には、２０℃から８０℃の変化で発振周波数が２倍近く変化しており、０℃では発振が得られていない。一方、温度補償バイアスが印加されると、温度が変化しても発振周波数は６ＭＨｚ近辺で安定している。
【０１３３】
（比較例１）
図３１は、比較例１に係る電圧制御発振器を示す回路図である。図３２及び図３３は、比較例１における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１３４】
本比較例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｇ（図２６）が抵抗４６に置き換わっている点を除き、実施例１と同じである。本比較例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。また、実施例１と異なり、温度特性を補償するバイアスＢ２（図２６）は使用されていない。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１３５】
本比較例における制御バイアスと発振周波数との関係を、図３２に示す。図３２によると、制御バイアスが１．５Ｖから４Ｖの間では、制御バイアスの変化に対し発振周波数がほぼ線形に変化している。この図は、室温（２７℃）での結果である。
【０１３６】
次に本比較例で、温度を０℃から８０℃まで２０℃刻みで変化させたときの、制御バイアスと発振周波数との関係を、図３３に示す。温度が変化すると、発振周波数が大きく変化する。特に、低温では発振が得られないことが多くなる。
【０１３７】
本比較例では、実施例１と異なり、温度補償バイアスを印加することができないため、温度が変化したときの発振周波数の変化を抑制することができない。図３１に示した以外の外部回路から何らかの温度補償手段を講じることも考えられるが、その場合、実施例１に比べて回路が複雑となり、回路規模が大きくなってしまう。例えば、特許文献１のような構成と実施例１とでは、回路の複雑性が大きく異なる。
【０１３８】
（実施例２）
図３４は、本発明の実施例２に係る電圧制御発振器を示す回路図である。図３５乃至図３７は、実施例２における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１３９】
本実施例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｆ，２ｇ（図２６）がダブルゲートトランジスタであるＮＭＯＳトランジスタ２ｌ，２ｍに置き換わっている点を除き、実施例１と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｌに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｍに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１４０】
本実施例の制御バイアスと発振周波数との関係を、図３５に示す。図３５によると、制御バイアスが１．５Ｖから４Ｖの間では制御バイアスの変化に対し、発振周波数が１ＭＨｚ強から７ＭＨｚ弱の範囲で大きく変化している。制御バイアスが１．５Ｖ未満では発振が得られず、一方、制御バイアスが４Ｖ以上では制御バイアスを変えても発振周波数はほとんど変化しない。
【０１４１】
図３５は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図３６に示す。図３６から分かるように、温度が変わると発振周波数が大きく変化する。また、制御バイアスが小さい条件では、温度が低温側に変化すると発振が得られなくなる場合がある。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
【０１４２】
ただし、実施例１の図２８に比べると、図３６では温度依存性が緩和している。これは、マルチゲート型トランジスタであるダブルゲートトランジスタをバイアス印加部に使用したためである。すなわち、マルチゲート型トランジスタによるドレイン電流の線形性の向上が、温度依存による電流変化に対しても良好な結果を示す。
【０１４３】
さて、温度変化に対応するために、本発明では、温度補償バイアスを印加する。図３６と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合における制御バイアスと発振周波数との関係を、図３７に示す。図３７では、制御バイアスが３．３Ｖのときの発振周波数が、温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図３６に比べて格段に小さくなっている。
【０１４４】
また、温度補償を施した実施例１の図２９と温度補償を施した本実施例の図３７とを比較した場合、制御バイアスが所定の値と違う値をとった場合の２０度と８０度での発振周波数の変化は本実施例の方が小さいことがわかる。すなわち、制御バイアスが所定の値より高い場合、実施例１では２０度と８０度の発振周波数が２割程度異なるのに対し、本実施例では１割程度しか異ならない。この点も、マルチゲート型トランジスタを用いたことによる効果である。発振周波数の変化が少ないため、所望の周波数に安定させる作業が容易であり、本実施例は実施例１に比べて周波数安定性が良くなる。
【０１４５】
（実施例３）
図３８は、本発明の実施例３に係る電圧制御発振器を示す回路図である。図３９乃至図４１は、実施例３における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１４６】
本実施例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｆ（図２６）がＮＭＯＳトランジスタ２ｆ，２ｆ’から成る対称性負荷に置き換わっている点、及びＮＭＯＳトランジスタ２ｇ（図２６）がＮＭＯＳトランジスタ２ｇ，２ｇ’から成る対称性負荷に置き換わっている点を除き、実施例１と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｇに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１４７】
本実施例では、ＮＭＯＳトランジスタ２ｆ’，２ｇ’がダイオード接続の形で付加され、ＮＭＯＳトランジスタ２ｆ，２ｇとともに対称性負荷を構成している。ＮＭＯＳトランジスタ２ｆ’，２ｇ’を付加する理由は、印加バイアスに対してほぼ線形に電流が変化する特性を得るためである。
【０１４８】
本実施例における制御バイアスと発振周波数との関係を、図３９に示す。図３９によると、制御バイアスが１．５Ｖから４Ｖの間では、制御バイアスの変化に対し、発振周波数が線形に近い形で変化している。制御バイアスが１．５Ｖ未満又は４Ｖ以上では、制御バイアスを変えても発振周波数はほとんど変化しない。実施例１や実施例２と比べると、制御バイアスが小さい場合も発振が得られている点が大きく異なる。
【０１４９】
本実施例では、実施例１等と比べて大きく異なる次のような特筆すべき点がある。第一の特筆すべき点は、制御バイアスの値に関わらず発振信号が得られる点である。すなわち、制御バイアスが小さくなっても発振が得られるため、制御バイアスの値に関わらず発振信号を得られ安定した動作が可能である。実施例１や比較例１、実施例２の方法では、制御バイアスがある値より小さくなると、発振信号が得られない。このため、なんらかの理由で制御バイアスが所望の値からずれたときに、電圧制御発振器としての機能を失ってしまう。一方、本実施例では、制御バイアスが所望の値からずれた場合でも、発振信号が得られるため電圧制御発振器としての機能を果たす。
【０１５０】
第二の特筆すべき点は、制御バイアスの変化に対し発振周波数の変化が線形に近い点である。すなわち、制御バイアスが１．５Ｖから４Ｖの間では、発振周波数がほぼ線形に変化するため、発振周波数の外部バイアスでの制御が非常に容易である、すなわち線形に制御することが可能である。制御バイアスに対し発振周波数が複雑な変化をする場合、制御バイアスと発振周波数の関係を参照テーブル（ルックアップテーブル、ＬＵＴ）等の手段で別に保持しておく必要がある。一方、本実施例のように線形に近い形で変化する場合、線形の係数が把握できていればＬＵＴ等は必要ない。
【０１５１】
第三の特筆すべき点は、制御バイアスの変化に対する発振周波数の変化のゲインが小さい点である。すなわち、制御バイアスによる発振周波数の変化が、中心周波数（例えば６．１ＭＨｚ）に対し、プラスマイナス２０％弱となっている。このため、発振周波数を大きく変更しないで調節する目的で使用する場合、非常に有用である。実際、電圧制御発振器の用途として、発振周波数を１０倍変化させる用途よりも、数倍以下、例えば数十パーセントから数パーセントの範囲で変化させる用途の方が多い。
【０１５２】
図３９は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図４０に示す。図４０から分かるように、温度が変わると発振周波数が２．５ＭＨｚから９．５ＭＨｚの間で大きく変化する。ただし、実施例１と異なり、制御バイアスが小さい条件でも発振が得られなくなることはない（すなわち、温度が変化しても、前記の特筆すべき点の第一点が保持される）。このように、温度補償が行われない条件では、温度変化が大きくなると、発振周波数が大きく変化し、安定した使用が困難である。
【０１５３】
このような温度変化に対応するために、本発明では、温度特性を補償するバイアスを印加する。図４０と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合の、制御バイアスと発振周波数との関係を図４１に示す。図４１では、制御バイアスを３Ｖにしたときの発振周波数が温度が変わってもほぼ一定となるような温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図４０に比べて格段に小さくなっている。特に、実施例１の図２９と本実施例の図４１とを比べると、図４１では、各温度での制御バイアスに対する発振周波数の傾向でバラツキが少なくなっている。０℃で制御バイアスが小さい領域を除くと、全ての発振周波数は、４．５ＭＨｚ〜７．５ＭＨｚの間にほぼ収まっている。すなわち、本実施例では、温度の変化をほとんど意識することなく利用可能な電圧制御発振器が実現されている。
【０１５４】
（実施例４）
図４２は、本発明の実施例４に係る電圧制御発振器を示す回路図である。図４３乃至図４６は、実施例４における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１５５】
本実施例の構成は、実施例１におけるＮＭＯＳトランジスタ２ｆ（図２６）がＮＭＯＳトランジスタ２ｆ，２ｆ’から成る対称性負荷に置き換わっている点、ＮＭＯＳトランジスタ２ｇ（図２６）がＮＭＯＳトランジスタ２ｇ，２ｇ’から成る対称性負荷に置き換わっている点、及びＰＭＯＳトランジスタ１ｇ（図２６）がＰＭＯＳトランジスタ１ｇ，１ｇ’から成る対称性負荷に置き換わっている点を除き、実施例１と同じである。本実施例でも、反転型遅延素子としてのカレント・スターブド・インバータすなわち図３の遅延発生部１１ａを利用している。そして、遅延発生部１１ａは、奇数個例えば３１個により閉ループを形成している。図２と同様にＰＭＯＳトランジスタ１ｆ，１ｇはカレントミラー回路を構成している。また、ＰＭＯＳトランジスタ１ｆ及びＮＭＯＳトランジスタ２ｊは、電流を電圧に変換する。周波数を調整する制御バイアスとしてのバイアスＢ１は、ＮＭＯＳトランジスタ２ｆに印加される。温度特性を補償するバイアスＢ２は、ＮＭＯＳトランジスタ２ｇに印加される。この構成により、カレント・スターブド・インバータに印加する制御電圧を制御することによって発振周波数を変更できる電圧制御発振器を実現できる。
【０１５６】
本実施例では、ＮＭＯＳトランジスタ２ｆ’，２ｇ’がダイオード接続の形で付加され、ＮＭＯＳトランジスタ２ｆ，２ｇとともに対称性負荷を構成し、ＰＭＯＳトランジスタ１ｇ’がダイオード接続の形で付加され、ＰＭＯＳトランジスタ１ｇとともに対称性負荷を構成している。ＮＭＯＳトランジスタ２ｆ’，２ｇ’及びＰＭＯＳトランジスタ１ｇ’を付加する理由は、印加バイアスに対してほぼ線形に電流が変化する特性を得るためである。特に、ＰＭＯＳトランジスタ１ｇ’を付加すると、閉ループとバイアス印加部（ＮＭＯＳトランジスタ２ｆ，２ｇ）との間の接続部分も線形性が改善される。
【０１５７】
本実施例における制御バイアスと発振周波数との関係を、図４３に示す。図４３によると、制御バイアスが２Ｖから４Ｖの間では、制御バイアスの変化に対し、発振周波数が５．４ＭＨｚから６．８ＭＨｚの範囲でほぼ線形に変化している。制御バイアスが２Ｖ以下又は４Ｖ以上では、制御バイアスを変えても発振周波数はほとんど変化しない。実施例１や比較例１と異なり、制御バイアスが小さくなっても、発振が得られている。
【０１５８】
本実施例では、実施例３と同様、実施例１等と比べて大きく異なる次のような特筆すべき点がある。第一の特筆すべき点は、制御バイアスの値に関わらず発振信号が得られる点である。
【０１５９】
第二の特筆すべき点は、制御バイアスの変化に対し発振周波数の変化がほぼ線形である点である。すなわち、制御バイアスが２Ｖから４Ｖの間では、発振周波数がほぼ線形に変化するため、発振周波数の外部バイアスでの制御が非常に容易である、すなわち線形に制御することが可能である。特に、図４３から分かるように、実施例３と比べても線形性が向上している。
【０１６０】
第三の特筆すべき点は、制御バイアスの変化に対する発振周波数の変化のゲインが小さい点である。特に、実施例３と比べても、本実施例では制御バイアスによる発振周波数の変化が、中心周波数（例えば６．１ＭＨｚ）に対し、プラスマイナス１０％程度と更に小さな範囲での変化となっている。このため、発振周波数を大きく変更しないで調節する目的で使用する場合に、非常に有用である。
【０１６１】
図４３は室温（２７℃）での結果である。次に温度に対する特性の変化を検討した。本実施例で、温度特性を補償するバイアス（バイアスＢ２）を固定したまま、温度を０℃から８０℃まで２０℃刻みで変化させたときの制御バイアスと発振周波数との関係を、図４４に示す。図４４から分かるように、温度が変わると発振周波数が２ＭＨｚから１０ＭＨｚの間で大きく変化する。実施例３と同様、制御バイアスが小さい条件でも発振が得られなくなることはない（すなわち、温度が変化しても、前記の特筆すべき点の第一点が保持される）。このように、温度補償が行われない条件では、温度変化が大きくなると発振周波数が大きく変化し、安定した使用が困難である。
【０１６２】
このような温度変化に対応するために、本発明では、温度特性を補償するバイアスを印加する。図４４と同様に温度を０℃から８０℃まで２０℃刻みで変化させたときに、温度特性を補償するバイアス（バイアスＢ２）を使用して温度特性を補償した場合の、制御バイアスと発振周波数との関係を、図４５に示す。図４５では、制御バイアスを３Ｖにしたときの発振周波数が温度が変わってもほぼ一定となるような、温度補償バイアスを印加している。この結果、温度が変わったときの発振周波数のばらつきが、図４４に比べて格段に小さくなっている。特に、実施例１の図２９と本実施例の図４５とを比べると、図４５では、各温度での制御バイアスに対する発振周波数の傾向でバラツキが少なくなっている。０℃で制御バイアスが小さい領域を除くと、全ての発振周波数は、５ＭＨｚ〜７．５ＭＨｚの間にほぼ収まっている。すなわち、本実施例では、温度の変化をほとんど意識することなく利用可能な電圧制御発振器が実現されている。
【０１６３】
特に、制御バイアスを３Ｖに固定し、温度補償バイアスを用いたときと用いないときとにおける温度と周波数との関係を、図４６に示す。図４６から分かるように、温度補償バイアスがない場合には、０℃から８０℃の変化で発振周波数が２．５倍ほど変化している。一方、温度補償バイアスが印加されると、温度が変化しても発振周波数は６ＭＨｚ近辺で安定している。
【０１６４】
（実施例５）
図４７は、本発明の実施例５に係る電圧制御発振器を示す回路図である。図４８及び図４９は、実施例５における制御バイアスと発振周波数との関係を示すグラフである。以下、これらの図面に基づき説明する。
【０１６５】
上記のように、実施例１〜４の方式は比較例１と比較して非常に良好な特性が得られる。しかしながら、作製されたトランジスタの特性が設計時と異なる場合、例えば、製造バラツキ等によって特性が異なっている場合、発振周波数の特性が大きく異なってくる。
【０１６６】
本実施例では、製造バラツキにも強い電圧制御発振器を提供する。我々の評価によれば、実施例１よりも比較例１の方が製造バラツキに強い。この理由は、次にように考えられる。すなわち、比較例１で用いている抵抗の方が実施例１で用いているトランジスタより製造バラツキが少ないためである。これは製造上の条件によって生じる違いである。
【０１６７】
すなわち、抵抗素子はキャリアを高濃度にドープしたポリシリコンが通常用いられる。一方、トランジスタのチャネル内は、キャリアが抵抗素子より低い濃度でドープされている。この結果、ドープ濃度のバラツキは、トランジスタのチャネル内の方が抵抗素子よりも相対的に大きくなる。キャリアの活性化処理でも、この相対的な差が加速され、トランジスタの方が抵抗素子よりバラツキが大きくなると考えられる。
【０１６８】
そこで、本実施例では、実施例１〜４に抵抗を付加することによって、製造バラツキに対する耐性を高めることを目的とする。図４７に、実施例４の構成（図４７）に対して抵抗４６を付加した回路の例を示す。ここでは、実施例４において温度補償バイアスが３Ｖで制御バイアスが３Ｖのときの発振周波数が、抵抗４６の付加によって半分の周波数になるような、抵抗値の抵抗４６を付加している。
【０１６９】
図４８に、実施例４（図４２）及び本実施例（図４７）における制御バイアスと発振周波数との関係を示す。抵抗４６の付加によって、本実施例の発振周波数は実施例４の約半分となっている。ただし、実施例４の項で述べた特筆すべき点、（１）制御バイアスに関わらず発振信号が得られる点、（２）発振周波数の変化が制御バイアスの変化に対し線形である点、（３）制御バイアスの変化に対する発振周波数の変化のゲインが小さい点、は守られている。
【０１７０】
これら実施例４と本実施例とで、トランジスタの特性が大きく劣化した場合の特性を次に示す。ここで示すトランジスタの劣化は通常測定されるものより大きな劣化であり、特殊なケースである。ただし、このような特殊な劣化での特性を観測することにより、各々の回路のトランジスタ特性変化に対する耐性を見ることができる。トランジスタの劣化として、特に、ＰＭＯＳトランジスタの閾値の低下、及び、リーク領域での電流の増大、が観測された。
【０１７１】
このような劣化の後、図４８の特性は、図４９に示すような特性に変化した。図４９に、劣化後に得られた発振周波数を特性シフトとして示した。実施例４では、劣化後、元の発振周波数の７分の一程度となっている。一方、本実施例では、劣化後、元の周波数の５分の一程度となっている。この結果、劣化後の特性では、実施例４と本実施例の周波数の違いは極めて小さくなっている。具体的には、実施例４と本実施例とにおいて、制御バイアス３Ｖでの周波数の比が、劣化前は２：１であったものが、劣化後は１．２６：１となっている。このように、本実施例によれば、抵抗を利用することで、トランジスタの特性が劣化したりばらついたりした場合も、大きく特性を変化させることがない。
【０１７２】
本実施例に示した抵抗の接続方法は一例であり、他にも次のように様々な接続方法が利用できる。なお、遅延調節回路は周波数制御回路とも呼ばれる。図５０は、遅延調節回路１３と温度補償回路１４とが直列に接続された回路に対し、抵抗４６が並列に接続される例を示す。図５１は、遅延調節回路１３と温度補償回路１４とが並列に接続された回路において、遅延調節回路１３と温度補償回路１４とにそれぞれ抵抗４６ａ，４６ｂが直列に接続される例を示す。抵抗４６ａ，４６ｂは、合成回路２３と遅延調節回路１３との間、及び合成回路２３と温度補償回路１４との間に、それぞれ接続されても良い。図５２は、遅延調節回路１３と温度補償回路１４とが並列に接続された回路に対し、抵抗４６が並列に接続される例を示す。
【０１７３】
実施例３から実施例５の構成で、実施例２を適用することも可能である。すなわち、対称性負荷を利用しつつ、マルチゲートトランジスタも利用する構成である。例えば、対称性負荷内のトランジスタ又はダイオード接続のトランジスタをマルチゲートトランジスタとすることができる。これにより、特性が更に向上する。
【０１７４】
（実施例６）
図５３は、本発明の実施例６に係る電圧制御発振器の一部を示す回路図である。以下、これらの図面に基づき説明する。
【０１７５】
本実施例では、制御バイアスによる周波数制御をより細かい単位で実現するために、二つの制御バイアスを用いて周波数を制御する。本実施例では、差動入力を有する遅延発生部１１ｇを用い、図１８に示す構造の電圧制御発振器を構成した。ただし、発振周波数を制御する制御バイアスは、図１８と異なり、バイアスＢ１１とバイアスＢ１３との二種類を用いている。
【０１７６】
図５３は、二つの制御バイアスを用いて周波数を制御可能な遅延発生部１１ｇを示す図である。この回路は、高圧側電源Ｖｄｄと低圧側電源Ｖｓｓ（例えば、グランドでも良い）との間に構成されている。図５３の左側は、図８と同様の差動入力部を有する遅延発生部である。ただし、以下の二点で異なっている。第一点は、ＰＭＯＳトランジスタ１ｃ，１ｄにＰＭＯＳトランジスタ１ｃ’，１ｄ’を付加することで、図４２と同様の対称性負荷を構成している点である。第二点は、周波数を制御するバイアスとして、ＮＭＯＳトランジスタ２ｅに印加されるバイアスＢ１１に加えて、新たなＮＭＯＳトランジスタ２ｎ等を介して印加されるバイアスＢ１３が存在する点である。
【０１７７】
バイアス１３は、差動信号としてＰＭＯＳトランジスタ１ｏ，１ｐに印加される。定電流源４７とＰＭＯＳトランジスタ１ｏ，１ｐ及びＮＭＯＳトランジスタ２ｏ，２ｐとにより、ＮＭＯＳトランジスタ２ｎに印加するバイアスが決定される。ＮＭＯＳトランジスタ２ｎ，２ｏは、カレントミラー回路を構成している。ここで、ＮＭＯＳトランジスタ２ｎのチャネル幅は、ＮＭＯＳトランジスタ２ｏのチャネル幅に比べ、例えば、Ｘｍ倍大きい。このサイズ比により、カレントミラー回路による電流の比が変化する。この構造により、バイアス１３により、遅延発生部１１ｇの遅延量は、バイアス１１による調整量よりも細かく調整することが可能となる。すなわち、バイアス１１は周波数の粗調整に用いられ、バイアス１３は周波数の微調整に用いられる。なお、バイアス１２は、温度補償用として用いられる。
【０１７８】
本実施例の構成により、周波数の粗調整と微調整を行うことが可能である。微調整の調整幅は、チャネル幅の比Ｘｍ、ＮＭＯＳトランジスタ２ｎを流れる電流Ｉｔｕｎｅ、定電流源を流れる電流Ｉｂｉａｓ、及び、電流電圧変換の線形性によって左右される。通常、粗調整で周波数範囲が二倍以上変化するような構成において、微調整ではプラスマイナス１０％以下で周波数が調節できるように、Ｘｍの値等を設定する。
【０１７９】
なお、本実施例では、差動入力を有する遅延発生部１１ｇを用いているが、他の構成の遅延発生部を用いてもよい。
【０１８０】
（実施例７）
図５４は、本発明の実施例７に係る電圧制御発振器を示す回路図である。以下、これらの図面に基づき説明する。
【０１８１】
上記各実施例では、主にアナログ信号による制御バイアスにより周波数を制御する方法を示してきた。これに対し、本実施例は、ディジタル信号によって周波数を制御する例である。本実施例の電圧制御発振器は、粗調整段５１と微調整段５２とを有し、粗調整段５１で周波数を大まかに決め、微調整段５２で周波数を細かく決定する。これら二つの一部が閉ループを形成するように構成されており、発振出力を得ることができる。本実施例では、イネーブル信号５５が印加されると、閉ループが構成されるようになっており、イネーブル信号５５が印加されない間は、発振出力が出ない。すなわち、消費電力をほとんど消費しない。図５４の左下に点線で示した、制御バイアス及びＡＤコンバータ５８からなるブロックは、本実施例をアナログ信号で利用する場合に付加されるブロックであり、ディジタル信号で制御する場合には使用されない。
【０１８２】
ディジタル信号による制御は、以下のように行われる。すわなち、例えば１５ビットの制御信号から、粗調整段５１には粗調整用の例えば７ビット分の上位ビットがデコーダ５７に入力される。微調整段５２には微調整用の例えば８ビット分の下位ビットがデコーダ５７に入力される。この構造により、粗調整と微調整が行われる。
【０１８３】
粗調整段５１に注目すると、この部分は、遅延発生部１１ｈ（図ではインバータの記号で表している）を複数直列につなげて遅延線を構成しており、制御信号に応じて必要とされる遅延量を取り出す構成となっている。粗調整用の例えば７ビット分の上位ビット信号はデコーダ５７において１２８ビットに展開される。これは、例えば、１２８：１のパス選択回路で制御ビットに対応する遅延量のパスを接続することで達成される。
【０１８４】
この粗調整段５１から取り出された遅延量は、微調整段５２で、新たなわずかな遅延量が追加される。 微調整段５２は、容量負荷を付加した遅延発生部１１ｉを二つ直列に接続して構成されている（その後に一段分の遅延発生部も接続されている）。容量負荷はビット数に応じた複数の容量を並列に並べ、スイッチにより容量の大きさを選択できるようになっており、第一及び第二の微調整手段５３，５４を構成する。
【０１８５】
第二の微調整手段５４は微調整段５２の中で上位ビットを扱い、第一の微調整手段５３は微調整段５２の中で下位ビットを扱う。すなわち、微調整段の中でも、より細かく遅延量を選択できるように、第一の微調整手段と第二の微調整手段に分けられている。第二の微調整手段５４では、例えば制御信号の下位８ビットのうちの上位７ビット分の容量負荷として７個の容量Ｄ０〜Ｄ６が設けられる。一方、第一の微調整手段５３では、例えば制御信号の下位８ビットのうちの下位１ビットを例えば更に３２ビットに分割した分の容量負荷として３２個の容量Ｄ０〜Ｄ３１が設けられる。
【０１８６】
第二の微調整手段５４の容量負荷の容量値ΔＣ２は、第一の微調整手段５３の容量負荷の容量値ΔＣの例えば３２倍に設定される。このような構成とすることにより、第一の微調整手段５３によって更に細かい遅延量の制御が可能となる。このような動作を実現するために、微調整段５２の中のデコーダ５７では、入力された８ビットの信号を、上位７ビットと、下位１ビットを３２ビットに分割した信号に変換する。
【０１８７】
このように構成された遅延手段は、イネーブル信号５５で閉ループを構成するように接続され、電圧制御発振器として発振器出力５６を出力する。なお、煩雑となるために図示していないが、上記各実施形態及び各実施例に準じて、温度補償バイアスを印加できる構造としている。これにより、温度補償も可能となる。以上のような構成によれば、アナログ信号より生成が容易なディジタル信号によって制御しても、アナログ信号と同様に極めて細かく発振周波数を調整することが可能となる。
【０１８８】
（実施例８）
図５５は、本発明の実施例８に係る電圧制御発振器を示す回路図である。以下、これらの図面に基づき説明する。
【０１８９】
本実施例の電圧制御発振器は、上記各実施形態及び各実施例のいずれかの電圧制御発振器４２の出力側に、インバータ４３及びシュミットトリガ４４が接続されている。電圧制御発振器４２の出力は、波形が十分に整形されていないことがある。そこで、波形を整形するために、電圧制御発振器４２の出力をインバータ４３及びシュミットトリガ４４に接続する。シュミットトリガ４４は、ヒステリシス特性を有する応答を示すため、本実施例の回路構成により、電圧制御発振器４２の出力は、５０％デューティのクロック信号等に波形整形することが可能である。また、シュミットトリガ４４のヒステリシス特性を調整することによって、出力信号のデューティ比を自由に変えることができる。
【０１９０】
（実施例９）
上記各実施形態及び各実施例のいずれかの電圧制御発振器は、機器内部での基準クロック生成に使用できる。この基準クロックを、例えば図６３に示されるような回路のクロックＲＣＫとして利用することができる。この構成では、基準クロック生成回路も機器上に形成できるため、従来の回路が外部に必要としていた基準クロック用の素子（例えば温度補償つきの水晶振動子等）を必要としない。
【０１９１】
（実施例１０）
図５６［１］は、本発明の実施例１０に係る表示装置を示す平面図である。以下、この図面に基づき説明する。
【０１９２】
本実施例の表示装置６０は、例えばＬＣＤ（Liquid Crystal Display）などであり、また例えばＯＬＥＤ（Organic Light Emitting Diode）ディスプレイであり、筺体６１内に機能回路部６２と表示部６３とが一体に形成されたものである。機能回路部６２には、上記各実施形態及び各実施例のいずれかの電圧制御発振器６０が設けられている。
【０１９３】
本実施例では、必要なクロック信号を表示装置６０内で生成することができる。温度が変化してもクロック信号を安定に提供することができる。また、クロック信号のデューティ比を５０％以外に設定することも可能であり、表示装置６０でしばしば利用されるクロックドインバータ等を安定して駆動することができる。更に、表示装置６０等の表示部６３等が温度依存性を有する場合、クロック信号を温度で変化しないように制御する方法以外に、表示部６３の温度依存性にあわせてクロック信号が同じように変化するように温度制御バイアスを利用することも可能である。この場合、表示装置６０全体の周波数が表示部６２の温度での変化に応じて変化するようになる。
【０１９４】
更には、表示部６３の温度依存性を補償するような信号を、クロック信号の生成と同時に発生することも可能である。すなわち、電圧制御発振器６０の温度補償バイアスを生成する時点で、表示部６３の温度依存性に対する補償バイアスを生成することが可能である。補償バイアスの生成方法としては、本発明者が特許文献２に示した技術等が利用できる。これにより、表示装置６０全体の周波数を保ったまま、温度変化に対してクロック信号を安定化させるとともに、表示部６３の温度依存性を軽減し、表示等の特性を安定することが可能である。
【０１９５】
（実施例１１）
図５６［２］は、本発明の実施例１１に係るシステムを示す斜視図である。以下、図５６［１］［２］に基づき説明する。
【０１９６】
本実施例のシステム７０は、実施例１０に係る表示装置６０を構成モジュールの一つとして含む、例えばノートパソコンである。すなわち、システム７０は表示装置６０及び本体部７１を備えている。本体部７１は、マイクロコンピュータ、ハードディスク、キーボード等を有する一般的な構成である。
【０１９７】
本実施例の電圧制御発振器６４を有する表示装置６０を搭載したシステム７０では、外部の基準クロックを通常必要としない。このため、基準クロックの伝送が不要であり、また基準クロックが小振幅であった場合の増幅処理が不要であり、システム７０の簡素化と低消費電力化を実現できる。また、システム７０の校正時にのみ、基準クロックを接続し、発振周波数の基準値を補正することが可能である。校正での基準値をシステム７０内にメモリし、校正が終了後の通常動作時はメモリ内の基準値に基づき、発振周波数を制御する。すなわち、制御バイアスを基準値に基づき制御することで発振周波数が校正された値となるようにする。
【０１９８】
温度が変化した場合には、温度補償バイアスを自動生成し、内部で温度補償を施す。温度補償バイアスを発生するために、温度をモニタする温度センサとしては、例えば、本発明者が特許文献２に示した技術やそれ以外の種々の技術が利用できる。特許文献２の温度センサによる応答速度の制御回路と同様に、温度センサの出力を利用し電圧制御発振器６４の制御回路を構成することができる。このようなシステム７０は、低消費電力であり、かつ、自立的に特性を補償しシステムを安定化することができる。
【０１９９】
（実施例１２）
これまでの実施例では、遅延素子ならびに電圧制御発振器として、二つの極性のトランジスタを利用した構成を主に挙げた。この実施例では、片方の極性のトランジスタのみを利用する構成について示す。図５７は、片方の極性のトランジスタのみを利用した遅延発生部の回路図の例である。ここでは、ＰＭＯＳのみを用いる例を示しているが、電位関係に注意してＮＭＯＳのみを使用した回路とする事は容易である。
【０２００】
図５７の遅延発生部は、５つのPMOSトランジスタ１ｑ、１ｒ、１ｓ、１ｔ、１ｕからなる。この回路は、図８の差動入力による遅延発生部を有する回路の極性を反対にした回路に近い構成となっている。すなわち、図５７のＰＭＯＳトランジスタ１ｒと１ｓは、図８のＮＭＯＳトランジスタ２ｃ、２ｄと同様、差動入力対を形成している。図８のＮＭＯＳ ２ｅに相当する、図５７のＰＭＯＳ 1qは、バイアスＢ１１で制御され電流源として使用される。図８のＰＭＯＳ １ｃ、１ｄに相当する回路の極性を単純に反転すると、二つのＮＭＯＳが必要となる。図５７では、そのＮＭＯＳの代わりに二つのＰＭＯＳ １ｔ、１ｕを用いている。このＰＭＯＳ １ｔ、１ｕを線形領域（三極管領域）で動作させるように、バイアスＢ１２が印加される。同時に低圧側の電源電位であるＶｘは、グランド、もしくは、負電源とすることにより、ＰＭＯＳ １ｔ，１ｕが線形領域で動作されるようにする。本構成は、図８と同様に差動信号を利用するため、ノイズの影響が少なく、この構成を利用して電圧制御発振器を形成した場合、発振周波数の安定性が高い。
【０２０１】
遅延量の調整並びに、補償バイアスは、バイアスＢ１１とバイアスＢ１２によって実現される。電圧制御発振器を形成する場合の接続方法は、上述の差動信号による電圧制御発振器にならうことができる。
【０２０２】
（実施例１３）
実施例１２と同様、片方の極性のトランジスタのみを利用する実施例について示す。
図５８は、本実施例による遅延発生部であり、４つのPMOSトランジスタ１ｖ、１ｗ、１ｘ、１ｙからなる。この構成では、PMOS 1xとPMOS 1yがインバータを構成する。また、PMOS 1vとPMOS 1wとPMOS 1wに印加されるバイアスB1によって、インバータの動作点を調節することが出来る。すなわち、バイアスB1が変化すると、ＰＭＯＳ 1ｖ, 1w間の電位が変化し、それがＰＭＯＳ １ｙのゲートに入力されるため、動作点が変化する。インバータの動作点調節により、遅延量を変化することが出来る。この遅延発生部を複数用い、ループ状に接続する事によって、電圧制御発振器を得ることが出来る。本実施例では、実施例１２に比べると、高圧側電源電圧Vddと低圧側電源電圧との間に直列に配置されるトランジスタの数が少ない（実施例１２では３、本実施例では２）。そのため、出力ノードの電圧が各々の電源電圧から乖離する量も少ない。このため、本実施例の図５８では、低電圧側電源電圧としてグランド電源を採用している。
【０２０３】
本実施例は、実施例１２に比べて、トランジスタ数が少ない事、新たな低電圧側電源が不要となり電源電圧の種類を少なく出来ることの点で有利である。
【０２０４】
（実施例１４）
実施例１３とほぼ同様の構成で、入力するバイアスを二つとした構成を図５９に示す。
【０２０５】
実施例１３の図５８では、ＰＭＯＳ １ｖとＰＭＯＳ １ｘのゲート電極には同じ入力信号が入力されていた。一方、本実施例の図５９では、ＰＭＯＳ １ｘには図５８と同様に入力信号が入力されるが、ＰＭＯＳ １ｖにはバイアスＢ１２が印加される。この構成では、ＰＭＯＳ １ｖとＰＭＯＳ １ｗの各々のバイアスによって、ＰＭＯＳ １ｘ、１ｙで構成されるインバータの動作点を調節することが可能である。これにより、一方のバイアスにより通常の電圧制御動作、他方のバイアスにより温度補償等の動作が可能となる。この遅延発生部をループ状に接続することで、電圧制御発振器を形成することが出来る。
【０２０６】
本実施例、ならびに、実施例１３の構成で、電圧制御発振器を構成し、発振周波数を調整するためにバイアスを調整すると、出力電圧の振幅が変化する場合がある。この場合、発振出力を取り出す部分にレベルシフト回路を設け、出力を整える方法が考えられる。また、各遅延発生部に、レベルシフト回路を設けて、一段ごとに出力を整える方法もある。この方法の例を図６０に示す。ＰＭＯＳ １ｘ，１ｙによるインバータの出力をＰＭＯＳ １ｘ’，１ｙ’によるインバータに接続している。また、ＰＭＯＳ １ｘ’，１ｙ’によるインバータの高圧側電源をＶｌｓとしている。この構成により、Ｖｌｓの電位を変えることにより、出力信号の振幅を調節することが出来る。
【０２０７】
（実施例１５）
本発明者が特許文献２に示した温度センサの技術のコア部分の図（特許文献２の図２（ａ））を図６１に示す。図６１で、ＮＭＯＳ ２ｑは電流―電圧変換部であり、ＮＭＯＳ ２ｒは温度感知部である。この図から明らかなように、この温度センサのコア部分は、片方の極性のトランジスタのみで構成されている。このため、実施例１２や実施例１３の構成と同時に用いる事により、片方の極性のトランジスタのみによって、温度補償バイアスを含めた制御が可能となる。この構成を実施例１５とする。例えば、図６１ではＮＭＯＳの例が示されているが、これをＰＭＯＳで構成することにより、図５７等と同じ極性のトランジスタのみで構成することが出来る。これは、トランジスタの製造プロセスが大幅に減少できる点で、低コスト化に有利である。また、両方の極性のトランジスタを構成するのが困難なトランジスタ技術を用いる場合にも有利である。
【０２０８】
本実施例では、温度センサを電圧制御発振器の近傍に同じプロセスを用いて形成できるため、電圧制御発振器自体の温度変化を正しく測定し、フィードバックをかける事が出来る。これは外部に温度センサを設ける場合に比べて温度制御が正確となり、安定した発振周波数が得られることを意味する。このように、温度センサと電圧制御発振器に同じプロセス（同じ材料且つ同じ膜厚の絶縁膜や、同じドーピング濃度や、同じ活性層等）を利用できる点は非常に有利である。
【０２０９】
（実施例１６）
これまでの実施例において、遅延素子や電圧制御発振器に印加するバイアスを生成する際に、温度に対する依存性が少ない基準電圧源が必要となる事がある。そこで、本実施例では、トランジスタによる、基準電圧源の構成例を示す。図６２は、トランジスタによる基準電圧生成回路の回路例を示す図である。この回路は、3つのPMOSトランジスタと、5つのNMOSトランジスタ、2つの抵抗からなる。図の中で記号を付けたNMOS ２ｓ，２ｔ，２ｕはＮＭＯＳトランジスタとせず、ダイオードやバイポーラトランジスタ（ＢＪＴ）としてもよい。バイポーラトランジスタの場合、コレクタをグランド側とし、ベースとコレクタを接続して使用する。この図で示した基準電圧生成回路は、バンドギャップリファレンス（ＢＧＲ）回路と呼ばれる回路の一種である。この回路の出力は温度に対する変動が極めて小さい。例えば、低温ポリシリコントランジスタで、この回路を構成した場合、温度が常温から１００度変化する際（例えば25℃から125℃まで）、出力される電圧の変動は、1度当たり数百ｐｐｍ程度である。すなわち、図４１で必要な３Vの制御バイアスを、100度の温度範囲にわたって、例えば２．９９９７Vから３．０００３Vで出力することが出来る。このように広い温度範囲で安定な出力が得られる回路は、この例で示したような制御バイアスに好適に利用できる。また、温度センサの補償バイアスを作成する場合にも、温度に対する変化がない参照電圧として使用できる。更に、電源電圧等が温度で変動しないようにフィードバックをかける回路の基準電圧として使用することもできる。このような基準電圧回路を内蔵することにより、電圧制御発振器の出力を極めて安定化することが出来る。
【０２１０】
本明細書の実施例の説明において、トランジスタとして多結晶シリコン薄膜トランジスタを用いた例を幾つか用いている。例えば、単体トランジスタの特性である図２３、図２４等は、その例である。しかし、本発明は、多結晶シリコン薄膜トランジスタにのみ限定されるものではなく、様々なトランジスタに応用可能である事は自明である。特に、片方の極性のみを使用した実施の形態は、アモルファスシリコン薄膜トランジスタや、有機トランジスタや、酸化物トランジスタ等に好適に利用できる。また、多結晶シリコン薄膜トランジスタやバルクシリコントランジスタにおいて、片方の極性のみを使用した実施の形態を適用して低コスト化を図っても良い。
【０２１１】
（補足説明）
本発明の構成、作用及び効果は、次のように表現することもできる。
【０２１２】
まず、本発明の構成について説明する。本発明の第一の遅延素子は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部により外部から遅延を制御可能な遅延素子である。また、本発明の第二の遅延素子は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部により外部から遅延を制御可能な遅延素子である。
【０２１３】
本発明の第一の可変遅延線は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続している。また、本発明の第二の可変遅延線は、遅延発生部を複数直列接続し、遅延発生部の遅延量を外部から制御する遅延制御部は全ての遅延発生部に共通に設けられ、その遅延制御部は、遅延調節回路と温度補償回路の直列接続、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる。
【０２１４】
本発明の第一の電圧制御発振器は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続するとともに、閉ループとしている。また、本発明の第二の電圧制御発振器は、遅延発生部を複数直列接続し、遅延発生部の遅延量を外部から制御する遅延制御部は全ての遅延発生部に共通に設けられ、その遅延制御部は、遅延調節回路と温度補償回路の直列接続、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる。
【０２１５】
次に、本発明の作用（効果をもたらすための手段の働き）を説明する。本発明の第一の遅延素子は、遅延調節回路と温度補償回路を有するため、遅延量を外部から調節できるとともに、温度特性を外部から補償することができる。遅延発生部への信号の伝達は、遅延調節回路と温度補償回路を直列接続することで構成された遅延制御部によってなされる。遅延調節回路と温度補償回路を直列接続した遅延制御部から遅延発生部に制御信号を伝達するため、遅延発生部に直接接続される制御信号線の数が少ない。すなわち、遅延調節回路の制御信号と、温度補償回路の補償用制御信号は、遅延制御部内で遅延量を調節するための新たな制御信号として合成される。遅延調節回路と温度補償回路が直列接続されることにより、遅延制御部に伝達される制御情報は遅延素子の一つの部位にのみ作用する。このため、遅延制御部に複数の制御部位を有する必要がなく、構造が簡単となる。また、遅延制御部に複数の制御部位を有する必要が無いため、遅延制御部として種々のものが利用できる。
【０２１６】
本発明の第二の遅延素子は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部によるため、上記の遅延調節回路と温度補償回路を直列接続した遅延制御部と同様に制御信号線の数が少なく、制御情報は遅延素子の一つの部位にのみ作用する。
【０２１７】
本発明の可変遅延線は、前述の遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続している。そのため、任意の接続点を選択することで、温度補償された任意の遅延量を取り出すことが可能である。
【０２１８】
本発明の電圧制御発振器は、遅延調節回路と温度補償回路の直列接続からなる遅延制御部、又は、遅延調節回路と温度補償回路とそれらと接続される合成回路からなる遅延制御部を有する遅延素子を複数直列接続するとともに、閉ループとしている。そのため、周波数制御バイアスによって周波数が可変で、かつ、温度補償された周波数の信号を取り出すことが可能である。
【０２１９】
次に、本発明の効果について説明する。第１の効果は、温度が変化しても中心発振周波数が安定している電圧制御発振器を、簡単な構成で提供できる。特に、温度補償水晶振動子等の外部素子に用いなくても、良好な温度補償が可能な電圧制御発振器を簡単な構成で提供できる。
【０２２０】
第２の効果は、特に対称性負荷を用いることにより、以下の３点を満たす電圧制御発振器を提供することができる。すなわち、（１）制御バイアスに関わらず発振信号が得られる点、（２）発振周波数の変化が制御バイアスの変化に対し線形である点、（３）制御バイアスの変化に対する発振周波数の変化のゲインが小さい点、の３点である。同時に、温度が変化しても周波数の変化の少ない電圧制御発振器を提供することができる。
【０２２１】
第３の効果は、プロセス条件等により素子の特性が所定の特性より大きく変動した場合でも、良好な特性の電圧制御発振器を提供できる。
【０２２２】
第４の効果は、遅延素子の一箇所の部位に作用することで、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することができる。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することができる。
【０２２３】
第５の効果は、様々な構成の遅延素子において、遅延量を調節し、かつ、温度による特性変化を補償する機能を持った遅延素子を提供することができる。また、その遅延素子を利用して、周波数の調節と温度補償を行うことが可能な可変遅延線及び電圧制御発振器を提供することができる。
【０２２４】
第６の効果は、温度特性が補償された機能回路部と表示部を一体に形成した表示装置を提供することができる。また、その表示装置を構成モジュールの一つとして用いた各種装置及びシステムを提供することができる。特に、低消費電力で、かつ、自立的に特性を補償するシステムを提供できる。
【０２２５】
以上、上記各実施形態及び各実施例を参照して本発明を説明したが、本発明は上記各実施形態及び各実施例に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態及び各実施例の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【図面の簡単な説明】
【０２２６】
【図１】第一実施形態に係る遅延素子を示すブロック図であり、図１［１］は遅延素子の概要を示し、図１［２］は遅延素子の詳細を示す。
【図２】第一実施形態における遅延制御部の第一例を示す回路図である。
【図３】第一実施形態における遅延発生部の第一例を示す回路図である。
【図４】第一実施形態における遅延発生部の第二例を示す回路図である。
【図５】第一実施形態における遅延発生部の第三例を示す回路図である。
【図６】図５の遅延発生部のミラー効果を示す回路図である。
【図７】第一実施形態における遅延発生部の第四例を示す回路図である。
【図８】第一実施形態における遅延発生部の第五例を示す回路図である。
【図９】第一実施形態における遅延発生部の第六例を示す回路図である。
【図１０】第二実施形態に係る遅延素子を示すブロック図であり、図１０［１］は遅延素子の概要を示し、図１０［２］は遅延素子の詳細を示す。
【図１１】第二実施形態における遅延制御部及び合成回路の第一例を示す回路図である。
【図１２】第三実施形態に係る可変遅延アレイを示すブロック図である。
【図１３】第四実施形態に係る可変遅延アレイを示すブロック図である。
【図１４】第五実施形態に係る可変遅延アレイを示すブロック図である。
【図１５】第六実施形態に係る電圧制御発振器を示すブロック図である。
【図１６】第六実施形態に関連する発振器を示すブロック図である。
【図１７】第六実施形態に係る電圧制御発振器の第一例を示す回路図である。
【図１８】第六実施形態に係る電圧制御発振器の第二例を示す回路図である。
【図１９】第六実施形態に係る電圧制御発振器の第三例を示す回路図である。
【図２０】第七実施形態に係る電圧制御発振器を示すブロック図である。
【図２１】第八実施形態に係る電圧制御発振器を示すブロック図である。
【図２２】各実施形態における遅延素子の他の例を示す回路図である。
【図２３】シングルゲートトランジスタにおけるゲート電圧とドレイン電流との関係を示すグラフである。
【図２４】ダブルゲートトランジスタにおけるゲート電圧とドレイン電流との関係を示すグラフである。
【図２５】二つのトランジスタで構成された対称性負荷の一例を示す回路図である。
【図２６】実施例１に係る電圧制御発振器を示す回路図である。
【図２７】実施例１に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図２８】実施例１に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図２９】実施例１に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３０】実施例１に係る電圧制御発振器において、制御バイアスを２Ｖに固定した状態で、温度補償バイアスを用いた場合と用いない場合とにおける温度と周波数との関係を示すグラフである。
【図３１】比較例１に係る電圧制御発振器を示す回路図である。
【図３２】比較例１に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図３３】比較例１に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３４】実施例２に係る電圧制御発振器を示す回路図である。
【図３５】実施例２に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図３６】実施例２に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３７】実施例２に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図３８】実施例３に係る電圧制御発振器を示す回路図である。
【図３９】実施例３に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図４０】実施例３に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４１】実施例３に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４２】実施例４に係る電圧制御発振器を示す回路図である。
【図４３】実施例４に係る電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図４４】実施例４に係る電圧制御発振器において、温度特性を補償するバイアスを固定し、温度を０℃から８０℃まで２０℃刻みで変化させた場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４５】実施例４に係る電圧制御発振器において、温度を０℃から８０℃まで２０℃刻みで変化させながら、温度特性を補償するバイアスを印加して温度特性を補償した場合の制御バイアスと発振周波数との関係を示すグラフである。
【図４６】実施例１に係る電圧制御発振器において、制御バイアスを２Ｖに固定した状態で、温度補償バイアスを用いた場合と用いない場合とにおける温度と周波数との関係を示すグラフである。
【図４７】実施例５に係る電圧制御発振器を示す回路図である。
【図４８】実施例４及び実施例５に係る各電圧制御発振器において、室温（２７℃）での制御バイアスと発振周波数との関係を示すグラフである。
【図４９】実施例４及び実施例５に係る各電圧制御発振器において、トランジスタが劣化したときの制御バイアスと発振周波数との関係を示すグラフである。
【図５０】実施例５における抵抗の付加方法の第一例を示すブロック図である。
【図５１】実施例５における抵抗の付加方法の第二例を示すブロック図である。
【図５２】実施例５における抵抗の付加方法の第三例を示すブロック図である。
【図５３】実施例６に係る電圧制御発振器の一部を示す回路図である。
【図５４】実施例７に係る電圧制御発振器を示す回路図である。
【図５５】実施例８に係る電圧制御発振器を示す回路図である。
【図５６】図５６［１］は本発明の実施例１０に係る表示装置を示す平面図である。図５６［２］は本発明の実施例１１に係るシステムを示す斜視図である。
【図５７】実施例１２に係る遅延発生部を示す回路図である。
【図５８】実施例１３に係る遅延発生部を示す回路図である。
【図５９】実施例１４に係る遅延発生部を示す回路図である。
【図６０】実施例１３並びに１４に係るレベルシフト回路付きの遅延発生部を示す回路図である。
【図６１】実施例１５で用いる、特許文献２における温度センサのコア部分を示す回路図である。
【図６２】実施例１６に係る基準電圧生成回路を示す回路図である。
【図６３】関連技術の電圧制御発振器を用いた位相ロックループの構成を示す回路図。
【符号の説明】
【０２２７】
１ａ，１ｂ，１ｃ，１ｃ’，１ｄ，１ｄ’，１ｆ，１ｇ，１ｇ’，１ｏ，１ｐ，１ｑ，１ｒ、１ｓ、１ｔ、１ｕ、１ｖ，１ｗ，１ｘ，１ｙ，１ｘ’，１ｙ’ ＰＭＯＳトランジスタ
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｆ’，２ｇ，２ｇ’，２ｈ，２ｉ，２ｊ，２ｌ，２ｍ，２ｎ，２ｏ，２ｐ，２ｑ，２ｒ，２ｓ，２ｔ，２ｕ ＮＭＯＳトランジスタ
３ インバータ
４，４ａ，４ｂ 付加容量
４ｃ 入力ミラー容量
４ｄ 出力ミラー容量
５ａ 調節用トランジスタ
５ｂ トランジスタ容量
１０，２０，２４，２５ 遅延素子
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ，１１ｉ 遅延発生部
１２ 遅延制御部
１３ 遅延調節回路
１３’ ＮＭＯＳトランジスタを含む回路
１３'' カレントミラー回路
１４ 温度補償回路
１５，２４ 他の回路
２３ 合成回路
２３’ 合成部
２３'' 抵抗
２６ 加算器
２７ 遅延量が少ない経路
２８ 遅延量が多い経路
３０，３２，３３ 可変遅延アレイ
３１ インバータ
３５，３５ａ，３５ｂ，３５ｃ，４０，４１，４２ 電圧制御発振器
３６ 電圧制御型反転素子
３７ 差動入力型遅延素子
３８ インバータ（低い閾値）
３９ インバータ（通常の閾値）
４３ インバータ
４４ シュミットトリガ
４５ 対称性負荷
４６，４６ａ，４６ｂ 抵抗
５１ 粗調整段
５２ 微調整段
５３ 第一の微調整手段
５４ 第二の微調整手段
５５ イネーブル信号
５６ 発振器出力
５７ａ，５７ｂ デコーダ
５８ ＡＤコンバータ
６０ 表示装置
７０ システム
【特許請求の範囲】
【請求項１】
入力信号に一定の遅延量を加えて出力信号とする遅延発生部と、前記遅延量を制御する遅延制御部とを備えた遅延素子において、
前記遅延制御部は、前記遅延量を調節する第一の制御信号を出力する遅延調節回路と、温度による特性変化を補償する第二の制御信号を出力する温度補償回路とを有し、前記第一の制御信号と前記第二の制御信号とを合成して得た第三の制御信号を前記遅延発生部へ出力することにより前記遅延量を制御することを特徴とする遅延素子。
【請求項２】
前記遅延制御部は、前記遅延調節回路と前記温度補償回路とを直列に接続することにより、前記第三の制御信号を得ることを特徴とする請求項１記載の遅延素子。
【請求項３】
前記遅延制御部は、前記遅延調節回路と前記温度補償回路とを合成回路を介して並列に接続することにより、前記第三の制御信号を得ることを特徴とする請求項１記載の遅延素子。
【請求項４】
前記遅延発生部がカレント・スターブド・インバータから成ることを特徴とする請求項１又は２記載の遅延素子。
【請求項５】
前記カレント・スターブド・インバータには、ミラー容量による付加容量が追加されたことを特徴とする請求項４記載の遅延素子。
【請求項６】
前記遅延発生部が前記入力信号を入力する差動入力端子を有することを特徴とする請求項１又は２記載の遅延素子。
【請求項７】
請求項１乃至６のいずれか一項に記載の遅延素子が複数直列に接続されて成る、
ことを特徴とする可変遅延線。
【請求項８】
前記複数の遅延素子は、当該複数の遅延素子間で共有化された一つの前記遅延制御部を備え、
この一つの遅延制御部は、前記複数の遅延素子のそれぞれに具備された複数の前記遅延発生部へ前記第三の制御信号を出力することにより前記遅延量を制御することを特徴とする請求項７記載の可変遅延線。
【請求項９】
前記複数の遅延素子のうちいずれか一つの遅延素子の出力端子が当該遅延素子よりも前段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた請求項７又は８記載の可変遅延線から成ることを特徴とする電圧制御発振器。
【請求項１０】
前記複数の遅延素子のうち最終段の遅延素子の出力端子を初段の遅延素子の入力端子に接続したことを特徴とする請求項９記載の電圧制御発振器。
【請求項１１】
前記複数が奇数であり、前記遅延素子が電圧制御型反転素子から成ることを特徴とする請求項９又は１０記載の電圧制御発振器。
【請求項１２】
前記遅延素子が差動入力型遅延素子から成ることを特徴とする請求項９又は１０記載の電圧制御発振器。
【請求項１３】
前記遅延調節回路及び前記温度補償回路の少なくとも一方に、マルチゲートトランジスタを一つ以上有することを特徴とする請求項９乃至１１のいずれか一項に記載の電圧制御発振器。
【請求項１４】
前記遅延調節回路及び前記温度補償回路の少なくとも一方に、トランジスタとダイオード接続されたトランジスタとを並列に接続して成る素子を一つ以上有することを特徴とする請求項９、１０、１１又は１３記載の電圧制御発振器。
【請求項１５】
前記遅延制御部から前記遅延発生部へ前記第三の制御信号を出力する部分が、トランジスタとダイオード接続されたトランジスタとを並列に接続した素子からなることを特徴とする請求項９、１０、１１、１３又は１４記載の電圧制御発振器。
【請求項１６】
前記第三の制御信号がアナログ信号であることを特徴とする請求項９、１０、１１、１３、１４又は１５記載の電圧制御発振器。
【請求項１７】
前記第三の制御信号がディジタル信号であることを特徴とする請求項９、１０、１１、１３、１４又は１５記載の電圧制御発振器。
【請求項１８】
請求項９乃至１７のいずれか一項に記載の電圧制御発振器と、この電圧制御発振器を含む機能回路部と、を備えたことを特徴とする表示装置。
【請求項１９】
請求項１８記載の表示装置を構成モジュールの一つとして含むことを特徴とするシステム。
【請求項１】
入力信号に一定の遅延量を加えて出力信号とする遅延発生部と、前記遅延量を制御する遅延制御部とを備えた遅延素子において、
前記遅延制御部は、前記遅延量を調節する第一の制御信号を出力する遅延調節回路と、温度による特性変化を補償する第二の制御信号を出力する温度補償回路とを有し、前記第一の制御信号と前記第二の制御信号とを合成して得た第三の制御信号を前記遅延発生部へ出力することにより前記遅延量を制御することを特徴とする遅延素子。
【請求項２】
前記遅延制御部は、前記遅延調節回路と前記温度補償回路とを直列に接続することにより、前記第三の制御信号を得ることを特徴とする請求項１記載の遅延素子。
【請求項３】
前記遅延制御部は、前記遅延調節回路と前記温度補償回路とを合成回路を介して並列に接続することにより、前記第三の制御信号を得ることを特徴とする請求項１記載の遅延素子。
【請求項４】
前記遅延発生部がカレント・スターブド・インバータから成ることを特徴とする請求項１又は２記載の遅延素子。
【請求項５】
前記カレント・スターブド・インバータには、ミラー容量による付加容量が追加されたことを特徴とする請求項４記載の遅延素子。
【請求項６】
前記遅延発生部が前記入力信号を入力する差動入力端子を有することを特徴とする請求項１又は２記載の遅延素子。
【請求項７】
請求項１乃至６のいずれか一項に記載の遅延素子が複数直列に接続されて成る、
ことを特徴とする可変遅延線。
【請求項８】
前記複数の遅延素子は、当該複数の遅延素子間で共有化された一つの前記遅延制御部を備え、
この一つの遅延制御部は、前記複数の遅延素子のそれぞれに具備された複数の前記遅延発生部へ前記第三の制御信号を出力することにより前記遅延量を制御することを特徴とする請求項７記載の可変遅延線。
【請求項９】
前記複数の遅延素子のうちいずれか一つの遅延素子の出力端子が当該遅延素子よりも前段のいずれかの一つの遅延素子の入力端子に接続された閉ループを備えた請求項７又は８記載の可変遅延線から成ることを特徴とする電圧制御発振器。
【請求項１０】
前記複数の遅延素子のうち最終段の遅延素子の出力端子を初段の遅延素子の入力端子に接続したことを特徴とする請求項９記載の電圧制御発振器。
【請求項１１】
前記複数が奇数であり、前記遅延素子が電圧制御型反転素子から成ることを特徴とする請求項９又は１０記載の電圧制御発振器。
【請求項１２】
前記遅延素子が差動入力型遅延素子から成ることを特徴とする請求項９又は１０記載の電圧制御発振器。
【請求項１３】
前記遅延調節回路及び前記温度補償回路の少なくとも一方に、マルチゲートトランジスタを一つ以上有することを特徴とする請求項９乃至１１のいずれか一項に記載の電圧制御発振器。
【請求項１４】
前記遅延調節回路及び前記温度補償回路の少なくとも一方に、トランジスタとダイオード接続されたトランジスタとを並列に接続して成る素子を一つ以上有することを特徴とする請求項９、１０、１１又は１３記載の電圧制御発振器。
【請求項１５】
前記遅延制御部から前記遅延発生部へ前記第三の制御信号を出力する部分が、トランジスタとダイオード接続されたトランジスタとを並列に接続した素子からなることを特徴とする請求項９、１０、１１、１３又は１４記載の電圧制御発振器。
【請求項１６】
前記第三の制御信号がアナログ信号であることを特徴とする請求項９、１０、１１、１３、１４又は１５記載の電圧制御発振器。
【請求項１７】
前記第三の制御信号がディジタル信号であることを特徴とする請求項９、１０、１１、１３、１４又は１５記載の電圧制御発振器。
【請求項１８】
請求項９乃至１７のいずれか一項に記載の電圧制御発振器と、この電圧制御発振器を含む機能回路部と、を備えたことを特徴とする表示装置。
【請求項１９】
請求項１８記載の表示装置を構成モジュールの一つとして含むことを特徴とするシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
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【図３】
【図４】
【図５】
【図６】
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【図１１】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
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【図２０】
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【図２２】
【図２３】
【図２４】
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【図２６】
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【図２９】
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【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
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【図３７】
【図３８】
【図３９】
【図４０】
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【図４３】
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【図４８】
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【図５０】
【図５１】
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【図５４】
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【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【公開番号】特開２００９−１５３１１０（Ｐ２００９−１５３１１０Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００８−２８１０１９（Ｐ２００８−２８１０１９）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（３０３０１８８２７）ＮＥＣ液晶テクノロジー株式会社 (547)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（３０３０１８８２７）ＮＥＣ液晶テクノロジー株式会社 (547)
【Ｆターム（参考）】
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