１以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。 （もっと読む）

【課題】簡単な回路構成でヒステリシス機能およびオフセット機能付きのコンパレータを実現でき、ＭＯＳＦＥＴのＬ(ゲート長)またはＷ(ゲート幅)、あるいはその両方を変えることができるようにする。
【解決手段】入力段に差動増幅回路Ｍ１，Ｍ２，Ｍ３，Ｍ４を備えたコンパレータにおいて、前記差動増幅回路Ｍ１〜Ｍ４の一方の入力回路に用いられているＭＯＳＦＥＴ（Ｍ３またはＭ４）のゲート長あるいはゲート幅、または該ゲート長とゲート幅の両方を前記コンパレータの出力の状態により変更することによって、入力にヒステリシス特性を持たせる。 （もっと読む）

【課題】誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供する。
【解決手段】比較回路１０は、入力パルス信号の切り替わりに応じて、充放電電流により容量１０５を交互に充放電する充放電回路１００と、容量１０５の容量電圧（Ｃｓｉｇ）と、第１の閾値電圧（Ｖｔｈ１）、および第１の閾値電圧よりも大きい第２の閾値電圧（Ｖｔｈ２）とをそれぞれ比較することによって、比較結果に応じたパルス信号を生成し、該パルス信号を出力パルス信号のレベルを切り替える信号として出力信号生成回路５５０に出力するコンパレータ回路２００と、上記生成されたパルス信号から、充放電回路１００の充放電電流の電流値を調整する信号を生成して充放電回路１００に出力することにより、充放電電流の電流値を調整する論理処理回路３００とを備える。 （もっと読む）

【課題】クロック動作回路において電磁干渉を減少させる方法を提供する。
【解決手段】この方法では、クロック回路は、少なくとも第１クロック信号及び第２クロック信号を含む。この方法は、第１クロック信号の第１遷移部が、第２クロック信号の対応する第２遷移部と実質的に合っているときを検出する。この方法は更に、第１遷移部が第２遷移部と実質的に合っている場合、第２クロック信号を所定の時間量だけ遅延する。 （もっと読む）

アナログおよびデジタルパルス変調を送信および受信するための、双方向直接シーケンススペクトル拡散半二重ＲＦモデムが提供される。そのモデムは、送信器および受信器の拡散および逆拡散機能を行うためにＳＡＷベースの相関器を組み込む。プログラマブル周波数シンセサイザは、局部発振器（ＬＯ）、ＩＦ質問パルスおよびクロック信号を含むモデムにおける種々の信号について周波数源を提供する。アップコンバータ／ダウンコンバータは、所望の周波数帯域への周波数変換を提供する。パルスゲーティングおよび質問パルス整形は、送信された拡散パルスのスペクトル側波帯を低減する。ＲＦモデムは、アナログまたはデジタルパルス送信器および受信器として作動し、そしてＯＯＫ、ＰＷＭ、ＰＰＭのようなデータ通信システムにおいて利用可能である。
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【課題】ＰＤ出力から微分値を求めると、平均値が“０”の周期関数の微分の平均値はやはり“０”となり、上下バランスが崩れた位相誤差検出特性が得られない。
【解決手段】加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。 （もっと読む）

【課題】シリアル通信システムにおいて、ボーレートを補正するノード内のＣＰＵの負担を軽減するシリアル通信回路を提供する。
【解決手段】本発明によるボーレートジェネレータ１２は、入力されるシンクフィールド４２のビット数を入力順に計数するエッジカウンタ２２と、エッジカウンタ２２が所定のビット数を計数するまでの時間３３を測定するシンクフィールド測定タイマ２３と、測定時間３３を用いて、シンクフィールド４２における１／２ビット期間であるボーレート補正値３４を生成するボーレート補正回路２４とを具備し、ボーレート補正値３４に基づき、シリアル通信のボーレートを決定する。 （もっと読む）

【課題】高速変換に適したフラッシュ型ＡＤコンバータに使用することができるダイナミック・コンパレータを提供する。
【解決手段】ダイナミック・コンパレータは静止電流が全く流れず、低消費電力動作に最適な回路構成である。リニア領域で動作するＮチャネル・トランジスタ１、２、３、４は抵抗値の大きさに応じたラッチ動作を行なうが、ラッチの時定数を微調整可能であるので、遅延時間のばらつき、素子（閾値電圧）のばらつきによるオフセットの影響によって劣化するビット・エラー・レートを改善することができる。 （もっと読む）

【課題】
確実な高速転送を実現可能なシリアル・パラレル変換用の半導体集積回路を提供する。
【解決手段】
シリアル・パラレル変換部２と、シリアル・パラレル変換部２で変換されたパラレルデータＤＰｎをラッチするラッチ回路３と、シリアル入力データＤＳｎと共に送信された入力クロック信号ＣＬＫｉｎを位相比較器５の一方の入力端子において受信し、入力クロック信号ＣＬＫｉｎを逓倍した逓倍クロック信号ＣＬＫｍ１を電圧制御発振器８で生成して、シリアル・パラレル変換部２に出力し、分周器９で逓倍クロック信号ＣＬＫｍ１を分周して第１分周クロック信号ＣＬＫｄ１を生成するＰＬＬ回路４と、逓倍クロック信号ＣＬＫｍ１に同期して第１分周クロック信号ＣＬＫｄ１をラッチし、位相比較器５の他方の入力端子とラッチ回路３に第２分周クロック信号ＣＬＫｄ２として出力するフリップフロップ回路１０を備える。 （もっと読む）

【課題】 ジッタの低減化が図られたクロック供給回路を提供。
【解決手段】 第１の周波数の第１のクロックで動作する第１の回路ブロック１０と、第１のクロックを２逓倍して第２の周波数の第２のクロックを生成する逓倍回路３０と、第２の周波数と同一の第３のクロックで動作する第２の回路ブロック２０と、第２のクロックと第２の回路ブロック２０を経由した第４のクロックの２つのクロックの周波数と位相が一致するようその周波数が制御された第５のクロックを生成するＰＬＬ回路４０と、第５のクロックを遅延させる遅延回路６０からの遅延クロックで動作するモニタ回路２３と、第２のクロックとモニタ回路２３を経由した第６のクロックとの位相の早遅に応じて第２の回路ブロック２０の第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された第３のクロックを生成して第２の回路ブロック２０に供給するジッタキャンセル回路５０とを備えた。 （もっと読む）

【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】発振の成長初期におけるパルス信号のスパイク状波形による悪影響を除去し得るパルス信号発生器及びクロック信号発生器を提供する。
【解決手段】クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。 （もっと読む）

【課題】PLL回路の応答特性を調整可能にし、更に、リファレンスリーク（キャリアリーク）を低減する。
【解決手段】位相比較器５０内にパルス幅変更部７０を設け、外部からセレクト信号SL1，SL2によりセレクタ７３，７６を切り替えることにより、アップ信号UP又はダウン信号DNのパルス幅を変更させ、チャージポンプ回路８０の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）。チャージポンプ回路８０内にセレクト部９０を設け、外部からセレクト信号SL1，SL2によりスイッチ９１〜９４を切り替えることにより、チャージ電流Icpによる出力電圧Vcpの持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制し、これによってノイズ量を低減する。 （もっと読む）

【課題】信号一致検出回路および該回路で実施する方法。
【解決手段】信号一致検出回路は、第１差動トランジスタ対と、第１差動トランジスタ対と結合する第２差動トランジスタ対と、第２差動トランジスタ対と並列に第１差動トランジスタ対と結合する第３差動トランジスタ対とを含む。回路はまた、第１、第２および第３差動トランジスタ対と結合する第１入力信号端子を含み、この端子は、第１、第２および第３差動トランジスタ対へ送られる第１入力信号を受け取る。回路は更に、第１、第２および第３差動トランジスタ対と結合する第２入力信号端子を含み、この端子は、第１、第２および第３差動トランジスタ対へ送られる第２入力信号を受け取る。回路は更に、第１差動トランジスタ対と結合する電流源を含み、動作時に第２および第３差動トランジスタ対の複数の電流が組み合わされ、組み合わされた電流が、第１入力信号と第２入力信号とが一致するか否かを示す。 （もっと読む）

本発明は、２つの電圧値（Ｖ１、Ｖ０）の電圧信号（ＡＦ）入力を処理するためのデータスライサ（ＤＳ）回路であって、各値が情報の二進の１又は０ビットに対応する変調ベースバンド信号（Ｓ）の一特性に割り当てられた値を表すものであり、データスライサ（ＤＳ）が、電圧信号（ＡＦ）の立ち上がり遷移部分（ＲＥ）を検出するための第１の手段（ＲＤ１）、電圧信号（ＡＦ）の立ち下がり遷移部分（ＦＥ）を検出するための第１の手段（ＦＤ１）、及び電圧信号（ＡＦ）の立ち上がり遷移部分（ＲＥ）が検出された場合には二進の０を、電圧信号（ＡＦ）の立ち下がり遷移部分（ＦＥ）が検出された場合には二進の１を第１のシリアルデジタル信号出力（３）に供給し、又はその逆を行う手段（Ｆ１）からなるデータスライサ（ＤＳ）回路に関する。 （もっと読む）

【課題】入力電圧を出力する回路の電流量の変化を抑制し、回路規模の小さいコンパレータを提供する。
【解決手段】コンパレータは、入力電圧及び基準電圧が印加され、入力電圧と、基準電圧と異なる参照電圧とを比較するコンパレータであって、制御電極に入力電圧が印加される第１トランジスタと、第１トランジスタと直列に接続され、入力電圧が参照電圧と同レベルの場合に基準電圧と同レベルとなる、入力電圧に応じた比較電圧を生成する比較電圧生成回路と、制御電極に比較電圧が印加される第２トランジスタ及び制御電極に基準電圧が印加される第３トランジスタにより構成され、比較電圧及び基準電圧の大小関係に応じて動作する差動回路と、差動回路の動作に応じて、入力電圧及び参照電圧の比較結果を出力する出力回路と、を備える。 （もっと読む）

【課題】設計期間を短縮化でき、半導体集積回路内の電源ノイズおよび製品のＥＭＩ問題を軽減できること。
【解決手段】階層化されたブロック間のインターフェースを、クロックとデータを同時に送るソースシンクロナスタイプにする。受信側ブロック２２の受信器２４にメソクロナスタイプの同期化回路を構成するクロック位相検出器２７と、ＶＤＬ２８を備え、ブロック間インターフェースのデータをセットアップ／ホールド違反なしに受信し、受信側ブロック２２の内部回路に転送する。 （もっと読む）

【課題】入力信号が可能な限り小さい歪みを有する出力信号に変換される集積回路を提供する。
【解決手段】データ受信用集積回路は、データ信号（ＤＱ）を、互いに並列に接続される第１および第２の各信号経路に供給される、互いに異なる各入力制御信号（Ｙ、Ｙｂ）に変換する。第１の信号経路は、遅延回路（５０）および増幅回路（３１０）を介して集積回路の出力接続部（Ａ３００）に接続される比較回路（２１０）を含む。第２の信号経路は、同様に、インバータ回路（４０）および増幅回路（３２０）を介して集積回路の出力接続部（Ａ３００）に接続される比較回路（２２０）を含む。２つの各増幅回路（３１０、３２０）は、互いを駆動するエッジ判別器として機能し、出力接続部（Ａ３００）において、データ信号（ＤＱ）と同じデューティサイクルを有する出力信号を歪みが無く生成することを可能にする。 （もっと読む）

【課題】クロック分配回路のクロック遅延を補正するクロック遅延補正回路で固定遅延手段を除き、設計時における設計検証を容易にする。
【解決手段】クロック遅延補正回路１０は、分配クロックＣＬＫの周期を示す周期データを生成する周期データ生成手段１１と、可変遅延時間を持ち分配クロックＣＬＫを遅延して出力クロックＣＯＵＴ１を生成する可変遅延回路１２１と、出力クロックＣＯＵＴ１の位相と基準クロックＣＲＥＦ１の位相とを比較する位相比較回路１２２と、位相比較回路１２２の比較結果に従ってカウントＵＰするカウンタ１２３とを有し、カウンタ１２３のカウント値で可変遅延回路１２１の遅延時間を制御する。 （もっと読む）