【課題】 少ない素子数でクロック信号の入力の有無を判定可能なクロック検出回路を提供する。
【解決手段】 クロック検出回路１００において、第１キャパシタＣ１は一端が接地される。第１トランジスタＭ１のソースには電源電圧Ｖｄｄが印加され、ドレインは第１キャパシタＣ１の他端に接続される。第１トランジスタＭ１のゲートにはインバータ１２を介してクロック信号ＣＬＫが入力される。第１抵抗Ｒ１は、第１キャパシタＣ１の他端と接地電位間に設けられる。クロック信号ＣＬＫに応じて第１トランジスタＭ１がオンオフを繰り返し、第１キャパシタＣ１が充電されて第１電圧Ｖｃ１が上昇する。第１電圧Ｖｃ１がコンパレータ１０のしきい値電圧を超えると、クロック検出信号ＣＬＫＤＥＴはハイレベルとなる。 （もっと読む）

【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

【課題】サンプリング終了直前にパルス性の雑音が入ったとしても、その出力が全て１や全て０のデータを出力してしまうのを回避することが可能なＡＤ変換器を提供すること。
【解決手段】本発明にかかる逐次比較型のＡＤ変換器は、電圧比較器１と、逐次比較レジスタ２と、ＤＡ変換器３を備えている。電圧比較器１は、容量対を介して直列に接続された２以上の差動増幅器１１、１２を備えている。入力されたアナログ信号をサンプリングする場合には、サンプリング容量Ｃ１と差動増幅器１１の間に設けられたスイッチ２１、Ｓ２２をオフ状態にすることにより、パルス性の雑音が伝わるのを防止している。 （もっと読む）

【課題】 待機モードから通常モードに速やかに復帰することができる半導体集積回路における上記待機モードでの消費電力の低減を図る。
【解決手段】 自走モードと逓倍モードとを備えたクロック生成回路（１０）と、上記クロック生成回路によって生成されたクロック信号に同期動作可能な内部回路（４０）と、基準クロック信号を生成する発振回路（３０）と、通常モードと待機モードとの切り換えを制御可能な動作モード制御回路（２０）とを設ける。上記発振回路の発振動作が安定する前に上記自走モードによるクロック信号が生成されることにより、これに同期して内部回路が通常モードで動作することができ、待機モードから通常モードへの復帰時間が短縮される。そして上記待機モードにおいては、上記発振回路の上記発振動作が停止されることで消費電力が低減される。 （もっと読む）

【課題】
簡易な回路構成により、外部クロックの停止を効率よく検出できる検出回路及び半導体装置を提供すること。
【解決手段】
本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 （もっと読む）

【課題】内部の機能切替における必要なクロックの切替にかかる煩雑さを解消し、外部から内部の機能切替の命令のみで精密なクロック設定を実現する半導体集積装置を提供する。
【解決手段】外部から入力される内部機能の切替の命令１００の内容を判別し、特定の機能ブロック１１８に対して必要なクロックの周波数を判別するクロック周波数判定回路１１４と、切り替え前後の周波数の関係により、機能切り替えとクロック切り替えのタイミングを制御し、切り替えの状態を表す機能切替・クロック切替完了フラグ１１０を外部に出力するクロック切替制御回路１１３とを備えることにより、クロック切り替えの制御を外部から行う必要がなくなるようにした。 （もっと読む）

【課題】 チャージポンプ回路の出力電圧変動を抑制する。
【解決手段】 ＰＬＬ回路１は、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５から構成され、チャージポンプ回路・ＬＰＦ部３には、チャージポンプ回路６の充電電流及び放電電流を同一にするための補正チャージポンプ電流をチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。 （もっと読む）

【課題】 本発明は、デジタルコードに対する位相変化の線形性を改善した位相制御回路を提供することを目的とする。
【解決手段】 位相制御回路は、第１のクロック信号の電流を流すよう機能する第１の端子と、第１の端子に結合される第１の複数のスイッチ回路と、第１の複数のスイッチ回路にそれぞれ結合される第１の複数の電流源と、第２のクロック信号の電流を流すよう機能する第２の端子と、第２の端子に結合される第２の複数のスイッチ回路と、第２の複数のスイッチ回路にそれぞれ結合される第２の複数の電流源とを含み、第１のクロック信号と第２のクロック信号とを重ね合わせるように第１の端子と第２の端子とが互いに結合されており、第１の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なり、第２の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なることを特徴とする。 （もっと読む）

【課題】 ＣＭＯＳ回路を用いた差動出力回路において、電源・温度・プロセス等の変動による影響により、不所望の大きさのＶＣＭ変動が発生している。
【解決手段】 本発明による低振幅差動出力回路は、相互に相補である正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢとによる差動信号であるメインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢを出力するプレバッファ回路１と、プレバッファ１に接続され、メインバッファ駆動信号ＭＩＮＴ／ＭＩＮＢに応答して差動出力信号ＯＵＴＴ／ＯＵＴＢを出力するメインバッファ回路２とを備え、正相駆動信号ＭＩＮＴと逆相駆動信号ＭＩＮＢは、第１の電位ＶＤＤと第２の電位ＧＮＤとの電位差を振幅とし、正相駆動信号ＭＩＮＢと逆相駆動信号ＭＩＮＢは、前記第１の電位と前記第２の電位との中間の電位と、前記第１の電位との間の電位で同電位となる。 （もっと読む）

【課題】パルス信号に含まれるノイズを除去するパルス信号再生装置において、再生パルスにおいても、アサートエッジを保存できるようにする。
【解決手段】ＲＳ−ＦＦ１０と、入力パルス信号に含まれるノイズを監視するボローパルス生成部２００を備えたリセット信号生成部２０とを設ける。入力パルス信号がアサートされたときにはＲＳ−ＦＦ１０をセットし、この後に、ボローパルス生成部２００においてノイズの有無の監視を開始する。ノイズが存在せずにノイズ除去対象期間経過したときには、ＲＳ−ＦＦ１０をリセットする。パルス信号のアサートエッジを起点として、再生パルスのアサートエッジを生成し、ノイズがなくノイズゲート期間以上経過した後に再生パルスのネゲートエッジを生成するので、パルス信号にノイズが重畳していた場合でも、アサートエッジの発生タイミングを維持しつつノイズを除去したパルス信号を再生することができる。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】
半導体集積回路は、位相周波数比較回路とループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する電圧を電流に変換し、変換後の電流をこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】 電源電圧の低下ばかりではなく、電源電圧の上昇に対しても被駆動回路をリセットして、被駆動回路の誤動作を防止することのできる電圧監視回路を実現する。
【解決手段】 電源電圧の大きさを検出して、その大きさが所定の範囲を超えた時に被駆動回路をリセットする電圧監視回路において、前記電源電圧を第１の基準値と比較して電源電圧が所定の基準レベルを下回った時に第１の比較出力を発生する低電圧検出回路と、前記電源電圧を第２の基準値と比較して電源電圧が所定の基準レベルを超えた時に第２の比較出力を発生する高電圧検出回路と、前記第１および第２の比較出力を受け前記被駆動回路のリセット信号を発生する論理回路とを具備したことを特徴とする。 （もっと読む）

【課題】基準パルス列のパルス毎のエッジを所望位置に変更したパルス列を生成する。
【解決手段】パターン生成回路１０は、エッジを変更するための基準電圧を生成する基準電圧データと、基準パルス列を生成するパターン・データを記憶し、同期して端子Ｂ及びＡから夫々出力する。ＤＡＣ１４は、基準電圧データをデジタル・アナログ変換し、基準電圧を生成する。ＬＰＦ１２は、パターン・データから生成された基準パルス列のエッジをなまらせ傾斜させる。比較器１６は、基準電圧とＬＰＦ１２の出力を比較し、基準パルス列に比較してエッジ位置が変更されたパルス列を生成する。 （もっと読む）

【課題】動作条件の変化による遅延時間を検出し、この遅延時間を一定範囲内に入るように調節可能な遅延調節回路が開示される。
【解決手段】遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。遅延検出回路は、出力信号に応答して入力信号を第１時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生させる。第１パルス発生器は、入力信号に応答して第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号に応答して第１時間を２^ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる。従って、遅延調節回路は、半導体製造工程、温度、電圧などの条件が変化しても遅延時間を一定範囲内に入るように調節することができる。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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【課題】 微小遅延部で発生させる遅延量を精密に制御することができるタイミング発生回路を得る。
【解決手段】 直列接続した粗遅延部及び微小遅延部と、粗遅延部に電源電圧を供給する第１のＤＬＬと、微小遅延部に電源電圧を供給する第２のＤＬＬとを設ける。そして、第１のＤＬＬ内のモニタ回路として用いる遅延部を粗遅延部と同じ回路形式とする。また、第２のＤＬＬ内のモニタ回路として用いる遅延部を微小遅延部と同じ回路形式とする。 （もっと読む）

【課題】小面積で計算速度が速い比較器を提供する。
【解決手段】比較器は、各々の入力端にクロック信号が共通して入力される第１及び第２遅延回路と各々の第１入力端に第１遅延回路の出力信号及び第２遅延端の出力信号が各々入力される第１及び第２論理ゲートを含む第１ラッチ回路、及び第１論理ゲートの出力端から出力される信号及び前記第２論理ゲートの出力端から出力される信号をラッチする第２ラッチ回路を備える。第１遅延回路の遅延時間は外部から入力される第１デジタル信号により制御される可変の遅延時間であり、前記第２遅延回路の遅延時間は外部から入力される第２デジタル信号により制御される可変の遅延時間である。 （もっと読む）

【課題】 トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能なクランプ回路を提供する。
【解決手段】 入力端子Ｔｉからの信号ラインにエミッタが接続されたＮＰＮトランジスタＱ１と、このＮＰＮトランジスタＱ１のベースに供給されるバイアス電流Ｉｂをオン／オフするＭＯＳＦＥＴＭＰ１を備える。そして、信号ラインの電圧がコンパレータＱ３により閾値より高いと判定されたときはＭＯＳＦＥＴＭＰ１を遮断してＮＰＮトランジスタＱ１をオフにし、クランプ機能を停止する。また、信号ラインの電圧がコンパレータＱ３により閾値より低いと判定されたときはＭＯＳＦＥＴＭＰ１をオンにし、ＮＰＮトランジスタＱ１をオンさせてクランプ電流を供給する。 （もっと読む）

データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。
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【課題】 高信頼性のデッドロック解除機能を持つＰＬＬ回路を備えた半導体集積回路装置を提供する。
【解決手段】 ＰＬＬ回路のデッドロック解除回路として、制御電圧モニタ回路によりＰＬＬ回路の位相比較出力に対応したＶＣＯ制御電圧が規定値を超えることを検出し、位相モニタ回路により基準信号と帰還信号の位相が入力半サイクル以上外れていることを検出し、判定回路により上記制御電圧モニタ回路と位相モニタ回路の両検出信号が成立した場合にのみデッドロック状態と判定して、上記ＶＣＯ制御電圧を強制的に下げてデッドロック状態の解除を行う。 （もっと読む）