半導体装置の遅延調節回路、及び遅延調節方法
【課題】動作条件の変化による遅延時間を検出し、この遅延時間を一定範囲内に入るように調節可能な遅延調節回路が開示される。
【解決手段】遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。遅延検出回路は、出力信号に応答して入力信号を第１時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生させる。第１パルス発生器は、入力信号に応答して第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号に応答して第１時間を２ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる。従って、遅延調節回路は、半導体製造工程、温度、電圧などの条件が変化しても遅延時間を一定範囲内に入るように調節することができる。
【解決手段】遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。遅延検出回路は、出力信号に応答して入力信号を第１時間遅延させ、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生させる。第１パルス発生器は、入力信号に応答して第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号に応答して第１時間を２ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる。従って、遅延調節回路は、半導体製造工程、温度、電圧などの条件が変化しても遅延時間を一定範囲内に入るように調節することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延調節回路に係り、特に半導体装置の遅延調節回路に関するものである。
【背景技術】
【０００２】
最近、半導体集積回路が高速に動作することに応じて、製造工程、温度、電圧など動作条件によって遅延回路の遅延時間が変化する。このような動作条件による遅延時間の変化は、集積回路の動作に大きな影響を及ぼすことがある。即ち、遅延回路の遅延時間が変わると、設計マージンが減少し、遅延回路を含む集積回路が誤動作する場合もある。言い換えれば、製造工程、温度、電圧などによる遅延時間の変動は、集積回路の信頼性と安定性とに大きな影響を及ぼすことがある。
【０００３】
例えば、半導体装置の温度がある水準を超えると、遅延時間も増加し、したがって間違ったデータが出力される。これと同様に、半導体装置の供給電圧が変わるときにも遅延時間が変わることがあり、したがって、希望しないデータが出力される。
【０００４】
半導体装置の信頼性に悪影響を及ぼし得る動作条件の観点から、半導体装置が安定した遅延時間を維持可能にする遅延回路の必要性は相変わらずである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記のような問題点を解決するための本発明の目的は、半導体製造工程、温度、電圧などの動作条件が変化しても遅延時間を一定範囲内に入るように調節可能な遅延調節回路を提供することにある。
【０００６】
本発明の他の目的は、半導体製造工程、温度、電圧などの動作条件が変化しても遅延時間を一定範囲内に入るように調節可能な遅延調節方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の第１実施形態による遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。
【０００８】
遅延検出回路は、デジタル出力信号に応答して入力信号を所定時間遅延させ、入力信号と前記遅延した入力信号を互いに比較して第１信号を発生させる。第１パルス発生器は、入力信号に応答して所定のパルス幅を有する第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号とに応答してデジタル出力信号を発生させ、所定時間を２ｎ（ｎは自然数）区間に分ける。
【０００９】
本発明の第１実施形態による遅延調節回路の遅延検出回路は、遅延部、比較部、及びラッチ回路を備える。遅延部は、デジタル出力信号に応答して入力信号を所定時間遅延させ、遅延した入力信号を発生させる。比較部は、入力信号と遅延した入力信号とを比較する。
【００１０】
本発明の第２実施形態による遅延調節回路は、遅延部、及び比較部を備える。遅延部は、入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる。比較部は、入力信号と遅延した入力信号それぞれとを比較して複数の第１信号を発生させる。
【００１１】
本発明の第２実施形態による遅延調節回路は、比較部の第１信号を第２信号に変換するコンバータ部を更に備えることができる。
【００１２】
本発明の第１実施形態による遅延調節方法は、デジタル出力信号に応答して入力信号を所定時間遅延させる段階と、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生される段階と、入力信号に応答して所定のパルス幅を有する第２信号を発生させる段階と、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる段階と、及びカウントアップ信号とカウントダウン信号とに応答して所定時間を２ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる段階と、を備える。
【００１３】
本発明の第２実施形態による遅延調節方法は、入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる段階と、入力信号と遅延した入力信号それぞれとを比較して複数の第１信号を発生させる段階を備える。
【００１４】
本発明の第２実施形態による遅延調節方法は、第１信号を第２信号に変換する段階を更に備えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。
図１は、本発明による遅延時間を調節する方法を示す概略図である。図１の回路は、遅延部１０と比較器２０とを備える。遅延部１０は、入力信号（ＩＮ）を受信し、遅延制御信号（ＤＣＯＮ）の制御下に入力信号（ＩＮ）を一定時間遅延させた後、遅延した入力信号（ＤＩＮ）を発生させる。比較器２０は、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とに応答して出力信号（ＤＯＵＴ）を発生させる。
【００１６】
図２及び図３は、図１の回路に対する動作タイミング図である。
以下、図１、図２、及び図３を参照して、本発明による遅延検出方法を説明する。図２では、遅延した入力信号（ＤＩＮ）のハイレベルが入力信号（ＩＮ）のハイレベルと重なる区間が存在し、出力信号（ＤＯＵＴ）は、この二つの信号が重なる期間、ロジックハイ状態を維持する。図３では、遅延した入力信号（ＤＩＮ）のハイレベルが入力信号（ＩＮ）のハイレベルと重なる区間が存在せず、出力信号（ＤＯＵＴ）は継続ロジックロー状態を維持する。
【００１７】
図４は、本発明の第１実施例による遅延調節回路を示すブロック図である。図４を参照すると、遅延調節回路は、遅延検出回路１００、第１パルス発生器２００、カウンタ制御回路３００、及びカウンタ４００を備える。また、遅延調節回路は、第２パルス発生器５００を備えることができる。
【００１８】
遅延検出回路１００は、遅延制御信号（ＤＣＯＮ）に応答して入力信号（ＩＮ）を所定時間遅延させ、入力信号（ＩＮ）と遅延した入力信号とを互いに比較し、第１信号（ＤＯＵＴ）を発生させる。ここで、遅延制御信号（ＤＣＯＮ）は、遅延調節回路の出力信号（ＯＵＴ）であり、図４の例では、８ビットのデジタル信号である。第１パルス発生器２００は、入力信号（ＩＮ）に応答して所定のパルス幅を有する第２信号（ＰＯ）を発生させる。カウンタ制御回路３００は、第１信号（ＤＯＵＴ）と第２信号（ＰＯ）とに応答してカウントアップ信号（ＣＵＰ）とカウントダウン信号（ＣＤＮ）を発生させる。カウンタ４００は、カウントアップ信号（ＣＵＰ）とカウントダウン信号（ＣＤＮ）とに応答して８ビットのデジタル信号である遅延調節回路の出力信号（ＯＵＴ）を発生させる。カウンタ４００はまた、リセット信号（ＲＥＳＥＴ）によってリセットされる。第２パルス発生器５００は、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）とに応答してパルス形態の入力信号（ＩＮ）を発生させる。
【００１９】
以下、図４に示した遅延調節回路の動作を説明する。
図４を参照すると、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）とに応答して発生された入力信号（ＩＮ）は、遅延検出回路１００と第１パルス発生器２００とに伝達される。遅延検出回路１００は、入力信号（ＩＮ）を所定時間遅延させる。遅延検出回路１００内で遅延される遅延時間は、遅延調節回路の出力信号（ＯＵＴ）がフィードバック信号である遅延制御信号（ＤＣＯＮ）によって調節される。なお、遅延検出回路１００は、入力信号（ＩＮ）と遅延した入力信号とを互いに比較して第１信号（ＤＯＵＴ）を発生させる。
【００２０】
第１パルス発生器２００は、入力信号（ＩＮ）に応答して所定のパルス幅を有する第２信号（ＰＯ）を発生させる。第２信号（ＰＯ）は、カウンタ制御回路３００の基準信号として用いられる。カウンタ制御回路３００は、第２信号（ＰＯ）を基準として第１信号（ＤＯＵＴ）の状態によってカウントアップ信号（ＣＵＰ）またはカウントダウン信号（ＣＤＮ）をロジック「ハイ」にする。カウンタ４００は、カウントアップ信号（ＣＵＰ）とカウントダウン信号（ＣＤＮ）とに応答して遅延調節回路の出力信号（ＯＵＴ）を発生させる。図４の例で、カウンタ４００は、非循環式３ビットカウンタであり、８ビットの遅延調節回路の出力信号（ＯＵＴ）を出力する。
カウンタ４００は、非循環式であるので、出力信号（ＯＵＴ）が「０」であるとき、カウントダウン信号（ＣＤＮ）が発生しても「７」にならず、「０」を維持する。同様に、出力信号（ＯＵＴ）が「７」であるとき、カウントアップ信号（ＣＵＰ）が発生しても「０」にならず「７」を維持する。遅延検出回路１００内で遅延される遅延時間が短いと、カウントアップ信号（ＣＵＰ）をロジック「ハイ」にしてカウンタ４００の出力、即ち、遅延制御信号（ＤＣＯＮ）を１ビット増加させる。したがって、フィードバックされる遅延制御信号（ＤＣＯＮ）によって遅延検出回路１００内で遅延される遅延時間が増加する。これと反対に、遅延検出回路１００内で遅延される遅延時間が長いと、カウントダウン信号（ＣＤＮ）をロジック「ハイ」にしてカウンタ４００の出力、即ち、遅延制御信号（ＤＣＯＮ）を１ビット減少させる。したがって、フィードバックされる遅延制御信号（ＤＣＯＮ）によって遅延検出回路１００内で遅延される遅延時間が減少する。
【００２１】
遅延調節回路の出力信号（ＯＵＴ）は、半導体集積回路内にある遅延回路の遅延時間を調節するのに用いることができる。したがって、図４の遅延調節回路は、製造工程、温度、電圧などの可変する動作条件を考慮して、そのような動作条件が変わるときに遅延時間を感知することで、遅延時間が所定の範囲内に維持されるように調節することができる。
【００２２】
図５は、図４の遅延調節回路内にある遅延検出回路１００の一例を示す図である。図５を参照すると、遅延検出回路１００は、遅延部１１０、比較部１２０、ラッチ回路１３０、及びインバータ１４０を備える。
【００２３】
遅延部１１０は、遅延制御信号（ＤＣＯＮ）に応答して入力信号（ＩＮ）を所定時間遅延させ、遅延した入力信号（ＤＩＮ）を発生させる。比較部１２０は、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とを比較する。ラッチ回路１３０は、比較部１２０の出力信号をラッチする。インバータ１４０は、ラッチ回路１３０の出力信号を反転させ、第１信号（ＤＯＵＴ）を発生させる。
【００２４】
比較部１２０は、ＮＡＮＤゲート１２１、インバータ（１２２、１２４）、及び伝達ゲート１２３を備える。ＮＡＮＤゲート１２１とインバータ１２２とは、ＡＮＤゲートの機能を果たし、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とに対してＡＮＤ演算を行う。伝達ゲート１２３は、入力信号（ＩＮ）に応答してインバータ１２４の出力信号を後の段に伝達する。
【００２５】
以下、図５に示した遅延検出回路１００の動作を説明する。
遅延部１１０は、遅延制御信号（ＤＣＯＮ）の値によって遅延時間を調節し、調節された遅延時間だけ遅延した信号を出力する。入力信号（ＩＮ）と遅延部１１０で発生された遅延した入力信号（ＤＩＮ）とは、比較部１２０で互いに比較される。比較部１２０は、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とに対してＡＮＤ演算を行い、入力信号（ＩＮ）に応答して結果を出力する。
【００２６】
入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在すると、比較部１２０の出力信号は、ロジック「ハイ」であるパルス信号が発生される。入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在しないと、比較部１２０の出力信号はロジック「ロー」の状態を維持する。
【００２７】
図６は、図５の遅延検出回路１００内にある遅延部１１０の一例を示す回路図である。図６を参照すると、遅延部１１０は、遅延セル（１１１〜１１８）とスイッチ（ＳＷ１〜ＳＷ８）とを備える。遅延セル（１１１〜１１８）は、入力信号（ＩＮ）が印加される入力ノード（Ｎ１０１）と遅延した入力信号（ＤＩＮ）が出力される出力ノード（Ｎ１０２）との間にカスケード連結されている。スイッチ（ＳＷ１〜ＳＷ８）は、入力ノード（Ｎ１０１）及び遅延セル（１１１〜１１８）の間のノードそれぞれと出力ノード（Ｎ１０２）との間に連結されており、遅延制御信号（ＤＣＯＮ）によってスイッチングする。遅延制御信号（ＤＣＯＮ）は、８ビットの信号であって、八つの信号（Ｄ０〜Ｄ７）で構成される。遅延部１１０を構成する遅延セル（１１１〜１１８）は、全て同一の構成を有することができ、同一の遅延時間を有することができる。
【００２８】
以下、図６の遅延部１１０の動作を説明する。
図６に示したように、遅延制御信号（ＤＣＯＮ）のビット構造が００００００００、即ち、遅延制御信号（ＤＣＯＮ）の全てのビットがロジック「０」であると、スイッチ（ＳＷ１〜ＳＷ８）がオープンされ、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間には、全ての遅延セル（１１１〜１１８）が互いにカスケード連結される。ここでは、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）との間の遅延時間が最も長くなる。
【００２９】
遅延制御信号（ＤＣＯＮ）のビット構造が１０００００００、即ち、デジタル出力信号（ＤＣＯＮ）のビット（Ｄ０）がロジック「１」であり、残りのビット（Ｄ１〜Ｄ７）が全てロジック「０」であると、スイッチ（ＳＷ１）はオンされ、残りのスイッチ（ＳＷ
１〜ＳＷ８）はオフされる。ここで、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）とは短絡され、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間にある遅延セル（１１１〜１１８）は、遅延部１１０の遅延時間に寄与できない。ここでは、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）との間の遅延時間が最も短くなる。
【００３０】
遅延制御信号（ＤＣＯＮ）のビット構造が０１００００００、即ち、デジタル出力信号（ＤＣＯＮ）のビット（Ｄ１）がロジック「１」であり、残りのビット（Ｄ０、Ｄ２〜Ｄ６）が全てロジック「０」であると、スイッチ（ＳＷ２）はオンされ、残りのスイッチ（ＳＷ１、ＳＷ３〜ＳＷ８）はオフされる。ここで、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間の遅延セル（１１１〜１１８）のうち、遅延セル１１１のみ遅延部１１０の遅延時間に寄与し、残りの遅延セル（１１２〜１１８）は、時間遅延に寄与できない。この場合の遅延時間は相対的に短いといえる。
【００３１】
遅延制御信号（ＤＣＯＮ）のビット構造が０００００００１、即ち、遅延制御信号（ＤＣＯＮ）のビット（Ｄ７）がロジック「１」であり、残りのビット（Ｄ０〜Ｄ６）が全てロジック「０」であると、スイッチ（ＳＷ８）はオンされ、残りのスイッチ（ＳＷ１〜ＳＷ７）はオフされる。ここで、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間の遅延セル（１１１〜１１８）のうち、遅延セル（１１１〜１１７）は、遅延部１１０の遅延時間に寄与し、遅延セル１１８は時間遅延に寄与できない。この場合の遅延時間は相対的に長いといえる。
【００３２】
このように、遅延調節回路の遅延部１１０は、遅延制御信号（ＤＣＯＮ）の値によって入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間に連結されている遅延セル（１１１〜１１８）のうち、遅延時間に寄与する遅延セルの数を調節することで、遅延時間を調節することができる。
【００３３】
図７は、図６の遅延部１１０を構成する遅延セルの一例を示す回路図である。遅延セル１１１は、インバータ（ＩＮＶ１１〜ＩＮＶ１４）、ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）、及びＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）を備える。
【００３４】
インバータ（ＩＮＶ１１〜ＩＮＶ１４）は、カスケード連結されている。ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）は、インバータ（ＩＮＶ１１〜ＩＮＶ１４）それぞれの出力端子と電源電圧（ＶＤＤ）との間に連結されており、ＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）それぞれの出力端子と接地電圧（ＧＮＤ）との間に連結されている。
【００３５】
入力信号（ＩＮ）は、インバータ（ＩＮＶ１１〜ＩＮＶ１４）、ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）及びＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）によって一定時間に遅延される。入力信号（ＩＮ）の上昇時間と下降時間とを同一にするために、ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）とＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）とを電源電圧（ＶＤＤ）と接地電圧（ＧＮＤ）との間に対として配置する。
【００３６】
図８は、図４の調節回路内にある第１パルス発生器２００の一例を示す回路図である。図８を参照すると、第１パルス発生器２００は、遅延回路２３０とＡＮＤゲート２４０とを備える。ＡＮＤゲート２４０は、ＮＡＮＤゲート２４１とインバータ２４２とで構成される。また、第１パルス発生器２００は、インバータ２１０とキャパシタ対２２０とを更に備えることができる。キャパシタ対２２０は、ＰＭＯＳキャパシタ２２１とＮＭＯＳキャパシタ２２２とで構成される。
【００３７】
インバータ２１０は、入力信号（ＩＮ）を反転させ、一定時間遅延させる。キャパシタ対２２０は、入力信号（ＩＮ）の上昇時と下降時とに入力信号（ＩＮ）を同一に遅延させる。遅延回路２３０は、ノードＮ２０１の信号を所定時間遅延させる機能をする。ＡＮＤゲート２４０は、ノード（Ｎ２０１）の信号と遅延回路２３０の出力信号とに対してＡＮＤ演算を行う。
【００３８】
第１パルス発生器２００の出力信号（Ｐ０）は、ノード（Ｎ２０１）の信号のロジック「ハイ」レベルと遅延回路２３０の出力信号のロジック「ハイ」レベルとの重なる時間だけのパルス幅を有する。遅延回路２３０による遅延時間は、インバータ（２３１、２３２、２３３）とＮＭＯＳキャパシタ（２３４、２３５、２３６）とによって決定される。第１パルス発生器２００の出力信号（Ｐ０）は、遅延調節器のカウンタ制御回路（図４の３００）の基準信号として用いられる。
【００３９】
図９は、図４の遅延調節回路内にあるカウンタ制御回路３００の一例を示す回路図である。図９を参照すると、カウンタ制御回路３００は、インバータ（３３０、３４０、３５０）、及びＮＡＮＤゲート（３１０、３２０）を備える。
【００４０】
インバータ３５０は、遅延検出回路（図４の１００）の出力信号（ＤＯＵＴ）を反転させる。ＮＡＮＤゲート３１０は、第１パルス発生器（図４の２００）の出力信号（Ｐ０）と遅延検出回路（図４の１００）の出力信号（ＤＯＵＴ）とに対してＮＡＮＤ演算を行う。インバータ３３０は、ＮＡＮＤゲート３１０の出力信号を反転させ、カウントアップ信号（ＣＵＰ）を発生させる。ＮＡＮＤゲート３２０は、第１パルス発生器（図４の２００）の出力信号（Ｐ０）とインバータ３５０の出力信号とに対してＮＡＮＤ演算を行う。インバータ３４０は、ＮＡＮＤゲート３２０の出力信号を反転させ、カウントダウン信号（ＣＤＮ）を発生させる。
【００４１】
図１０は、図４の遅延調節回路内にある第２パルス発生器５００の一例を示す回路図である。図１０を参照すると、第２パルス発生器５００は、ＮＡＮＤゲート５１０、インバータ５２０、ＰＭＯＳトランジスタ（ＭＰ１）、ＮＭＯＳトランジスタ（ＭＮ１）、及びラッチ回路５３０を備える。
【００４２】
ＮＡＮＤゲート５１０とインバータ５２０とは、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）対してＡＮＤ演算を行う。ＰＭＯＳトランジスタ（ＭＰ１）は、クロック信号（ＣＬＫ）に応答してノード（Ｎ５０１）を電源電圧（ＶＤＤ）のレベルにプルアップさせる。ＮＭＯＳトランジスタ（ＭＮ１）は、インバータ５２０の出力信号に応答してノード（Ｎ５０１）を接地電圧（ＧＮＤ）のレベルにプルダウンさせる。ラッチ回路５３０は、ノード（Ｎ５０１）の信号をラッチする機能を果たす。
【００４３】
図１１は、図４に示した本発明の第１実施例による遅延調節回路に対するタイミングダイアグラムである。
図１１を参照すると、イネーブル信号（ＯＰ）がロジック「ハイ」であるとき、クロック信号（ＣＬＫ）がロジック「ロー」からロジック「ハイ」に変わる瞬間にパルス形態の入力信号（ＩＮ）が発生される。入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とをＡＮＤ演算した結果が遅延検出回路（図４の１００）の出力信号（ＤＯＵＴ）になる。入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる場合に検出回路（図４の１００）の出力信号（ＤＯＵＴ）がパルス形態に発生する。パルス（Ｄ０１）が発生すると、カウントアップ信号（ＣＵＰ）のパルス（Ｕ１）が発生する。図４乃至図６を参照すると、カウントアップ信号（ＣＵＰ）のパルス（Ｕ１）が発生すると、カウンタ４００の出力信号（ＯＵＴ）、即ち、遅延信号（ＤＣＯＮ）が１ビットシフトされる。例えば、遅延制御信号（ＤＣＯＮ）が１０００００００から０１００００００に変わると、遅延部１１０の出力信号である遅延した入力信号（ＤＩＮ）は、前より遅延セル１１１による遅延時間だけ増加した遅延時間を有する。遅延時間が増加して入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在しないようになると、検出回路（図４の１００）の出力信号（ＤＯＵＴ）のパルスは発生せず、カウントダウン信号（ＣＤＮ）のパルス（Ｄ１）が発生する。パルス（Ｄ０２）の発生に起因してカウントアップ信号（ＣＵＰ）のパルス（Ｕ２）が発生され、パルス（Ｄ０３）の発生に起因してカウントアップ信号（ＣＵＰ）のパルス（Ｕ３）が発生される。
【００４４】
図４及び図６を再び参照すると、カウントアップ信号（ＣＵＰ）のパルス（Ｕ３）が発生するとカウント４００の出力信号（ＯＵＴ）、即ち、遅延制御信号（ＤＣＯＮ）が１ビットシフトされる。したがって、遅延部１１０の出力信号である遅延した入力信号（ＤＩＮ）は、前より増加した遅延時間を有する。遅延時間が増加して入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在しないようになると、検出回路（図４の１００）の出力信号（ＤＯＵＴ）のパルスは発生せず、カウントダウン信号（ＣＤＮ）のパルス（Ｄ２）が発生する。
【００４５】
図１２は、本発明の第２実施例による遅延調節回路を示すブロック図である。図１２を参照すると、遅延調節回路は、遅延部７００、比較部８００、及びコンバータ部９００を備える。また、遅延調節回路は、パルス発生器６００、及びインバータ（ＩＮＶ１、ＩＮＶ２）を備える。
【００４６】
パルス発生器６００は、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）とに応答して入力信号（ＩＮ）を発生させる。インバータ（ＩＮＶ１）は、入力信号（ＩＮ）を反転させ、インバータ（ＩＮＶ２）は、インバータ（ＩＮＶ１）の出力信号（ＰＵＢ）を反転させる。インバータ（ＩＮＶ１）の出力信号（ＰＵＢ）は、入力信号（ＩＮ）と位相が反対であるパルス信号であり、インバータ（ＩＮＶ２）の出力信号（ＰＵ）は、入力信号（ＩＮ）と位相が同一のパルス信号である。
【００４７】
遅延部７００は、入力信号（ＩＮ）を受信し、遅延時間が互いに異なる八つの遅延した入力信号（ＤＬ１〜ＤＬ８）を発生させる。 比較部８００は、比較器（８１０、８２０、８３０、８４０、８５０、８６０、８７０、８８０）で構成され、入力信号（ＩＮ）と遅延した入力信号（ＤＬ１〜ＤＬ８）それぞれとを比較して八つの信号（Ｃ０１〜Ｃ０８）を発生させる。
コンバータ部９００は、比較部８００の出力信号（Ｃ０１〜Ｃ０８）を実際遅延回路に使用可能な信号（Ｄ０〜Ｄ７）に変換する。
【００４８】
以下、 図１２に示した発明の第２実施例よる遅延調節回路の動作を説明する。
図１２の遅延調節回路は、遅延部を制御するためのフィードバックループがなく、遅延部７００は遅延時間が互いに異なる八つの遅延した入力信号（ＤＬ１〜ＤＬ８）を発生させる。比較部８００を構成する比較器（８１０、８２０、８３０、８４０、８５０、８６０、８７０、８８０）は、それぞれ入力信号（ＩＮ）と遅延した入力信号（ＤＬ１〜ＤＬ８）より一つを比較する。
【００４９】
遅延した入力信号（ＤＬ１〜ＤＬ８）のうちには、ロジック「ハイ」レベルが入力信号（ＩＮ）のロジック「ハイ」レベルと重なる部分が存在しない入力信号と、重なる部分が存在する入力信号があるようになる。遅延した入力信号（ＤＬ１〜ＤＬ８）それぞれのロジック「ハイ」レベルが入力信号（ＩＮ）のロジック「ハイ」レベルと重なる部分が存在すると、比較部８００内の対応する比較器はロジック「ハイ」である信号を出力し、重なる部分が存在しないと、比較部８００内の対応する比較器は、ロジック「ロー」である信号を出力する。
【００５０】
比較部８００の出力信号（Ｃ０１〜Ｃ０８）には、ロジック「ハイ」である信号が多数存在することができる。しかし、図６に示したように、一度に一つのスイッチをオンさせる構造を有する遅延回路に用いるには、比較部８００の出力信号（Ｃ０１〜Ｃ０８）は、ロジック「ハイ」である状態が同時に二つ以上存在してはいけない。コンバータ部９００は、比較部８００の出力信号（Ｃ０１〜Ｃ０８）を実際の遅延回路に使用可能な信号（Ｄ０〜Ｄ７）に変換する。例えば、Ｃ０１＝１、Ｃ０２＝１、Ｃ０３＝１、Ｃ０４＝１、Ｃ０５＝０、Ｃ０６＝０、Ｃ０７＝０、及びＣ０８＝０である場合、コンバータ部９００の出力信号は、Ｄ０＝０、Ｄ１＝０、Ｄ２＝０、Ｄ３＝１、Ｄ４＝０、Ｄ５＝０、Ｄ６＝０、及びＤ７＝０であることができる。即ち、Ｃ０８から始めてＣ０１までの値のうち、「０」から「１」に変わるときの値を「１」にし、残りの信号は「０」に設定する。
【００５１】
コンバータ部９００の出力信号（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７）は、図４の遅延調節回路の出力信号（ＤＯＵＴ）を参照して説明したような方式で、半導体集積回路内にある遅延回路の遅延時間を調節するのに用いることができる。
【００５２】
図１３は、図１２の遅延調節回路内にある遅延部７００の一例を示すブロック図である。図１３を参照すると、遅延部７００は、カスケード連結された八つの遅延セル（７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０）で構成し、遅延セルそれぞれの出力ノードで遅延した入力信号（ＤＬ１〜ＤＬ８）を出力する。遅延セル７１０の入力端子には入力信号（ＩＮ）が印加される。遅延セル（７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０）は、それぞれ図７に示した遅延セル１１１を用いることができる。
【００５３】
図１３の遅延部７００は、図６の遅延部とは違って、カスケード連結された遅延セル（７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０）それぞれの出力端子で遅延時間が互いに異なる遅延した入力信号（ＤＬ１〜ＤＬ８）が出力される。
【００５４】
図１４は、図１２の遅延調節回路の比較部を構成する比較器の一例を示す回路図である。比較器８１０は、ＮＡＮＤゲート８１１、インバータ８１２、伝達ゲート（８１３、８１５）、及びラッチ回路（８１４、８１６）を備える。
【００５５】
ＮＡＮＤゲート８１１とインバータ８１２は、入力信号（ＩＮ）と同一の位相を有するパルス信号（ＰＵ）と遅延した入力信号（ＤＬ１〜ＤＬ８）うちのいずれか一つとに対してＡＮＤ演算を行う。第１伝達ゲート８１３は、パルス信号（ＰＵ）と反転されたパルス信号（ＰＵＢ）とに応答してインバータ８１２の出力信号を第１ラッチ回路８１４に伝達する。第１ラッチ回路８１４は、第１伝達ゲート８１３の出力信号をラッチする。第２伝達ゲート８１５は、パルス信号（ＰＵ）と反転されたパルス信号（ＰＵＢ）とに応答して第１ラッチ回路８１４の出力信号を第２ラッチ回路８１６に伝達する。第２ラッチ回路８１６は、第２伝達ゲート８１５の出力信号をラッチする。図に示していないが、比較器（８２０乃至８８０）それぞれも比較器８１０と同一または類似の構造及び動作特性を有することができる。
【００５６】
以下、図１４の比較器８１０の動作を説明する。
パルス信号（ＰＵ）は、入力信号（ＩＮ）と同一の位相を有するパルス信号であり、反転されたパルス信号（ＰＵＢ）は、入力信号（ＩＮ）と反対の位相を有するパルス信号である。パルス信号（ＰＵ）と遅延した入力信号（ＤＬ１）とが全てロジック「ハイ」であると、インバータ８１２の出力信号はロジック「ハイ」であり、比較器８１０の出力信号（Ｃ０１）はロジック「ハイ」になる。比較器８１０は、パルス信号（ＰＵ）と反転されたパルス信号（ＰＵＢ）とによってスイッチングする伝達ゲート（８１３、８１５）を備える。第１伝達ゲート８１３は、パルス信号（ＰＵ）がロジック「ハイ」であるときオンされ、パルス信号（ＰＵ）がロジック「ロー」であるときオフされる。これと反対に、第２伝達ゲート８１５は、パルス信号（ＰＵ）がロジック「ロー」であるときにオンされ、パルス信号（ＰＵ）がロジック「ハイ」であるときにオフされる。したがって、比較器８１０は、パルス信号（ＰＵ）がロジック「ハイ」状態からロジック「ロー」状態に変わるとき、入力信号（ＩＮ）を出力信号（Ｃ０１）として出力する。即ち、入力信号（ＩＮ）がロジック「ハイ」状態からロジック「ロー」状態に変わるとき、比較器８１０は、入力信号（ＩＮ）を出力信号（Ｃ０１）として出力する。
【００５７】
図１５は、図１２の遅延調節回路のコンバータ部９００の一例を示すブロック図である。図１６を参照すると、コンバータ部９００は、第１乃至第８コンバータ（９１０、９２０、９３０、９４０、９５０、９６０、９７０、９８０）を備える。
【００５８】
第１コンバータ９１０は、比較部８００の出力信号（Ｃ０８）に応答して第１データ（Ｄ７）を発生させる。第２コンバータ９２０は、比較部８００の出力信号（Ｃ０７）と第１データ（Ｄ７）に応答して第２データ（Ｄ０６）を発生させる。第３コンバータ９３０は、比較部８００の出力信号（Ｃ０６）と第２データ（Ｄ０６）に応答して第３データ（Ｄ０５）を発生させる。第４コンバータ９４０は、比較部８００の出力信号（Ｃ０５）と第３データ（Ｄ０５）に応答して第４データ（Ｄ４）を発生させる。第５コンバータ９５０は、比較部８００の出力信号（Ｃ０４）と第４データ（Ｄ４）に応答して第５データ（Ｄ３）を発生させる。第６コンバータ９６０は、比較部８００の出力信号（Ｃ０３）と第５データ（Ｄ３）に応答して第６データ（Ｄ２）を発生させる。第７コンバータ９７０は、比較部８００の出力信号（Ｃ０２）と第６データ（Ｄ２）に応答して第７データ（Ｄ１）を発生させる。第８コンバータ９８０は、比較部８００の出力信号（Ｃ０１）と第７データ（Ｄ０１）に応答して第８データ（Ｄ０）を発生させる。
【００５９】
図１６は、図１５のコンバータ部を構成する第１コンバータ９１０を示す回路図である。図１５を参照すると、第１コンバータ９１０は、抵抗（Ｒ１）で構成されている。
図１７は、図１５のコンバータ部を構成する第２コンバータ９２０を示す回路図である。図１７を参照すると、第２コンバータ９２０は伝達ゲート９２１、インバータ（９２２、９２５）、ＮＭＯＳトランジスタ９２３、及びラッチ回路９２４を備える。
【００６０】
インバータ９２２は、第１データ（Ｄ７）を反転させる。伝達ゲート９２１は、第１データ（Ｄ７）に応答して比較部（図１２の８００）の出力信号（Ｃ０７）をノード（Ｎ９０１）に伝達する。ＮＭＯＳトランジスタ９２３は、第１データ（Ｄ７）に応答してノード（Ｎ９０１）の電圧を接地電圧（ＧＮＤ）レベルに低下させる。ラッチ回路９２４は、ノード（Ｎ９０１）の信号をラッチする機能を果たす。インバータ９２５は、ラッチ回路９２４の出力信号を反転させる機能を果たす。
【００６１】
図１７を参照すると、前のコンバータ（図１５の９１０）の出力信号である第１データ（Ｄ７）がロジック「ハイ」であるときには、第２データ（Ｄ６）はロジック「ロー」を維持し、第１データ（Ｄ７）がロジック「ロー」であるとき、ＮＭＯＳトランジスタ９２３がオフされかつ比較部（図１２の８００）の出力信号（Ｃ０７）は第２データ（Ｄ６）として出力される。
図面に示していないが、第３乃至第７コンバータ（９３０乃至９７０）それぞれも第２コンバータ９２０と同一または類似の構造及び動作特性を有することができる。
【００６２】
図１８は、図１５のコンバータ部を構成する第８コンバータ９８０を示す回路図である。図１８を参照すると、第８コンバータ９８０は、第１伝達ゲート９８１、ＮＭＯＳトランジスタ９８３、第２伝達ゲート９８４、ＰＭＯＳトランジスタ９８６、ラッチ回路９８７、及びインバータ（９８２、９８５、９８８）を備える。
【００６３】
インバータ９８２は、第７データ（Ｄ１）を反転させる。第１伝達ゲート９８１は、第７データ（Ｄ１）とインバータ９８２の出力信号とに応答して比較部（図１２の８００）の出力信号（Ｃ０１）をノード（Ｎ９０２）に伝達する。ＮＭＯＳトランジスタ９８３は、第７データ（Ｄ１）に応答してノード（Ｎ９０２）の電圧を接地電圧（ＧＮＤ）レベルに低下させる。インバータは９８５は、比較部（図１２の８００）の出力信号（Ｃ０１）を反転させる。第２伝達ゲート９８４は、比較部８００の出力信号（Ｃ０１）とインバータ９８５の出力信号とに応答してノード（Ｎ９０２）の信号をノード（Ｎ９０３）に伝達する。ＰＭＯＳトランジスタ９８６は、比較部（図１２の８００）の出力信号（Ｃ０１）に応答してノード（Ｎ９０３）の電圧を電源電圧（ＶＤＤ）レベルに上昇させる。ラッチ回路９８７は、ノード（Ｎ９０３）の信号をラッチする。インバータ９８８は、ラッチ回路９８７の出力信号を反転させる。
【００６４】
図１８を参照すると、前のコンバータ（図１５の９７０）の出力信号である第７データ（Ｄ１）がロジック「ハイ」であるときはその出力信号、即ち、第８データ（Ｄ０）はロジック「ロー」を維持し、第７データ（Ｄ１）がロジック「ロー」であるとき、ＮＭＯＳトランジスタ９８３がオフされながら比較部（図１２の８００）の出力信号（Ｃ０１）は第８データ（Ｄ０）として出力される。比較部（図１２の８００）０の出力信号（Ｃ０１）がロジック「ロー」であると、ＰＭＯＳトランジスタ９８６がオンされ、ノード（Ｎ９０３）がロジック「ハイ」になり、第８データ（Ｄ０）はロジック「ハイ」になる。
【００６５】
図４及び図１２では、例えば、８ビットを有する制御信号（図４及び図１２のＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７）を用いて遅延回路の遅延時間を調節する遅延調節回路について説明したが、この技術分野の通常の知識を有する者であれば、本発明を１より大きく８よりは小さい数のビットを有する制御信号を用いて遅延回路の遅延時間を調節する遅延調節回路に適用することができるだろう。勿論、図４及び図１２の遅延調節回路は８より大きい数のビットを有する遅延調節信号を用いて遅延回路の遅延時間を調節するように構成することもできる。
【産業上の利用可能性】
【００６６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【００６７】
前述したように、本発明による遅延調節回路は、半導体製造工程、温度、電圧など、遅延調節回路を内装する半導体装置の動作に影響を及ぼす動作条件が変化しても遅延時間を一定範囲内に入るように調節することができ、したがって、製造工程、温度、電圧変化のような動作条件を考慮して半導体装置が正常的動作可能にする。
【図面の簡単な説明】
【００６８】
【図１】本発明による遅延時間の検出方法の概念を示すブロック図である。
【図２】図１の回路に対する動作タイミング図である。
【図３】図１の回路に対する動作タイミング図である。
【図４】本発明の第１実施例による遅延調節回路を示すブロック図である。
【図５】図４の遅延調節回路内にある遅延検出回路の一例を示す図面である。
【図６】図５の遅延検出回路内にある遅延部の一例を示す回路図である。
【図７】図６の遅延部を構成する遅延セルの一例を示す回路図である。
【図８】図４の遅延調節回路内にある第１パルス発生器２００の一例を示す回路図である。
【図９】図４の遅延調節回路内にあるカウンタ制御回路の一例を示す回路図である。
【図１０】図４の遅延調節回路内にある第２パルス発生器５００の一例を示す回路図である。
【図１１】図４に示した遅延調節回路に対するタイミングダイアグラムである。
【図１２】本発明の第２実施例による遅延調節回路を示すブロック図である。
【図１３】図１２の遅延調節回路内にある遅延部７００の一例を示すブロック図である。
【図１４】図１２の遅延調節回路の比較部を構成する比較器の一例を示す回路図である。
【図１５】図１２の遅延調節回路のコンバータ部の一例を示すブロック図である。
【図１６】図１５のコンバータ部を構成するコンバータ９１０を示す回路図である。
【図１７】図１５のコンバータ部を構成するコンバータ９２０を示す回路図である。
【図１８】図１５のコンバータ部を構成するコンバータ９８０を示す回路図である。
【符号の説明】
【００６９】
１００ 遅延検出回路
１１０、７００ 遅延部
１１１〜１１８ 遅延セル
１２０、８００ 比較部
１３０、５３０、８１４、８１６、９８７ ラッチ回路
２００、５００、６００ パルス発生器
３００ カウンタ制御回路
４００ カウンタ
９００ コンバータ部
【技術分野】
【０００１】
本発明は、遅延調節回路に係り、特に半導体装置の遅延調節回路に関するものである。
【背景技術】
【０００２】
最近、半導体集積回路が高速に動作することに応じて、製造工程、温度、電圧など動作条件によって遅延回路の遅延時間が変化する。このような動作条件による遅延時間の変化は、集積回路の動作に大きな影響を及ぼすことがある。即ち、遅延回路の遅延時間が変わると、設計マージンが減少し、遅延回路を含む集積回路が誤動作する場合もある。言い換えれば、製造工程、温度、電圧などによる遅延時間の変動は、集積回路の信頼性と安定性とに大きな影響を及ぼすことがある。
【０００３】
例えば、半導体装置の温度がある水準を超えると、遅延時間も増加し、したがって間違ったデータが出力される。これと同様に、半導体装置の供給電圧が変わるときにも遅延時間が変わることがあり、したがって、希望しないデータが出力される。
【０００４】
半導体装置の信頼性に悪影響を及ぼし得る動作条件の観点から、半導体装置が安定した遅延時間を維持可能にする遅延回路の必要性は相変わらずである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記のような問題点を解決するための本発明の目的は、半導体製造工程、温度、電圧などの動作条件が変化しても遅延時間を一定範囲内に入るように調節可能な遅延調節回路を提供することにある。
【０００６】
本発明の他の目的は、半導体製造工程、温度、電圧などの動作条件が変化しても遅延時間を一定範囲内に入るように調節可能な遅延調節方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の第１実施形態による遅延調節回路は、遅延検出回路、第１パルス発生器、カウンタ制御回路、及びｎビットカウンタを備える。
【０００８】
遅延検出回路は、デジタル出力信号に応答して入力信号を所定時間遅延させ、入力信号と前記遅延した入力信号を互いに比較して第１信号を発生させる。第１パルス発生器は、入力信号に応答して所定のパルス幅を有する第２信号を発生させる。カウンタ制御回路は、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる。ｎビットカウンタは、カウントアップ信号とカウントダウン信号とに応答してデジタル出力信号を発生させ、所定時間を２ｎ（ｎは自然数）区間に分ける。
【０００９】
本発明の第１実施形態による遅延調節回路の遅延検出回路は、遅延部、比較部、及びラッチ回路を備える。遅延部は、デジタル出力信号に応答して入力信号を所定時間遅延させ、遅延した入力信号を発生させる。比較部は、入力信号と遅延した入力信号とを比較する。
【００１０】
本発明の第２実施形態による遅延調節回路は、遅延部、及び比較部を備える。遅延部は、入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる。比較部は、入力信号と遅延した入力信号それぞれとを比較して複数の第１信号を発生させる。
【００１１】
本発明の第２実施形態による遅延調節回路は、比較部の第１信号を第２信号に変換するコンバータ部を更に備えることができる。
【００１２】
本発明の第１実施形態による遅延調節方法は、デジタル出力信号に応答して入力信号を所定時間遅延させる段階と、入力信号と遅延した入力信号とを互いに比較し、第１信号を発生される段階と、入力信号に応答して所定のパルス幅を有する第２信号を発生させる段階と、第１信号と第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる段階と、及びカウントアップ信号とカウントダウン信号とに応答して所定時間を２ｎ（ｎは自然数）区間に分けるためのデジタル出力信号を発生させる段階と、を備える。
【００１３】
本発明の第２実施形態による遅延調節方法は、入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる段階と、入力信号と遅延した入力信号それぞれとを比較して複数の第１信号を発生させる段階を備える。
【００１４】
本発明の第２実施形態による遅延調節方法は、第１信号を第２信号に変換する段階を更に備えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。
図１は、本発明による遅延時間を調節する方法を示す概略図である。図１の回路は、遅延部１０と比較器２０とを備える。遅延部１０は、入力信号（ＩＮ）を受信し、遅延制御信号（ＤＣＯＮ）の制御下に入力信号（ＩＮ）を一定時間遅延させた後、遅延した入力信号（ＤＩＮ）を発生させる。比較器２０は、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とに応答して出力信号（ＤＯＵＴ）を発生させる。
【００１６】
図２及び図３は、図１の回路に対する動作タイミング図である。
以下、図１、図２、及び図３を参照して、本発明による遅延検出方法を説明する。図２では、遅延した入力信号（ＤＩＮ）のハイレベルが入力信号（ＩＮ）のハイレベルと重なる区間が存在し、出力信号（ＤＯＵＴ）は、この二つの信号が重なる期間、ロジックハイ状態を維持する。図３では、遅延した入力信号（ＤＩＮ）のハイレベルが入力信号（ＩＮ）のハイレベルと重なる区間が存在せず、出力信号（ＤＯＵＴ）は継続ロジックロー状態を維持する。
【００１７】
図４は、本発明の第１実施例による遅延調節回路を示すブロック図である。図４を参照すると、遅延調節回路は、遅延検出回路１００、第１パルス発生器２００、カウンタ制御回路３００、及びカウンタ４００を備える。また、遅延調節回路は、第２パルス発生器５００を備えることができる。
【００１８】
遅延検出回路１００は、遅延制御信号（ＤＣＯＮ）に応答して入力信号（ＩＮ）を所定時間遅延させ、入力信号（ＩＮ）と遅延した入力信号とを互いに比較し、第１信号（ＤＯＵＴ）を発生させる。ここで、遅延制御信号（ＤＣＯＮ）は、遅延調節回路の出力信号（ＯＵＴ）であり、図４の例では、８ビットのデジタル信号である。第１パルス発生器２００は、入力信号（ＩＮ）に応答して所定のパルス幅を有する第２信号（ＰＯ）を発生させる。カウンタ制御回路３００は、第１信号（ＤＯＵＴ）と第２信号（ＰＯ）とに応答してカウントアップ信号（ＣＵＰ）とカウントダウン信号（ＣＤＮ）を発生させる。カウンタ４００は、カウントアップ信号（ＣＵＰ）とカウントダウン信号（ＣＤＮ）とに応答して８ビットのデジタル信号である遅延調節回路の出力信号（ＯＵＴ）を発生させる。カウンタ４００はまた、リセット信号（ＲＥＳＥＴ）によってリセットされる。第２パルス発生器５００は、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）とに応答してパルス形態の入力信号（ＩＮ）を発生させる。
【００１９】
以下、図４に示した遅延調節回路の動作を説明する。
図４を参照すると、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）とに応答して発生された入力信号（ＩＮ）は、遅延検出回路１００と第１パルス発生器２００とに伝達される。遅延検出回路１００は、入力信号（ＩＮ）を所定時間遅延させる。遅延検出回路１００内で遅延される遅延時間は、遅延調節回路の出力信号（ＯＵＴ）がフィードバック信号である遅延制御信号（ＤＣＯＮ）によって調節される。なお、遅延検出回路１００は、入力信号（ＩＮ）と遅延した入力信号とを互いに比較して第１信号（ＤＯＵＴ）を発生させる。
【００２０】
第１パルス発生器２００は、入力信号（ＩＮ）に応答して所定のパルス幅を有する第２信号（ＰＯ）を発生させる。第２信号（ＰＯ）は、カウンタ制御回路３００の基準信号として用いられる。カウンタ制御回路３００は、第２信号（ＰＯ）を基準として第１信号（ＤＯＵＴ）の状態によってカウントアップ信号（ＣＵＰ）またはカウントダウン信号（ＣＤＮ）をロジック「ハイ」にする。カウンタ４００は、カウントアップ信号（ＣＵＰ）とカウントダウン信号（ＣＤＮ）とに応答して遅延調節回路の出力信号（ＯＵＴ）を発生させる。図４の例で、カウンタ４００は、非循環式３ビットカウンタであり、８ビットの遅延調節回路の出力信号（ＯＵＴ）を出力する。
カウンタ４００は、非循環式であるので、出力信号（ＯＵＴ）が「０」であるとき、カウントダウン信号（ＣＤＮ）が発生しても「７」にならず、「０」を維持する。同様に、出力信号（ＯＵＴ）が「７」であるとき、カウントアップ信号（ＣＵＰ）が発生しても「０」にならず「７」を維持する。遅延検出回路１００内で遅延される遅延時間が短いと、カウントアップ信号（ＣＵＰ）をロジック「ハイ」にしてカウンタ４００の出力、即ち、遅延制御信号（ＤＣＯＮ）を１ビット増加させる。したがって、フィードバックされる遅延制御信号（ＤＣＯＮ）によって遅延検出回路１００内で遅延される遅延時間が増加する。これと反対に、遅延検出回路１００内で遅延される遅延時間が長いと、カウントダウン信号（ＣＤＮ）をロジック「ハイ」にしてカウンタ４００の出力、即ち、遅延制御信号（ＤＣＯＮ）を１ビット減少させる。したがって、フィードバックされる遅延制御信号（ＤＣＯＮ）によって遅延検出回路１００内で遅延される遅延時間が減少する。
【００２１】
遅延調節回路の出力信号（ＯＵＴ）は、半導体集積回路内にある遅延回路の遅延時間を調節するのに用いることができる。したがって、図４の遅延調節回路は、製造工程、温度、電圧などの可変する動作条件を考慮して、そのような動作条件が変わるときに遅延時間を感知することで、遅延時間が所定の範囲内に維持されるように調節することができる。
【００２２】
図５は、図４の遅延調節回路内にある遅延検出回路１００の一例を示す図である。図５を参照すると、遅延検出回路１００は、遅延部１１０、比較部１２０、ラッチ回路１３０、及びインバータ１４０を備える。
【００２３】
遅延部１１０は、遅延制御信号（ＤＣＯＮ）に応答して入力信号（ＩＮ）を所定時間遅延させ、遅延した入力信号（ＤＩＮ）を発生させる。比較部１２０は、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とを比較する。ラッチ回路１３０は、比較部１２０の出力信号をラッチする。インバータ１４０は、ラッチ回路１３０の出力信号を反転させ、第１信号（ＤＯＵＴ）を発生させる。
【００２４】
比較部１２０は、ＮＡＮＤゲート１２１、インバータ（１２２、１２４）、及び伝達ゲート１２３を備える。ＮＡＮＤゲート１２１とインバータ１２２とは、ＡＮＤゲートの機能を果たし、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とに対してＡＮＤ演算を行う。伝達ゲート１２３は、入力信号（ＩＮ）に応答してインバータ１２４の出力信号を後の段に伝達する。
【００２５】
以下、図５に示した遅延検出回路１００の動作を説明する。
遅延部１１０は、遅延制御信号（ＤＣＯＮ）の値によって遅延時間を調節し、調節された遅延時間だけ遅延した信号を出力する。入力信号（ＩＮ）と遅延部１１０で発生された遅延した入力信号（ＤＩＮ）とは、比較部１２０で互いに比較される。比較部１２０は、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とに対してＡＮＤ演算を行い、入力信号（ＩＮ）に応答して結果を出力する。
【００２６】
入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在すると、比較部１２０の出力信号は、ロジック「ハイ」であるパルス信号が発生される。入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在しないと、比較部１２０の出力信号はロジック「ロー」の状態を維持する。
【００２７】
図６は、図５の遅延検出回路１００内にある遅延部１１０の一例を示す回路図である。図６を参照すると、遅延部１１０は、遅延セル（１１１〜１１８）とスイッチ（ＳＷ１〜ＳＷ８）とを備える。遅延セル（１１１〜１１８）は、入力信号（ＩＮ）が印加される入力ノード（Ｎ１０１）と遅延した入力信号（ＤＩＮ）が出力される出力ノード（Ｎ１０２）との間にカスケード連結されている。スイッチ（ＳＷ１〜ＳＷ８）は、入力ノード（Ｎ１０１）及び遅延セル（１１１〜１１８）の間のノードそれぞれと出力ノード（Ｎ１０２）との間に連結されており、遅延制御信号（ＤＣＯＮ）によってスイッチングする。遅延制御信号（ＤＣＯＮ）は、８ビットの信号であって、八つの信号（Ｄ０〜Ｄ７）で構成される。遅延部１１０を構成する遅延セル（１１１〜１１８）は、全て同一の構成を有することができ、同一の遅延時間を有することができる。
【００２８】
以下、図６の遅延部１１０の動作を説明する。
図６に示したように、遅延制御信号（ＤＣＯＮ）のビット構造が００００００００、即ち、遅延制御信号（ＤＣＯＮ）の全てのビットがロジック「０」であると、スイッチ（ＳＷ１〜ＳＷ８）がオープンされ、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間には、全ての遅延セル（１１１〜１１８）が互いにカスケード連結される。ここでは、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）との間の遅延時間が最も長くなる。
【００２９】
遅延制御信号（ＤＣＯＮ）のビット構造が１０００００００、即ち、デジタル出力信号（ＤＣＯＮ）のビット（Ｄ０）がロジック「１」であり、残りのビット（Ｄ１〜Ｄ７）が全てロジック「０」であると、スイッチ（ＳＷ１）はオンされ、残りのスイッチ（ＳＷ
１〜ＳＷ８）はオフされる。ここで、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）とは短絡され、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間にある遅延セル（１１１〜１１８）は、遅延部１１０の遅延時間に寄与できない。ここでは、入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）との間の遅延時間が最も短くなる。
【００３０】
遅延制御信号（ＤＣＯＮ）のビット構造が０１００００００、即ち、デジタル出力信号（ＤＣＯＮ）のビット（Ｄ１）がロジック「１」であり、残りのビット（Ｄ０、Ｄ２〜Ｄ６）が全てロジック「０」であると、スイッチ（ＳＷ２）はオンされ、残りのスイッチ（ＳＷ１、ＳＷ３〜ＳＷ８）はオフされる。ここで、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間の遅延セル（１１１〜１１８）のうち、遅延セル１１１のみ遅延部１１０の遅延時間に寄与し、残りの遅延セル（１１２〜１１８）は、時間遅延に寄与できない。この場合の遅延時間は相対的に短いといえる。
【００３１】
遅延制御信号（ＤＣＯＮ）のビット構造が０００００００１、即ち、遅延制御信号（ＤＣＯＮ）のビット（Ｄ７）がロジック「１」であり、残りのビット（Ｄ０〜Ｄ６）が全てロジック「０」であると、スイッチ（ＳＷ８）はオンされ、残りのスイッチ（ＳＷ１〜ＳＷ７）はオフされる。ここで、入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間の遅延セル（１１１〜１１８）のうち、遅延セル（１１１〜１１７）は、遅延部１１０の遅延時間に寄与し、遅延セル１１８は時間遅延に寄与できない。この場合の遅延時間は相対的に長いといえる。
【００３２】
このように、遅延調節回路の遅延部１１０は、遅延制御信号（ＤＣＯＮ）の値によって入力ノード（Ｎ１０１）と出力ノード（Ｎ１０２）との間に連結されている遅延セル（１１１〜１１８）のうち、遅延時間に寄与する遅延セルの数を調節することで、遅延時間を調節することができる。
【００３３】
図７は、図６の遅延部１１０を構成する遅延セルの一例を示す回路図である。遅延セル１１１は、インバータ（ＩＮＶ１１〜ＩＮＶ１４）、ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）、及びＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）を備える。
【００３４】
インバータ（ＩＮＶ１１〜ＩＮＶ１４）は、カスケード連結されている。ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）は、インバータ（ＩＮＶ１１〜ＩＮＶ１４）それぞれの出力端子と電源電圧（ＶＤＤ）との間に連結されており、ＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）それぞれの出力端子と接地電圧（ＧＮＤ）との間に連結されている。
【００３５】
入力信号（ＩＮ）は、インバータ（ＩＮＶ１１〜ＩＮＶ１４）、ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）及びＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）によって一定時間に遅延される。入力信号（ＩＮ）の上昇時間と下降時間とを同一にするために、ＰＭＯＳキャパシタ（ＰＣ１〜ＰＣ４）とＮＭＯＳキャパシタ（ＮＣ１〜ＮＣ４）とを電源電圧（ＶＤＤ）と接地電圧（ＧＮＤ）との間に対として配置する。
【００３６】
図８は、図４の調節回路内にある第１パルス発生器２００の一例を示す回路図である。図８を参照すると、第１パルス発生器２００は、遅延回路２３０とＡＮＤゲート２４０とを備える。ＡＮＤゲート２４０は、ＮＡＮＤゲート２４１とインバータ２４２とで構成される。また、第１パルス発生器２００は、インバータ２１０とキャパシタ対２２０とを更に備えることができる。キャパシタ対２２０は、ＰＭＯＳキャパシタ２２１とＮＭＯＳキャパシタ２２２とで構成される。
【００３７】
インバータ２１０は、入力信号（ＩＮ）を反転させ、一定時間遅延させる。キャパシタ対２２０は、入力信号（ＩＮ）の上昇時と下降時とに入力信号（ＩＮ）を同一に遅延させる。遅延回路２３０は、ノードＮ２０１の信号を所定時間遅延させる機能をする。ＡＮＤゲート２４０は、ノード（Ｎ２０１）の信号と遅延回路２３０の出力信号とに対してＡＮＤ演算を行う。
【００３８】
第１パルス発生器２００の出力信号（Ｐ０）は、ノード（Ｎ２０１）の信号のロジック「ハイ」レベルと遅延回路２３０の出力信号のロジック「ハイ」レベルとの重なる時間だけのパルス幅を有する。遅延回路２３０による遅延時間は、インバータ（２３１、２３２、２３３）とＮＭＯＳキャパシタ（２３４、２３５、２３６）とによって決定される。第１パルス発生器２００の出力信号（Ｐ０）は、遅延調節器のカウンタ制御回路（図４の３００）の基準信号として用いられる。
【００３９】
図９は、図４の遅延調節回路内にあるカウンタ制御回路３００の一例を示す回路図である。図９を参照すると、カウンタ制御回路３００は、インバータ（３３０、３４０、３５０）、及びＮＡＮＤゲート（３１０、３２０）を備える。
【００４０】
インバータ３５０は、遅延検出回路（図４の１００）の出力信号（ＤＯＵＴ）を反転させる。ＮＡＮＤゲート３１０は、第１パルス発生器（図４の２００）の出力信号（Ｐ０）と遅延検出回路（図４の１００）の出力信号（ＤＯＵＴ）とに対してＮＡＮＤ演算を行う。インバータ３３０は、ＮＡＮＤゲート３１０の出力信号を反転させ、カウントアップ信号（ＣＵＰ）を発生させる。ＮＡＮＤゲート３２０は、第１パルス発生器（図４の２００）の出力信号（Ｐ０）とインバータ３５０の出力信号とに対してＮＡＮＤ演算を行う。インバータ３４０は、ＮＡＮＤゲート３２０の出力信号を反転させ、カウントダウン信号（ＣＤＮ）を発生させる。
【００４１】
図１０は、図４の遅延調節回路内にある第２パルス発生器５００の一例を示す回路図である。図１０を参照すると、第２パルス発生器５００は、ＮＡＮＤゲート５１０、インバータ５２０、ＰＭＯＳトランジスタ（ＭＰ１）、ＮＭＯＳトランジスタ（ＭＮ１）、及びラッチ回路５３０を備える。
【００４２】
ＮＡＮＤゲート５１０とインバータ５２０とは、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）対してＡＮＤ演算を行う。ＰＭＯＳトランジスタ（ＭＰ１）は、クロック信号（ＣＬＫ）に応答してノード（Ｎ５０１）を電源電圧（ＶＤＤ）のレベルにプルアップさせる。ＮＭＯＳトランジスタ（ＭＮ１）は、インバータ５２０の出力信号に応答してノード（Ｎ５０１）を接地電圧（ＧＮＤ）のレベルにプルダウンさせる。ラッチ回路５３０は、ノード（Ｎ５０１）の信号をラッチする機能を果たす。
【００４３】
図１１は、図４に示した本発明の第１実施例による遅延調節回路に対するタイミングダイアグラムである。
図１１を参照すると、イネーブル信号（ＯＰ）がロジック「ハイ」であるとき、クロック信号（ＣＬＫ）がロジック「ロー」からロジック「ハイ」に変わる瞬間にパルス形態の入力信号（ＩＮ）が発生される。入力信号（ＩＮ）と遅延した入力信号（ＤＩＮ）とをＡＮＤ演算した結果が遅延検出回路（図４の１００）の出力信号（ＤＯＵＴ）になる。入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる場合に検出回路（図４の１００）の出力信号（ＤＯＵＴ）がパルス形態に発生する。パルス（Ｄ０１）が発生すると、カウントアップ信号（ＣＵＰ）のパルス（Ｕ１）が発生する。図４乃至図６を参照すると、カウントアップ信号（ＣＵＰ）のパルス（Ｕ１）が発生すると、カウンタ４００の出力信号（ＯＵＴ）、即ち、遅延信号（ＤＣＯＮ）が１ビットシフトされる。例えば、遅延制御信号（ＤＣＯＮ）が１０００００００から０１００００００に変わると、遅延部１１０の出力信号である遅延した入力信号（ＤＩＮ）は、前より遅延セル１１１による遅延時間だけ増加した遅延時間を有する。遅延時間が増加して入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在しないようになると、検出回路（図４の１００）の出力信号（ＤＯＵＴ）のパルスは発生せず、カウントダウン信号（ＣＤＮ）のパルス（Ｄ１）が発生する。パルス（Ｄ０２）の発生に起因してカウントアップ信号（ＣＵＰ）のパルス（Ｕ２）が発生され、パルス（Ｄ０３）の発生に起因してカウントアップ信号（ＣＵＰ）のパルス（Ｕ３）が発生される。
【００４４】
図４及び図６を再び参照すると、カウントアップ信号（ＣＵＰ）のパルス（Ｕ３）が発生するとカウント４００の出力信号（ＯＵＴ）、即ち、遅延制御信号（ＤＣＯＮ）が１ビットシフトされる。したがって、遅延部１１０の出力信号である遅延した入力信号（ＤＩＮ）は、前より増加した遅延時間を有する。遅延時間が増加して入力信号（ＩＮ）のロジック「ハイ」レベルと遅延した入力信号（ＤＩＮ）のロジック「ハイ」レベルとが重なる部分が存在しないようになると、検出回路（図４の１００）の出力信号（ＤＯＵＴ）のパルスは発生せず、カウントダウン信号（ＣＤＮ）のパルス（Ｄ２）が発生する。
【００４５】
図１２は、本発明の第２実施例による遅延調節回路を示すブロック図である。図１２を参照すると、遅延調節回路は、遅延部７００、比較部８００、及びコンバータ部９００を備える。また、遅延調節回路は、パルス発生器６００、及びインバータ（ＩＮＶ１、ＩＮＶ２）を備える。
【００４６】
パルス発生器６００は、クロック信号（ＣＬＫ）とイネーブル信号（ＯＰ）とに応答して入力信号（ＩＮ）を発生させる。インバータ（ＩＮＶ１）は、入力信号（ＩＮ）を反転させ、インバータ（ＩＮＶ２）は、インバータ（ＩＮＶ１）の出力信号（ＰＵＢ）を反転させる。インバータ（ＩＮＶ１）の出力信号（ＰＵＢ）は、入力信号（ＩＮ）と位相が反対であるパルス信号であり、インバータ（ＩＮＶ２）の出力信号（ＰＵ）は、入力信号（ＩＮ）と位相が同一のパルス信号である。
【００４７】
遅延部７００は、入力信号（ＩＮ）を受信し、遅延時間が互いに異なる八つの遅延した入力信号（ＤＬ１〜ＤＬ８）を発生させる。 比較部８００は、比較器（８１０、８２０、８３０、８４０、８５０、８６０、８７０、８８０）で構成され、入力信号（ＩＮ）と遅延した入力信号（ＤＬ１〜ＤＬ８）それぞれとを比較して八つの信号（Ｃ０１〜Ｃ０８）を発生させる。
コンバータ部９００は、比較部８００の出力信号（Ｃ０１〜Ｃ０８）を実際遅延回路に使用可能な信号（Ｄ０〜Ｄ７）に変換する。
【００４８】
以下、 図１２に示した発明の第２実施例よる遅延調節回路の動作を説明する。
図１２の遅延調節回路は、遅延部を制御するためのフィードバックループがなく、遅延部７００は遅延時間が互いに異なる八つの遅延した入力信号（ＤＬ１〜ＤＬ８）を発生させる。比較部８００を構成する比較器（８１０、８２０、８３０、８４０、８５０、８６０、８７０、８８０）は、それぞれ入力信号（ＩＮ）と遅延した入力信号（ＤＬ１〜ＤＬ８）より一つを比較する。
【００４９】
遅延した入力信号（ＤＬ１〜ＤＬ８）のうちには、ロジック「ハイ」レベルが入力信号（ＩＮ）のロジック「ハイ」レベルと重なる部分が存在しない入力信号と、重なる部分が存在する入力信号があるようになる。遅延した入力信号（ＤＬ１〜ＤＬ８）それぞれのロジック「ハイ」レベルが入力信号（ＩＮ）のロジック「ハイ」レベルと重なる部分が存在すると、比較部８００内の対応する比較器はロジック「ハイ」である信号を出力し、重なる部分が存在しないと、比較部８００内の対応する比較器は、ロジック「ロー」である信号を出力する。
【００５０】
比較部８００の出力信号（Ｃ０１〜Ｃ０８）には、ロジック「ハイ」である信号が多数存在することができる。しかし、図６に示したように、一度に一つのスイッチをオンさせる構造を有する遅延回路に用いるには、比較部８００の出力信号（Ｃ０１〜Ｃ０８）は、ロジック「ハイ」である状態が同時に二つ以上存在してはいけない。コンバータ部９００は、比較部８００の出力信号（Ｃ０１〜Ｃ０８）を実際の遅延回路に使用可能な信号（Ｄ０〜Ｄ７）に変換する。例えば、Ｃ０１＝１、Ｃ０２＝１、Ｃ０３＝１、Ｃ０４＝１、Ｃ０５＝０、Ｃ０６＝０、Ｃ０７＝０、及びＣ０８＝０である場合、コンバータ部９００の出力信号は、Ｄ０＝０、Ｄ１＝０、Ｄ２＝０、Ｄ３＝１、Ｄ４＝０、Ｄ５＝０、Ｄ６＝０、及びＤ７＝０であることができる。即ち、Ｃ０８から始めてＣ０１までの値のうち、「０」から「１」に変わるときの値を「１」にし、残りの信号は「０」に設定する。
【００５１】
コンバータ部９００の出力信号（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７）は、図４の遅延調節回路の出力信号（ＤＯＵＴ）を参照して説明したような方式で、半導体集積回路内にある遅延回路の遅延時間を調節するのに用いることができる。
【００５２】
図１３は、図１２の遅延調節回路内にある遅延部７００の一例を示すブロック図である。図１３を参照すると、遅延部７００は、カスケード連結された八つの遅延セル（７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０）で構成し、遅延セルそれぞれの出力ノードで遅延した入力信号（ＤＬ１〜ＤＬ８）を出力する。遅延セル７１０の入力端子には入力信号（ＩＮ）が印加される。遅延セル（７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０）は、それぞれ図７に示した遅延セル１１１を用いることができる。
【００５３】
図１３の遅延部７００は、図６の遅延部とは違って、カスケード連結された遅延セル（７１０、７２０、７３０、７４０、７５０、７６０、７７０、７８０）それぞれの出力端子で遅延時間が互いに異なる遅延した入力信号（ＤＬ１〜ＤＬ８）が出力される。
【００５４】
図１４は、図１２の遅延調節回路の比較部を構成する比較器の一例を示す回路図である。比較器８１０は、ＮＡＮＤゲート８１１、インバータ８１２、伝達ゲート（８１３、８１５）、及びラッチ回路（８１４、８１６）を備える。
【００５５】
ＮＡＮＤゲート８１１とインバータ８１２は、入力信号（ＩＮ）と同一の位相を有するパルス信号（ＰＵ）と遅延した入力信号（ＤＬ１〜ＤＬ８）うちのいずれか一つとに対してＡＮＤ演算を行う。第１伝達ゲート８１３は、パルス信号（ＰＵ）と反転されたパルス信号（ＰＵＢ）とに応答してインバータ８１２の出力信号を第１ラッチ回路８１４に伝達する。第１ラッチ回路８１４は、第１伝達ゲート８１３の出力信号をラッチする。第２伝達ゲート８１５は、パルス信号（ＰＵ）と反転されたパルス信号（ＰＵＢ）とに応答して第１ラッチ回路８１４の出力信号を第２ラッチ回路８１６に伝達する。第２ラッチ回路８１６は、第２伝達ゲート８１５の出力信号をラッチする。図に示していないが、比較器（８２０乃至８８０）それぞれも比較器８１０と同一または類似の構造及び動作特性を有することができる。
【００５６】
以下、図１４の比較器８１０の動作を説明する。
パルス信号（ＰＵ）は、入力信号（ＩＮ）と同一の位相を有するパルス信号であり、反転されたパルス信号（ＰＵＢ）は、入力信号（ＩＮ）と反対の位相を有するパルス信号である。パルス信号（ＰＵ）と遅延した入力信号（ＤＬ１）とが全てロジック「ハイ」であると、インバータ８１２の出力信号はロジック「ハイ」であり、比較器８１０の出力信号（Ｃ０１）はロジック「ハイ」になる。比較器８１０は、パルス信号（ＰＵ）と反転されたパルス信号（ＰＵＢ）とによってスイッチングする伝達ゲート（８１３、８１５）を備える。第１伝達ゲート８１３は、パルス信号（ＰＵ）がロジック「ハイ」であるときオンされ、パルス信号（ＰＵ）がロジック「ロー」であるときオフされる。これと反対に、第２伝達ゲート８１５は、パルス信号（ＰＵ）がロジック「ロー」であるときにオンされ、パルス信号（ＰＵ）がロジック「ハイ」であるときにオフされる。したがって、比較器８１０は、パルス信号（ＰＵ）がロジック「ハイ」状態からロジック「ロー」状態に変わるとき、入力信号（ＩＮ）を出力信号（Ｃ０１）として出力する。即ち、入力信号（ＩＮ）がロジック「ハイ」状態からロジック「ロー」状態に変わるとき、比較器８１０は、入力信号（ＩＮ）を出力信号（Ｃ０１）として出力する。
【００５７】
図１５は、図１２の遅延調節回路のコンバータ部９００の一例を示すブロック図である。図１６を参照すると、コンバータ部９００は、第１乃至第８コンバータ（９１０、９２０、９３０、９４０、９５０、９６０、９７０、９８０）を備える。
【００５８】
第１コンバータ９１０は、比較部８００の出力信号（Ｃ０８）に応答して第１データ（Ｄ７）を発生させる。第２コンバータ９２０は、比較部８００の出力信号（Ｃ０７）と第１データ（Ｄ７）に応答して第２データ（Ｄ０６）を発生させる。第３コンバータ９３０は、比較部８００の出力信号（Ｃ０６）と第２データ（Ｄ０６）に応答して第３データ（Ｄ０５）を発生させる。第４コンバータ９４０は、比較部８００の出力信号（Ｃ０５）と第３データ（Ｄ０５）に応答して第４データ（Ｄ４）を発生させる。第５コンバータ９５０は、比較部８００の出力信号（Ｃ０４）と第４データ（Ｄ４）に応答して第５データ（Ｄ３）を発生させる。第６コンバータ９６０は、比較部８００の出力信号（Ｃ０３）と第５データ（Ｄ３）に応答して第６データ（Ｄ２）を発生させる。第７コンバータ９７０は、比較部８００の出力信号（Ｃ０２）と第６データ（Ｄ２）に応答して第７データ（Ｄ１）を発生させる。第８コンバータ９８０は、比較部８００の出力信号（Ｃ０１）と第７データ（Ｄ０１）に応答して第８データ（Ｄ０）を発生させる。
【００５９】
図１６は、図１５のコンバータ部を構成する第１コンバータ９１０を示す回路図である。図１５を参照すると、第１コンバータ９１０は、抵抗（Ｒ１）で構成されている。
図１７は、図１５のコンバータ部を構成する第２コンバータ９２０を示す回路図である。図１７を参照すると、第２コンバータ９２０は伝達ゲート９２１、インバータ（９２２、９２５）、ＮＭＯＳトランジスタ９２３、及びラッチ回路９２４を備える。
【００６０】
インバータ９２２は、第１データ（Ｄ７）を反転させる。伝達ゲート９２１は、第１データ（Ｄ７）に応答して比較部（図１２の８００）の出力信号（Ｃ０７）をノード（Ｎ９０１）に伝達する。ＮＭＯＳトランジスタ９２３は、第１データ（Ｄ７）に応答してノード（Ｎ９０１）の電圧を接地電圧（ＧＮＤ）レベルに低下させる。ラッチ回路９２４は、ノード（Ｎ９０１）の信号をラッチする機能を果たす。インバータ９２５は、ラッチ回路９２４の出力信号を反転させる機能を果たす。
【００６１】
図１７を参照すると、前のコンバータ（図１５の９１０）の出力信号である第１データ（Ｄ７）がロジック「ハイ」であるときには、第２データ（Ｄ６）はロジック「ロー」を維持し、第１データ（Ｄ７）がロジック「ロー」であるとき、ＮＭＯＳトランジスタ９２３がオフされかつ比較部（図１２の８００）の出力信号（Ｃ０７）は第２データ（Ｄ６）として出力される。
図面に示していないが、第３乃至第７コンバータ（９３０乃至９７０）それぞれも第２コンバータ９２０と同一または類似の構造及び動作特性を有することができる。
【００６２】
図１８は、図１５のコンバータ部を構成する第８コンバータ９８０を示す回路図である。図１８を参照すると、第８コンバータ９８０は、第１伝達ゲート９８１、ＮＭＯＳトランジスタ９８３、第２伝達ゲート９８４、ＰＭＯＳトランジスタ９８６、ラッチ回路９８７、及びインバータ（９８２、９８５、９８８）を備える。
【００６３】
インバータ９８２は、第７データ（Ｄ１）を反転させる。第１伝達ゲート９８１は、第７データ（Ｄ１）とインバータ９８２の出力信号とに応答して比較部（図１２の８００）の出力信号（Ｃ０１）をノード（Ｎ９０２）に伝達する。ＮＭＯＳトランジスタ９８３は、第７データ（Ｄ１）に応答してノード（Ｎ９０２）の電圧を接地電圧（ＧＮＤ）レベルに低下させる。インバータは９８５は、比較部（図１２の８００）の出力信号（Ｃ０１）を反転させる。第２伝達ゲート９８４は、比較部８００の出力信号（Ｃ０１）とインバータ９８５の出力信号とに応答してノード（Ｎ９０２）の信号をノード（Ｎ９０３）に伝達する。ＰＭＯＳトランジスタ９８６は、比較部（図１２の８００）の出力信号（Ｃ０１）に応答してノード（Ｎ９０３）の電圧を電源電圧（ＶＤＤ）レベルに上昇させる。ラッチ回路９８７は、ノード（Ｎ９０３）の信号をラッチする。インバータ９８８は、ラッチ回路９８７の出力信号を反転させる。
【００６４】
図１８を参照すると、前のコンバータ（図１５の９７０）の出力信号である第７データ（Ｄ１）がロジック「ハイ」であるときはその出力信号、即ち、第８データ（Ｄ０）はロジック「ロー」を維持し、第７データ（Ｄ１）がロジック「ロー」であるとき、ＮＭＯＳトランジスタ９８３がオフされながら比較部（図１２の８００）の出力信号（Ｃ０１）は第８データ（Ｄ０）として出力される。比較部（図１２の８００）０の出力信号（Ｃ０１）がロジック「ロー」であると、ＰＭＯＳトランジスタ９８６がオンされ、ノード（Ｎ９０３）がロジック「ハイ」になり、第８データ（Ｄ０）はロジック「ハイ」になる。
【００６５】
図４及び図１２では、例えば、８ビットを有する制御信号（図４及び図１２のＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７）を用いて遅延回路の遅延時間を調節する遅延調節回路について説明したが、この技術分野の通常の知識を有する者であれば、本発明を１より大きく８よりは小さい数のビットを有する制御信号を用いて遅延回路の遅延時間を調節する遅延調節回路に適用することができるだろう。勿論、図４及び図１２の遅延調節回路は８より大きい数のビットを有する遅延調節信号を用いて遅延回路の遅延時間を調節するように構成することもできる。
【産業上の利用可能性】
【００６６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【００６７】
前述したように、本発明による遅延調節回路は、半導体製造工程、温度、電圧など、遅延調節回路を内装する半導体装置の動作に影響を及ぼす動作条件が変化しても遅延時間を一定範囲内に入るように調節することができ、したがって、製造工程、温度、電圧変化のような動作条件を考慮して半導体装置が正常的動作可能にする。
【図面の簡単な説明】
【００６８】
【図１】本発明による遅延時間の検出方法の概念を示すブロック図である。
【図２】図１の回路に対する動作タイミング図である。
【図３】図１の回路に対する動作タイミング図である。
【図４】本発明の第１実施例による遅延調節回路を示すブロック図である。
【図５】図４の遅延調節回路内にある遅延検出回路の一例を示す図面である。
【図６】図５の遅延検出回路内にある遅延部の一例を示す回路図である。
【図７】図６の遅延部を構成する遅延セルの一例を示す回路図である。
【図８】図４の遅延調節回路内にある第１パルス発生器２００の一例を示す回路図である。
【図９】図４の遅延調節回路内にあるカウンタ制御回路の一例を示す回路図である。
【図１０】図４の遅延調節回路内にある第２パルス発生器５００の一例を示す回路図である。
【図１１】図４に示した遅延調節回路に対するタイミングダイアグラムである。
【図１２】本発明の第２実施例による遅延調節回路を示すブロック図である。
【図１３】図１２の遅延調節回路内にある遅延部７００の一例を示すブロック図である。
【図１４】図１２の遅延調節回路の比較部を構成する比較器の一例を示す回路図である。
【図１５】図１２の遅延調節回路のコンバータ部の一例を示すブロック図である。
【図１６】図１５のコンバータ部を構成するコンバータ９１０を示す回路図である。
【図１７】図１５のコンバータ部を構成するコンバータ９２０を示す回路図である。
【図１８】図１５のコンバータ部を構成するコンバータ９８０を示す回路図である。
【符号の説明】
【００６９】
１００ 遅延検出回路
１１０、７００ 遅延部
１１１〜１１８ 遅延セル
１２０、８００ 比較部
１３０、５３０、８１４、８１６、９８７ ラッチ回路
２００、５００、６００ パルス発生器
３００ カウンタ制御回路
４００ カウンタ
９００ コンバータ部
【特許請求の範囲】
【請求項１】
出力信号に応答して入力信号を第１時間遅延させ、前記入力信号と前記遅延した信号とを比較し、第１信号を発生させる遅延検出回路と、
前記入力信号に応答して第２信号を発生させる第１パルス発生器と、
前記第１信号と前記第２信号に応答してカウントアップ信号とカウントダウン信号とを発生させるカウンタ制御回路と、
前記カウントアップ信号と前記カウントダウン信号とに応答して前記出力信号を発生させ、前記第１時間を２ｎ（ｎは自然数）区間に分けるためのカウンタを備えることを特徴とする遅延調節回路。
【請求項２】
前記遅延検出回路は、
前記出力信号に応答して前記入力信号を前記第１時間遅延させ、前記遅延した入力信号を発生させる遅延部と、
前記入力信号と前記遅延した入力信号とを比較するための比較部と、
前記比較部の出力信号をラッチするラッチ回路と、を備えることを特徴とする請求項１記載の遅延調節回路。
【請求項３】
前記遅延検出回路は、
前記ラッチ回路の出力信号を反転させるインバータを更に備えることを特徴とする請求項２記載の遅延調節回路。
【請求項４】
前記遅延部は、
前記入力信号が印加される入力ノードと前記遅延された入力信号が出力される出力ノードとの間にカスケード連結された２ｎ個の遅延セルと、
前記入力ノード及び前記遅延セルの間のノードそれぞれと、前記出力ノードとの間に連結され、デジタル出力信号によってスイッチングする２ｎ個のスイッチと、を備えることを特徴とする請求項２記載の遅延調節回路。
【請求項５】
前記遅延セルは、それぞれ
カスケード連結された複数のインバータと、
前記複数のインバータそれぞれの出力端子と第１電源電圧との間に連結されているＰＭＯＳキャパシタと、
前記複数のインバータそれぞれの出力端子と第２電源電圧との間に連結されているＮＭＯＳキャパシタと、を備えることを特徴とする請求項４記載の遅延調節回路。
【請求項６】
前記比較部は、
前記入力信号と前記遅延した入力信号とに対して論理ＡＮＤ演算を行うＡＮＤゲートと、
前記入力信号に応答して前記ＡＮＤゲートの出力信号を後の段に伝達する伝達ゲートと、を含むことを特徴とする請求項２記載の遅延調節回路。
【請求項７】
前記第１パルス発生器は、
前記入力信号を第１時間遅延させる遅延回路と、
前記入力信号と前記遅延した入力信号に対してＡＮＤ演算を行うＡＮＤゲートと、を備えることを特徴とする請求項１記載の遅延調節回路。
【請求項８】
前記カウンタ制御回路は、
前記第１信号を反転させるインバータと、
前記第１信号と前記第２信号とに対してＡＮＤ演算を行う第１ＡＮＤゲートと、
前記第２信号と前記インバータの出力信号とに対してＡＮＤ演算を行う第２ＡＮＤゲートと、を備えることを特徴とする請求項１記載の遅延調節回路。
【請求項９】
前記遅延調節回路は、
クロック信号とイネーブル信号とに応答して前記入力信号を発生させる第２パルス発生器を更に備えることを特徴とする請求項１記載の遅延調節回路。
【請求項１０】
前記第２パルス発生器は、
前記クロック信号と前記イネーブル信号とに対してＡＮＤ演算を行うＡＮＤゲートと、
前記クロック信号に応答して第１ノードを第１電源電圧のレベルにプルアップさせるプルアップ素子と、
前記ＡＮＤゲートの出力信号に応答して前記第１ノードを第２電源電圧のレベルにプルダウンさせるプルダウン素子と、
前記第１ノードの信号をラッチするためのラッチ回路と、を備えることを特徴とする請求項９記載の遅延調節回路。
【請求項１１】
入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる遅延部と、
前記入力信号と前記遅延した入力信号それぞれとを比較して複数の第１信号を発生させる比較部と、を備えることを特徴とする遅延調節回路。
【請求項１２】
前記遅延調節回路は、
前記第１出力信号を複数の第２信号に変換するコンバータ部を更に備えることを特徴とする請求項１０記載の遅延調節回路。
【請求項１３】
前記遅延部は、
カスケード連結された複数の遅延セルで構成され、前記遅延セルそれぞれの出力ノードで前記遅延した入力信号を出力することを特徴とする請求項１２記載の遅延調節回路。
【請求項１４】
前記遅延セルは、それぞれ、
カスケード連結された複数のインバータと、
前記複数のインバータそれぞれの出力端子と第１電源電圧との間に連結されているＰＭＯＳキャパシタと、
前記複数のインバータそれぞれの出力端子と第２電源電圧との間に連結されているＮＭＯＳキャパシタと、を備えることを特徴とする請求項１３記載の遅延調節回路。
【請求項１５】
前記比較部は、
前記入力信号のような位相を有するパルス信号と前記遅延した入力信号とをそれぞれ比較する複数の比較器を備えることを特徴とする請求項１２記載の遅延調節回路。
【請求項１６】
前記比較器はそれぞれ、
前記パルス信号と前記遅延した入力信号のうち、いずれか一つに対してＡＮＤ演算を行うＡＮＤゲートと、
前記パルス信号に応答して前記ＡＮＤゲートの出力信号を後の段に伝達する第１伝達ゲートと、
前記第１伝達ゲートの出力信号をラッチする第１ラッチ回路と、
前記パルス信号及び前記入力信号と反対の位相を有するパルス信号に応答して前記第１ラッチ回路の出力信号を後の段に伝達する第２伝達ゲートと、
前記第２伝達ゲートの出力信号をラッチする第２ラッチ回路と、を備えることを特徴とする請求項１５記載の遅延調節回路。
【請求項１７】
前記複数の遅延した入力信号は、八つの信号で構成されることを特徴とする請求項１２記載の遅延調節回路。
【請求項１８】
前記コンバータ部は、
前記比較部の第１出力信号に応答して第１データを発生させる第１コンバータと、
前記比較部の第２出力信号と前記第１データとに応答して第２データを発生させる第２コンバータと、
前記比較部の第３出力信号と前記第２データとに応答して第３データを発生させる第３コンバータと、
前記比較部の第４出力信号と前記第３データとに応答して第４データを発生させる第４コンバータと、
前記比較部の第５出力信号と前記第４データとに応答して第５データを発生させる第５コンバータと、
前記比較部の第６出力信号と前記第５データとに応答して第６データを発生させる第６コンバータと、
前記比較部の第７出力信号と前記第６データとに応答して第７データを発生させる第７コンバータと、
前記比較部の第８出力信号と前記第７データとに応答して第８データを発生させる第８コンバータと、を備え、
前記複数の第１信号は、前記比較部の前記第１乃至第８出力信号を含み、前記複数の第２信号は、前記第１乃至第８データを含むことを特徴とする請求項１７記載の遅延調節回路。
【請求項１９】
前記第１コンバータは、
前記比較部の前記第１出力信号が第１ロジック値であると、前記第２データを第２ロジック値に設定することを特徴とする請求項１８記載の遅延調節回路。
【請求項２０】
前記第１コンバータは、
抵抗を備えることを特徴とする請求項１９記載の遅延調節回路。
【請求項２１】
前記コンバータ部を構成する第ｎ（１＜ｎ＜８である自然数）コンバータは、第ｎ−１データに応答して前記比較部の第ｎ出力信号を通過させ、第ｎデータを出力することを特徴とする請求項１８記載の遅延調節回路。
【請求項２２】
前記第ｎコンバータは、
前記第ｎ−１データに応答して前記比較部の第ｎ出力信号を第１ノードに伝達する伝達ゲートと、
前記第ｎ−１データに応答して前記第１ノードを低電源電圧レベルに低下させるプルダウントランジスタと、
前記第１ノードの信号をラッチするラッチ回路と、を備えることを特徴とする請求項２１記載の遅延調節回路。
【請求項２３】
前記第ｎコンバータは、
前記ラッチ回路の出力信号を反転させるインバータを更に含むことを特徴とする請求項２２記載の遅延調節回路。
【請求項２４】
前記第８コンバータは、
前記比較部の前記第８出力信号が第１ロジック値であると、前記第８データを第２ロジック値に設定することを特徴とする請求項１８記載の遅延調節回路。
【請求項２５】
前記第８コンバータは、
前記第７データに応答して前記比較部の第８出力信号を第１ノードに伝達する第１伝達ゲートと、
前記第７データに応答して前記第１ノードを低電源電圧レベルに低下させるプルダウントランジスタと、
前記比較部の前記第８出力信号に応答して前記第１ノードの信号を第２ノードに伝達する第２伝達ゲートと、
前記比較部の前記第８出力信号に応答して前記第２ノードを高電源電圧レベルに上昇させるプルアップトランジスタと、
前記第２ノードの信号をラッチするラッチ回路と、を備えることを特徴とする請求項２４記載の遅延調節回路。
【請求項２６】
前記第８コンバータは、
前記ラッチ回路の出力信号を反転させるインバータを更に備えることを特徴とする請求項２５記載の遅延調節回路。
【請求項２７】
前記遅延調節回路は、
クロック信号とイネーブル信号とに応答して前記入力信号を発生させる第２パルス発生器を更に備えることを特徴とする請求項１２記載の遅延調節回路。
【請求項２８】
出力信号に応答して入力信号を第１時間遅延させる段階と、
前記入力信号と前記遅延した入力信号とを互いに比較し、第１信号を発生させる段階と、
前記入力信号に応答して第２信号を発生させる段階と、
前記第１信号と前記第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる段階と、
前記カウントアップ信号と前記カウントダウン信号とに応答して前記第１時間を２ｎ（ｎは自然数）区間に分けるための前記出力信号を発生させる段階と、を備えることを特徴とする半導体装置の遅延調節方法。
【請求項２９】
入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる段階と、
前記入力信号と前記遅延した入力信号それぞれとを比較して複数の第１信号を発生させる段階と、を備えることを特徴とする遅延調節方法。
【請求項３０】
前記遅延調節方法は、
前記第１信号を第２信号に変換する段階を更に備えることを特徴とする請求項２９記載の遅延調節方法。
【請求項１】
出力信号に応答して入力信号を第１時間遅延させ、前記入力信号と前記遅延した信号とを比較し、第１信号を発生させる遅延検出回路と、
前記入力信号に応答して第２信号を発生させる第１パルス発生器と、
前記第１信号と前記第２信号に応答してカウントアップ信号とカウントダウン信号とを発生させるカウンタ制御回路と、
前記カウントアップ信号と前記カウントダウン信号とに応答して前記出力信号を発生させ、前記第１時間を２ｎ（ｎは自然数）区間に分けるためのカウンタを備えることを特徴とする遅延調節回路。
【請求項２】
前記遅延検出回路は、
前記出力信号に応答して前記入力信号を前記第１時間遅延させ、前記遅延した入力信号を発生させる遅延部と、
前記入力信号と前記遅延した入力信号とを比較するための比較部と、
前記比較部の出力信号をラッチするラッチ回路と、を備えることを特徴とする請求項１記載の遅延調節回路。
【請求項３】
前記遅延検出回路は、
前記ラッチ回路の出力信号を反転させるインバータを更に備えることを特徴とする請求項２記載の遅延調節回路。
【請求項４】
前記遅延部は、
前記入力信号が印加される入力ノードと前記遅延された入力信号が出力される出力ノードとの間にカスケード連結された２ｎ個の遅延セルと、
前記入力ノード及び前記遅延セルの間のノードそれぞれと、前記出力ノードとの間に連結され、デジタル出力信号によってスイッチングする２ｎ個のスイッチと、を備えることを特徴とする請求項２記載の遅延調節回路。
【請求項５】
前記遅延セルは、それぞれ
カスケード連結された複数のインバータと、
前記複数のインバータそれぞれの出力端子と第１電源電圧との間に連結されているＰＭＯＳキャパシタと、
前記複数のインバータそれぞれの出力端子と第２電源電圧との間に連結されているＮＭＯＳキャパシタと、を備えることを特徴とする請求項４記載の遅延調節回路。
【請求項６】
前記比較部は、
前記入力信号と前記遅延した入力信号とに対して論理ＡＮＤ演算を行うＡＮＤゲートと、
前記入力信号に応答して前記ＡＮＤゲートの出力信号を後の段に伝達する伝達ゲートと、を含むことを特徴とする請求項２記載の遅延調節回路。
【請求項７】
前記第１パルス発生器は、
前記入力信号を第１時間遅延させる遅延回路と、
前記入力信号と前記遅延した入力信号に対してＡＮＤ演算を行うＡＮＤゲートと、を備えることを特徴とする請求項１記載の遅延調節回路。
【請求項８】
前記カウンタ制御回路は、
前記第１信号を反転させるインバータと、
前記第１信号と前記第２信号とに対してＡＮＤ演算を行う第１ＡＮＤゲートと、
前記第２信号と前記インバータの出力信号とに対してＡＮＤ演算を行う第２ＡＮＤゲートと、を備えることを特徴とする請求項１記載の遅延調節回路。
【請求項９】
前記遅延調節回路は、
クロック信号とイネーブル信号とに応答して前記入力信号を発生させる第２パルス発生器を更に備えることを特徴とする請求項１記載の遅延調節回路。
【請求項１０】
前記第２パルス発生器は、
前記クロック信号と前記イネーブル信号とに対してＡＮＤ演算を行うＡＮＤゲートと、
前記クロック信号に応答して第１ノードを第１電源電圧のレベルにプルアップさせるプルアップ素子と、
前記ＡＮＤゲートの出力信号に応答して前記第１ノードを第２電源電圧のレベルにプルダウンさせるプルダウン素子と、
前記第１ノードの信号をラッチするためのラッチ回路と、を備えることを特徴とする請求項９記載の遅延調節回路。
【請求項１１】
入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる遅延部と、
前記入力信号と前記遅延した入力信号それぞれとを比較して複数の第１信号を発生させる比較部と、を備えることを特徴とする遅延調節回路。
【請求項１２】
前記遅延調節回路は、
前記第１出力信号を複数の第２信号に変換するコンバータ部を更に備えることを特徴とする請求項１０記載の遅延調節回路。
【請求項１３】
前記遅延部は、
カスケード連結された複数の遅延セルで構成され、前記遅延セルそれぞれの出力ノードで前記遅延した入力信号を出力することを特徴とする請求項１２記載の遅延調節回路。
【請求項１４】
前記遅延セルは、それぞれ、
カスケード連結された複数のインバータと、
前記複数のインバータそれぞれの出力端子と第１電源電圧との間に連結されているＰＭＯＳキャパシタと、
前記複数のインバータそれぞれの出力端子と第２電源電圧との間に連結されているＮＭＯＳキャパシタと、を備えることを特徴とする請求項１３記載の遅延調節回路。
【請求項１５】
前記比較部は、
前記入力信号のような位相を有するパルス信号と前記遅延した入力信号とをそれぞれ比較する複数の比較器を備えることを特徴とする請求項１２記載の遅延調節回路。
【請求項１６】
前記比較器はそれぞれ、
前記パルス信号と前記遅延した入力信号のうち、いずれか一つに対してＡＮＤ演算を行うＡＮＤゲートと、
前記パルス信号に応答して前記ＡＮＤゲートの出力信号を後の段に伝達する第１伝達ゲートと、
前記第１伝達ゲートの出力信号をラッチする第１ラッチ回路と、
前記パルス信号及び前記入力信号と反対の位相を有するパルス信号に応答して前記第１ラッチ回路の出力信号を後の段に伝達する第２伝達ゲートと、
前記第２伝達ゲートの出力信号をラッチする第２ラッチ回路と、を備えることを特徴とする請求項１５記載の遅延調節回路。
【請求項１７】
前記複数の遅延した入力信号は、八つの信号で構成されることを特徴とする請求項１２記載の遅延調節回路。
【請求項１８】
前記コンバータ部は、
前記比較部の第１出力信号に応答して第１データを発生させる第１コンバータと、
前記比較部の第２出力信号と前記第１データとに応答して第２データを発生させる第２コンバータと、
前記比較部の第３出力信号と前記第２データとに応答して第３データを発生させる第３コンバータと、
前記比較部の第４出力信号と前記第３データとに応答して第４データを発生させる第４コンバータと、
前記比較部の第５出力信号と前記第４データとに応答して第５データを発生させる第５コンバータと、
前記比較部の第６出力信号と前記第５データとに応答して第６データを発生させる第６コンバータと、
前記比較部の第７出力信号と前記第６データとに応答して第７データを発生させる第７コンバータと、
前記比較部の第８出力信号と前記第７データとに応答して第８データを発生させる第８コンバータと、を備え、
前記複数の第１信号は、前記比較部の前記第１乃至第８出力信号を含み、前記複数の第２信号は、前記第１乃至第８データを含むことを特徴とする請求項１７記載の遅延調節回路。
【請求項１９】
前記第１コンバータは、
前記比較部の前記第１出力信号が第１ロジック値であると、前記第２データを第２ロジック値に設定することを特徴とする請求項１８記載の遅延調節回路。
【請求項２０】
前記第１コンバータは、
抵抗を備えることを特徴とする請求項１９記載の遅延調節回路。
【請求項２１】
前記コンバータ部を構成する第ｎ（１＜ｎ＜８である自然数）コンバータは、第ｎ−１データに応答して前記比較部の第ｎ出力信号を通過させ、第ｎデータを出力することを特徴とする請求項１８記載の遅延調節回路。
【請求項２２】
前記第ｎコンバータは、
前記第ｎ−１データに応答して前記比較部の第ｎ出力信号を第１ノードに伝達する伝達ゲートと、
前記第ｎ−１データに応答して前記第１ノードを低電源電圧レベルに低下させるプルダウントランジスタと、
前記第１ノードの信号をラッチするラッチ回路と、を備えることを特徴とする請求項２１記載の遅延調節回路。
【請求項２３】
前記第ｎコンバータは、
前記ラッチ回路の出力信号を反転させるインバータを更に含むことを特徴とする請求項２２記載の遅延調節回路。
【請求項２４】
前記第８コンバータは、
前記比較部の前記第８出力信号が第１ロジック値であると、前記第８データを第２ロジック値に設定することを特徴とする請求項１８記載の遅延調節回路。
【請求項２５】
前記第８コンバータは、
前記第７データに応答して前記比較部の第８出力信号を第１ノードに伝達する第１伝達ゲートと、
前記第７データに応答して前記第１ノードを低電源電圧レベルに低下させるプルダウントランジスタと、
前記比較部の前記第８出力信号に応答して前記第１ノードの信号を第２ノードに伝達する第２伝達ゲートと、
前記比較部の前記第８出力信号に応答して前記第２ノードを高電源電圧レベルに上昇させるプルアップトランジスタと、
前記第２ノードの信号をラッチするラッチ回路と、を備えることを特徴とする請求項２４記載の遅延調節回路。
【請求項２６】
前記第８コンバータは、
前記ラッチ回路の出力信号を反転させるインバータを更に備えることを特徴とする請求項２５記載の遅延調節回路。
【請求項２７】
前記遅延調節回路は、
クロック信号とイネーブル信号とに応答して前記入力信号を発生させる第２パルス発生器を更に備えることを特徴とする請求項１２記載の遅延調節回路。
【請求項２８】
出力信号に応答して入力信号を第１時間遅延させる段階と、
前記入力信号と前記遅延した入力信号とを互いに比較し、第１信号を発生させる段階と、
前記入力信号に応答して第２信号を発生させる段階と、
前記第１信号と前記第２信号とに応答してカウントアップ信号とカウントダウン信号とを発生させる段階と、
前記カウントアップ信号と前記カウントダウン信号とに応答して前記第１時間を２ｎ（ｎは自然数）区間に分けるための前記出力信号を発生させる段階と、を備えることを特徴とする半導体装置の遅延調節方法。
【請求項２９】
入力信号に応答して遅延時間が互いに異なる複数の遅延した入力信号を発生させる段階と、
前記入力信号と前記遅延した入力信号それぞれとを比較して複数の第１信号を発生させる段階と、を備えることを特徴とする遅延調節方法。
【請求項３０】
前記遅延調節方法は、
前記第１信号を第２信号に変換する段階を更に備えることを特徴とする請求項２９記載の遅延調節方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００６−１９７５８５（Ｐ２００６−１９７５８５Ａ）
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願番号】特願２００６−１７７４（Ｐ２００６−１７７４）
【出願日】平成１８年１月６日（２００６．１．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願日】平成１８年１月６日（２００６．１．６）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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