【課題】比較的低速かつ小規模のディジタル回路により精度の高い位相差検出を行う。
【解決手段】トラッキングサーボ回路１０において、入力部のローパスフィルタ（ＬＰＦ）１２〜１８および利得制御増幅器（ＧＣＡ）２０〜２６はアナログ回路であり、Ａ／Ｄ変換器２８〜３４より後段のオフセット・キャンセル回路３６〜４２、イコライザ（ＥＱ）４４〜５０、位相差検出器５２，５４、加算器５６、ＬＰＦ５８、利得制御増幅器（ＧＣＡ）６０およびサーボＤＳＰ１５４はすべてディジタル回路で構成される。両位相差検出器５２，５４は本発明の位相差検出方法にしたがって両入力信号の位相差を検出する。 （もっと読む）

【課題】半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストする。
【解決手段】半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 （もっと読む）

【課題】 ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を位相比較記３０で比較し、その比較結果信号ＰＯに基づいて制御回路２０で新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させて周波数変調を行なう。 （もっと読む）

【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。
【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】 ゲインリダクションメータとゲインメータに同じ構成のメータ駆動回路を使用しても、ゲインリダクションメータにおいて圧縮率の極小値を明確に認識できること。
【解決手段】 メータ駆動回路４０は、入力されたエンベロープ信号を反転してエンベロープフォロワ部４０ｂに入力することのできる第１の選択部ＳＷａと、エンベロープフォロワ部４０ｂの出力を反転してゲインリダクションメータに供給することのできる第２の選択部ＳＷｂを備えている。 （もっと読む）

【課題】クロックスキューを補償することができるコントローラを備える集積回路を提供する。
【解決手段】第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラを備える。クロックスキューコントローラは、第１出力クロックと第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、デジタル信号に対応する時間だけ、第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備えて、クロックマッシュの間のクロックスキューを検出し、該検出されたスキューに対応する遅延時間だけクロックマッシュに供給されるクロック等の遅延時間を調節することができる。 （もっと読む）

【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。 （もっと読む）

【課題】ＩＲのような素子性能の限界に及ぶ超高周波域で良好に動作し消費電力が少なく安価で信頼性が高く且つ通常のＣＭＯＳ半導体プロセスで製造可能な新たなルス検出回路、包絡線検出回路および電子装置ならびにパルス検出方法を提供することを目的とする。
【解決手段】ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と、増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサ１０５（１１０）とを含み、信号入力端に供給される被検出信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、信号波形変換部１０ａ（１０ｂ）の出力信号から被検出信号が担うパルスを検出するパルス検出部とを備える。 （もっと読む）

【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するＰＬＬ回路の提供。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。 （もっと読む）

【課題】テスト中に所望の位相に対して追随できるテスト回路を備え、安価にDDRifのテストを行うことを目的としている。
【解決手段】本発明における半導体装置は、位相シフト量を決定するDLL２００と、テストモード時に所定位相ずらす演算回路３００と、位相シフト量を設定するレジスタ１１〜１６と、設定した位相にシフトして信号の送受信を行う伝送回路１０とを備える。伝送回路１０は、第１の信号を設定した位相にシフトする位相シフタ１と、テストモード時に第１の信号をループバックする双方向バッファ２１と、双方向バッファ２１から出力された信号の位相をシフトする位相シフタ２と、第３の信号の位相をシフトする位相シフタ３と、テストモード時に第３の信号をループバックする双方向バッファ２２と、双方向バッファ２２から出力された信号の位相をシフトする位相シフタ４と、位相シフタ２，４の出力信号を取り出すFIFO３０とを備える。 （もっと読む）

【課題】クロック供給開始までの時間を短縮すること。
【解決手段】ＯＣＸＯ１０２の発振器のクロック出力の安定度を確保するために、電源１０１を入れてから一定時間経過するまで発振器の生成クロックの出力を停止するクロック出力制御回路であって、取得した外部の基準クロックに基づいて発振器の生成クロックの周波数安定度が所定値以内であるか判定し、保証時間経過以前であっても、所定値以内である時点で、生成クロックの出力を許可する。 （もっと読む）

【課題】デシリアライザにＣＤＲ回路を搭載したＳｅｒＤｅｓによって、スペクトラム拡散クロック発生器の異常の有無を検出する。
【解決手段】本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 （もっと読む）

【課題】複数のしきい値電圧を簡易に調節する。
【解決手段】電圧比較回路１００は、複数の入力電圧Ｖｉｎ１〜Ｖｉｎｎを、それぞれに設定されたしきい値電圧Ｖｔｈ１〜Ｖｔｈｎと比較し、大小関係を判定する。複数の分圧抵抗対ＲＰ１〜ＲＰｎは、複数の入力電圧Ｖｉｎ１〜Ｖｉｎｎを、それぞれに設定された分圧比ｒ１〜ｒｎで分圧し、複数の分割電圧Ｖｄ１〜Ｖｄｎを生成する。基準電圧源１０は、調節可能な基準電圧Ｖｒｅｆを生成する。複数のコンパレータＣＭＰ１〜ＣＭＰｎは、基準電圧Ｖｒｅｆを、複数の分圧抵抗対ＲＰ１〜ＲＰｎにより生成された複数の分割電圧Ｖｄ１〜Ｖｄｎとそれぞれ比較する。複数のコンパレータＣＭＰ１〜ＣＭＰｎの入力段にそれぞれ設けられた複数の差動対を、半導体基板上に隣接して配置する。 （もっと読む）

【課題】 アイドル時の消費電力の削減化が図られた通信仲介デバイスを提供する。
【解決手段】 内部クロック生成回路１５が、ＨＳアイドル検出回路１０による、第１の間隔である１２５μｓよりも短い時間間隔で第２のパケットが到着したことの検出を受けて、４８０ＭＨｚの周波数のクロックＣＬＫ１の生成を開始して、ＨＳＤＬＬ１６，エラスティシティバッファ１７，Ｒｘデータデシリアライザ１８，Ｔｘデータシリアライザ２１に供給し、第１のパケットの到着の時間間隔が１２５μｓに戻ったことの検出を受けて、４８０ＭＨｚの周波数のクロックＣＬＫ１の生成を停止する。 （もっと読む）

【課題】簡単な構成で大きなジッタ削減効果を発現でき、安定したクロックを供給することが可能なクロック供給装置を提供する。
【解決手段】差動のクロックドライバ１１と、クロックドライバ１１１による正相の第１クロックＣＫ１が伝搬される第１クロックライン１２と、クロックドライバ１１２による逆相の第２クロックＣＫ２が伝搬される第２クロックライン１３と、インダクタＬ１とキャパシタＣ１の並列共振回路１４と、を有し、並列共振回路１４において、インダクタＬ１は、一端が第１クロックライン１２に接続され、他端が第２クロックライン１２に接続されており、キャパシタＣ１は、第１電極が第１クロックライン１２に接続され、第２電極が第２クロックライン１３に接続されている。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】システムクロック供給装置及び基準発振器の周波数ずれ判定方法に関し、装置内の基準発振器自身の周波数ずれを、測定用の発振器を用いずに判定し、周波数異常箇所を特定し、異常周波数クロックの送出を防ぐ。
【解決手段】二重化構成（Ｎ系及びＥ系）のシステムクロック供給装置内にそれぞれ備えられたＯＣＸＯ等の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックと、システム同期用に通常入力されるリファレンスクロック（例えば８ＫＨｚ）とを、周波数ずれ測定部（＃Ｎ，＃Ｅ）１−１でそれぞれ比較し、所定回数の周波数ずれの発生を誤検出保護回路（＃Ｎ，＃Ｅ）１−２で測定し、該両系の測定結果を基に異常個所判定部（＃Ｎ，＃Ｅ）１−３で、自系若しくは他系の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックの周波数ずれ又はリファレンスクロックの異常を判定して異常箇所を特定し、異常箇所を他系に切り替えるよう選択信号を送出する。 （もっと読む）

【課題】本発明は、オフセット電圧のばらつきを十分に低減することが可能なオフセット付きのコンパレータを提供することを目的とする。
【解決手段】本発明に係るコンパレータは、オフセット電圧Ｖｏｆｆｓｅｔを定めるオフセット設定部１と、非反転入力電圧Ｖｉｎｐからオフセット電圧Ｖｏｆｆｓｅｔを減じるオフセット減算部４と、オフセット減算部４の出力電圧（Ｖｉｎｐ−Ｖｏｆｆｓｅｔ）と反転入力電圧Ｖｉｎｎとの高低に応じて出力論理ＣＯＭＰ＿ＯＵＴを変遷する比較部５とを有して成る構成とされている。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】画像処理装置において、同期信号幅をサンプリングし、そのサンプリング値からマスク幅を自動選択することで、画像処理クロックが変った場合でも、マスク期間の再調整を不要にするノイズ除去回路を提供する。
【解決手段】このノイズ除去回路は、同期信号のエッジを検出するエッジ検出回路と、画像データの処理終了を検知し、画像データ完了信号を出力する画像データ処理回路と、１ライン目の前記同期信号のエッジから同期信号幅をカウントし、該カウント値を保持するとともにマスク幅として出力する調整器と、１ライン目は前記同期信号のエッジと前記画像データ完了信号からマスク信号を生成し、２ライン目以降は前記同期信号のエッジと前記マスク幅に応じてマスク信号を生成するマスク信号生成回路と、を備えるものである。 （もっと読む）