【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第１の位相比較器と第２の位相比較器とに、それぞれ帰還クロックの少なくとも１周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第１と第２の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。 （もっと読む）

【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。 （もっと読む）

【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】 回路規模を増加することなく、ＰＬＬ回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 （もっと読む）

【課題】クロック周波数が大きく変動しても、所望のデューティ比のクロック信号を精度よく生成する。
【解決手段】クロック逓倍回路１０を、第１インバータ２と、第２インバータ３と、容量素子４と、電流供給部１と、差動検出部６と、逓倍信号生成部９とを備える構成とする。本発明では、電流供給部１は、第１クロック信号ＣＫの周波数が高くなると電流を増大して第１インバータ２及び第２インバー３の電流シンク端子２ａに該電流を供給する。また、差動検出器６は、容量素子４の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、第１クロック信号ＣＫの正相信号に対して９０度の位相差を有する第２クロック信号Ｘを生成する。そして、逓倍信号生成部９は、第１クロック信号ＣＫ及び第２クロック信号Ｘに基づいて第１クロック信号ＣＫの２逓倍信号を生成する。 （もっと読む）

【課題】デッドタイム補償前のＰＷＭゲート指令とデッドタイム補償後の相電圧出力との誤差（位相差）を低減することで遅延誤差ＴＤＬＹを短縮する。
【解決手段】デッドタイム補償部３０は、ＰＷＭゲート指令Ｇａｔｅ＿ＵとＰＷＭ出力Ｖｃｅ＿Ｕとの位相差に応じて求めるデッドタイム補償分Ｖｃｍｐ＿ＵでＰＷＭ電圧指令Ｖｃｍｄ＿Ｕの電圧値を増減し、この補償後のＰＷＭ電圧指令Ｖｃｍｄ＿Ｕ’をＰＷＭ波形発生部２０でＰＷＭゲート指令に変換することで、デッドタイム補償前のＰＷＭゲート指令とデッドタイム補償後の相電圧出力との誤差（位相差）を低減する。 （もっと読む）

【課題】検出可能範囲の拡大と分解能の向上とを両立可能なＴＤＣ回路を提供する。
【解決手段】２ｎ個の遅延量の異なる反転遅延素子を直列接続して形成されたループをそれぞれ含む第１の遅延回路および第２の遅延回路に、第１パルス信号駆動回路および第２のパルス信号駆動回路により、第１の遅延回路および第２の遅延回路にそれぞれ検出対象エッジとリセットエッジを有するパルス信号伝搬させる構成を持つバーニアディレイに、第１の遅延回路の反転遅延素子のいずれかと第２の遅延回路の反転遅延素子のいずれかに対して、伝搬されるリセットエッジの入力に対応する論理反転を選択的に遮断する操作をそれぞれ行う遮断回路と、第１の遅延回路および第２の遅延回路に含まれる遮断対象の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作をそれぞれ行うリセット回路とを備える。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】小規模な回路で、クロックノイズが小さなクロック信号を生成可能なクロック生成回路を提供する。
【解決手段】クロック生成回路は、第１の電流生成回路と、第１の電圧生成回路と、第１の比較回路と、第２の電流生成回路と、第２の電圧生成回路と、第２の比較回路と、クロック出力回路と、制御回路と、を備える。クロック出力回路は、第１および第２の比較結果が変化するタイミングに同期して位相が変化するクロック信号を生成する。制御回路は、前記クロック信号に同期して乱数を生成し、この乱数に応じて、第１の電流、第２の電流、第１の閾値および第２の閾値電圧のうち、少なくとも１つを可変制御する。 （もっと読む）

【課題】周波数を周期的に増減させた拡散クロック信号を用いてデータを受信する場合に生じ得る通信の不成立を未然に防止でき、確実にＥＭＩ低減効果を得ることができる受信機器及び画像形成装置を提供する。
【解決手段】拡散クロック信号に基づいて、複数のビットを含むフレーム単位でデータを受信する際、受信速度に基づいて受信すべきデータのビット当たりの受信時間を算出し、該ビット当たりの受信時間に応じて前記拡散クロック信号の変更周期を調整する。 （もっと読む）

【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。 （もっと読む）

【課題】実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置を得ること。
【解決手段】クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも１周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、前記変換された電圧信号を外部へ出力するためのジッタ出力端子とを備えたことを特徴とする。 （もっと読む）

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】位相同期回路を含む回路シミュレーションにおいて、フィードバックループに分周器が存在している場合であっても正確にシミュレートできるようにすること。
【解決手段】フィードバックループに設けられた分周器の分周比を測定するための第１のクロック信号を生成する測定クロック生成部と、分周器が第１のクロック信号を受信して分周して出力した第２のクロック信号と、第１のクロック信号とを参照して、分周器の分周比を測定する分周比測定部と、入力クロック信号を受信し、入力クロック信号の周期と予め設定された逓倍比と測定された分周比の逆数に相当する逓倍比とに応じて、入力クロック信号を逓倍して第３のクロック信号として出力する逓倍クロック生成部と、第１のクロック信号及び第３のクロック信号を受信し、いずれかを出力クロック信号として出力するクロック出力制御部とを有する。 （もっと読む）

【課題】発振回路の発振周波数の異常を検出することができる発振異常検出回路を提供することである。
【解決手段】クロック信号ＣＬＫを、直列接続された複数の遅延素子２０〜２５を用いて遅延させる遅延部２と、遅延素子２０〜２５の出力信号であるクロック信号ＣＬＫ０〜ＣＬＫ５から、全体遅延時間ｔｄａ内における、クロック信号ＣＬＫの変化を示す発振信号パターンＤ０〜Ｄ５を取得する信号パターン取得部３と、期待信号パターンＥ０〜Ｅ５を予め記憶する期待値記憶部４と、発振信号パターンＤ０〜Ｄ５と期待信号パターンＥ０〜Ｅ５とを比較する比較部５と、比較部５による比較結果が一致しない場合、発振回路１００に発振異常が生じていると判定する異常判定部６とを備えた。 （もっと読む）

【課題】ドレイン電流が温度依存性、プロセスばらつき依存性がないようにＭＯＳＦＥＴの基板電圧を制御可能な半導体集積回路装置を提供する。
【解決手段】半導体基板上に複数のＮ型ＭＯＳＦＥＴを備えた集積回路本体１６Ｂと、複数のＮ型ＭＯＳＦＥＴの一つのドレイン電流をモニタするモニタ部１５Ｂと、ドレイン電流が一定になるよう半導体基板の基板電圧を制御する基板電圧調整部１４Ｂとを備える。モニタ部は、電流源１２Ｂ及びモニタ用Ｎ型ＭＯＳＦＥＴ１１Ｂを有する。基板電圧調整部は、モニタ用Ｎ型ＭＯＳＦＥＴのドレイン電位と基準電位を比較し、その結果に基づく出力電圧をモニタ用Ｎ型ＭＯＳＦＥＴの基板電圧にフィードバックする。モニタ部は、リーク電流キャンセル用Ｎ型ＭＯＳＦＥＴを有し、そのゲートとソースが略同電位である際のソース−ドレイン間の電流をモニタ用Ｎ型ＭＯＳＦＥＴのドレインに加算する。 （もっと読む）