ＰＬＬ回路、ＰＬＬ回路の動作方法およびシステム
【課題】 回路規模を増加することなく、ＰＬＬ回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路およびＰＬＬ回路の動作方法に関する。
【背景技術】
【０００２】
半導体集積回路の素子構造の微細化に伴い、アナログ回路において、消費電流の増加、回路面積の増加、あるいは特性のばらつきが問題になってきている。これに伴い、アナログ回路からデジタル回路への置換が求められている。例えば、ＡＤＣ（Analog to Digital Converter）のダイナミックレンジは、微細化により半導体集積回路の動作電圧が低くなることで小さくなる。そこで、電圧を離散化するＡＤＣに代えて、時間を離散化するＴＤＣ(Time to Digital Converter)の開発が進んでいる。また、ＴＤＣ回路を利用したＡＤＰＬＬ回路（All Digital Phase-Locked Loop）が提案されている。（例えば、特許文献１−２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７６８８６号公報
【特許文献２】特開２００９−２６８０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤＰＬＬ回路の動作精度を向上するためには、ＡＤＰＬＬ回路に入力される基準クロックとＡＤＰＬＬ回路から出力される出力クロックとの位相差を極力小さく必要がある。この際、回路規模を増加することなく、正しい正規化係数を求め、ＡＤＰＬＬ回路の精度を向上することが望ましい。
【課題を解決するための手段】
【０００５】
本発明の一形態では、ＰＬＬ回路は、周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成する第１カウンターと、出力クロックのクロック数を積算し、第２カウント値を生成する第２カウンターと、基準クロックの遷移エッジが現れてから、出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力する時間計測回路と、第３カウント値に正規化係数を乗じ、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、第２カウント値から微少位相差の値を引いた値を、第１カウント値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する演算回路と、位相差信号を受けるループフィルターと、基準クロックと出力クロックの位相を合わせるために、ループフィルターを介して供給される位相差信号に基づいて出力クロックの周波数を変更する発振回路とを備え、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”を示す微少位相差が連続して現れるとき、または”２”を示す微少位相差が連続して現れるときに、”１”を示す微少位相差と”２”を示す微少位相差とがランダムに現れるまで正規化係数を徐々にずらすことを特徴とする。
【発明の効果】
【０００６】
簡易な回路構成で正しい正規化係数を求めることができ、基準クロックと出力クロックの位相差を小さくできる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における整数逓倍機能を有するＰＬＬ回路の例を示している。
【図２】図１に示したアキュムレーターの動作の例を示している。
【図３】図１に示したＴＤＣ回路の例を示している。
【図４】図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の例を示している。
【図５】図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の別の例を示している。
【図６】図１に示した位相差正規化回路内の論理回路の動作の例を示している。
【図７】図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数が補正される前の動作の例を示している。
【図８】図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数が補正される前の動作の別の例を示している。
【図９】図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化係数が補正された後の動作の例を示している。
【図１０】図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化係数が補正された後の動作の別の例を示している。
【図１１】図１に示した整数逓倍機能を有するＰＬＬ回路がロックする前の位相差正規化回路の論理回路の動作の例を示している。
【図１２】図１１に示した動作を実施する位相差正規化回路を有するＰＬＬ回路のシミュレーション波形の例を示している。
【図１３】別の実施形態における分数逓倍機能を有するＰＬＬ回路の例を示している。
【図１４】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の例を示している。
【図１５】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の別の例を示している。
【図１６】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の別の例を示している。
【図１７】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の別の例を示している。
【図１８】図１３に示した分数逓倍機能を有するＰＬＬ回路における位相差正規化回路内の論理回路の動作の例を示している。
【図１９】図１３に示した分数逓倍機能を有するＰＬＬ回路のシミュレーション波形の例を示している。
【図２０】上述した実施形態におけるＰＬＬ回路が搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。
【０００９】
図１は、一実施形態における整数逓倍機能を有するＰＬＬ（Phase-Locked Loop）回路の例を示している。例えば、ＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase-Locked Loop）回路である。ＰＬＬ回路は、フリップフロップ回路ＦＦ１、ＦＦ２、ＴＤＣ（Time to Digital Converter）回路、位相差正規化回路ＮＲＭ、アキュムレーターＡＣＣＭ１、加算器ＡＤＤ、ループフィルターＬＰＦおよびＤＣＯ（Digitally Controlled Oscillator）回路を有している。
【００１０】
フリップフロップ回路ＦＦ１、ＦＦ２は、直列に接続されている。フリップフロップ回路ＦＦ１は、入力端子Ｄで基準クロックＲＥＦを受け、クロック端子でＰＬＬ回路の出力クロックＣＬＫＯＵＴを受ける。フリップフロップ回路ＦＦ２は、入力端子Ｄでフリップフロップ回路ＦＦ１の出力信号Ｑを受け、クロック端子で出力クロックＣＬＫＯＵＴを受け、出力端子ＱからクロックＣＫＲを出力する。クロックＣＫＲは、図４および図５に示すように、基準クロックＲＥＦの立ち上がりエッジ後、２番目の出力クロックＣＬＫＯＵＴの立ち上がりエッジに同期して立ち上がる。同様に、クロックＣＫＲは、基準クロックＲＥＦの立ち下がりエッジ後、２番目の出力クロックＣＬＫＯＵＴの立ち上がりエッジに同期して立ち下がる。この実施形態では、２つのフリップフロップ回路ＦＦ１、ＦＦ２を直列に接続することで、クロックＣＫＲがメタステーブル状態になることを防止できる。
【００１１】
ＴＤＣ回路は、スタート端子ＳＴＡＲＴで受ける基準クロックＲＥＦの立ち上がりエッジからストップ端子ＳＴＯＰで受けるクロックＣＫＲの立ち上がりエッジまでの時間差（アナログ値）を計測し、カウント値ＲＥＶ（デジタル値）として出力する。すなわち、ＴＤＣ回路は、基準クロックＲＥＦの遷移エッジ（立ち上がりエッジ）が現れてから、出力クロックＣＬＫＯＵＴのクロックサイクルを示す遷移エッジ（立ち上がりエッジ）が２回現れるまでの時間間隔（位相差）を計測し、計測した時間間隔をカウント値ＲＥＶとして出力する時間計測回路として動作する。また、ＴＤＣ回路は、カウント値ＲＥＶの出力とともに終了信号ＥＯＣを出力する。
【００１２】
位相差正規化回路ＮＲＭは、論理回路ＬＯＧＩＣ１および乗算器ＭＵＬを有している。論理回路ＬＯＧＩＣは、乗算器ＭＵＬから出力される正規化された微少位相差ＲＥＶｎｏｒｍを受け、正規化係数ｎｏｒｍを生成する。正規化された微少位相差ＲＥＶｎｏｒｍが論理回路ＬＯＧＩＣ１に繰り返しフィードバックされることで、正規化係数ｎｏｒｍは徐々に正しいに値に調整される。乗算器ＭＵＬは、カウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍを生成する。このように、位相差正規化回路ＮＲＭは、カウント値ＲＥＶに正規化係数ｎｏｒｍを乗じ、ＴＤＣ回路により計測された時間間隔を出力クロックＣＬＫＯＵＴのクロック数で表される微少位相差ＲＥＶｎｏｒｍに正規化する。
【００１３】
アキュムレーターＡＣＣＭ１は、カウンターＣＯＵＮＴ１、ＣＯＵＮＴ２およびフリップフロップ回路ＦＦ３を有している。カウンターＣＯＵＮＴ１は、周波数制御語ＦＣＷ（Frequency Command Word）を、基準クロックＲＥＦに応答して生成されるクロックＣＫＲに同期して積算し、カウント値ＦＣＷＣＮＴとして出力する。カウント値ＦＣＷＣＮＴは、クロックＣＫＲの位相を示す。この実施形態では、周波数制御語ＦＣＷは、正の整数であり、ＰＬＬ回路は整数逓倍回路として動作する。例えば、カウンターＣＯＵＮＴ１が６ビットカウンターであり、周波数制御語ＦＣＷが”８”のとき、１０進数で”０”、”８”、”１６”、”２４”、”３２”、”４０”、”４８”、”５６”のカウント値ＦＣＷＣＮＴが、クロックＣＫＲに同期して巡回的に生成される。
【００１４】
カウンターＣＯＵＮＴ２は、出力クロックＣＬＫＯＵＴのクロック数を積算し、カウント値ＦＢＣＮＴ０として出力する。すなわち、カウント値ＦＢＣＮＴ０は、出力クロックＣＬＫＯＵＴに同期して”１”ずつ増加する。例えば、カウンターＣＯＵＮＴ２がカウンターＣＯＵＮＴ１と同じ６ビットカウンターのとき、１０進数で”０”から”６３”までのカウント値ＦＢＣＮＴ０が出力クロックＣＬＫＯＵＴに同期して巡回的に生成される。フリップフロップ回路ＦＦ３は、カウント値ＦＢＣＮＴ０をクロック信号ＣＫＲに同期して受け、カウント値ＦＢＣＮＴとして出力する。カウント値ＦＢＣＮＴは、クロックＣＫＲに同期する出力クロックＣＬＫＯＵＴの位相を示している。
【００１５】
加算器ＡＤＤは、カウント値ＦＣＷＣＮＴとＣＬＫＯＵＴ積分との差を演算し、位相差信号ＰＨＡＳＥとして出力する。すなわち、位相差信号ＰＨＡＳＥの値は、式（１）により示される。
ＰＨＡＳＥ＝ＦＣＷＣＮＴ−ＣＬＫＯＵＴ積分 ‥‥（１）
ここで、ＣＬＫＯＵＴ積分は、カウント値ＦＢＣＮＴと正規化された微少位相差ＲＥＶｎｏｒｍの値との差であり、式（２）で示される。式（１）、（２）より、位相差信号ＰＨＡＳＥは、式（３）としても示される。
ＣＬＫＯＵＴ積分＝ＦＢＣＮＴ−ＲＥＶｎｏｒｍ ‥‥（２）
ＰＨＡＳＥ＝ＦＣＷＣＮＴ−ＦＢＣＮＴ＋ＲＥＶｎｏｒｍ ‥‥（３）
ループフィルターＬＰＦは、位相差信号ＰＨＡＳＥに含まれる高周波成分やノイズを除去する。ＤＣＯ回路は、ループフィルターＬＰＦからの出力に基づいて出力クロックＣＬＫＯＵＴを生成する。ＤＣＯ回路は、基準クロックＲＥＦと出力クロックＣＬＫＯＵＴの位相を合わせるために、ループフィルターＬＰＦを介して供給される位相差信号ＰＨＡＳＥに基づいて出力クロックＣＬＫＯＵＴの周波数を変更する発振回路として動作する。
【００１６】
図２は、図１に示したアキュムレーターＡＣＣＭ１の動作の例を示している。例えば、カウンターＣＯＵＮＴ１、ＣＯＵＮＴ２は１６ビットカウンターであり、周波数制御語ＦＣＷの値は”８”に設定されている。
【００１７】
図１に示したカウンターＣＯＵＮＴ１は、クロックＣＫＲに同期してカウント値ＦＣＷＣＮＴを”０”、”８”、”１６”、”２４”、...と更新する。カウンターＣＯＵＮＴ２は、出力クロックＣＬＫＯＵＴに同期してカウント値ＦＢＣＮＴ０を”１”ずつ増加させる。カウント値ＦＢＣＮＴ０は、出力クロックＣＬＫＯＵＴに同期して増加するため、出力クロックＣＬＫＯＵＴのクロック数を示す。フリップフロップ回路ＦＦ３は、クロックＣＫＲに同期してカウント値ＦＢＣＮＴ０をカウント値ＦＢＣＮＴとして出力する。なお、図２では、カウント値ＦＣＷＣＮＴ、ＦＢＣＮＴの値を揃っている例を示しているが、カウント値ＦＣＷＣＮＴ、ＦＢＣＮＴの値は、互いにずれていてもよい。
【００１８】
図３は、図１に示したＴＤＣ回路の例を示している。なお、ＴＤＣ回路は、図３の回路に限定されず、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差（すなわち、出力クロックＣＬＫＯＵＴのほぼ２周期分）をデジタル値として検出できるものであれば他の回路でもよい。
【００１９】
ＴＤＣ回路は、直列に接続された複数のインバータＩＶを有するインバータ列ＩＶＲと、インバータＩＶの出力にそれぞれ接続された複数のフリップフロップ回路ＦＦと、遅延検出回路ＤＬＹＤＥＴとを有している。各インバータＩＶの遅延時間ｔＳＬＢは、互いに等しい。ＴＤＣ回路が検出可能な時間差の分解能は、遅延時間ｔＳＬＢに等しい。インバータ列ＩＶＲは、初段のインバータＩＶでスタート信号ＳＴＡＲＴの立ち上がりエッジを受け、後続のインバータＩＶによりスタート信号ＳＴＡＲＴの立ち上がりエッジを順次に遅延させ、出力端子Ｑから遅延信号として出力する。なお、インバータ列ＩＶＲの全てのインバータＩＶによる遅延時間は、スタート信号ＳＴＡＲＴからストップ信号ＳＴＯＰまでの時間差より大きい。
【００２０】
各フリップフロップ回路ＦＦは、対応するインバータＩＶからの遅延信号の論理レベルをストップ信号ＳＴＯＰの立ち上がりエッジに同期してラッチする。遅延検出回路ＤＬＹＤＥＴは、ストップ信号ＳＴＯＰの立ち上がりエッジに同期して各フリップフロップ回路ＦＦの出力レベル（Ｑまたは／Ｑ）を受ける。そして、遅延検出回路ＤＬＹＤＥＴは、各フリップフロップ回路ＦＦの出力レベルに基づいて、スタート信号ＳＴＡＲＴの立ち上がりエッジからストップ信号ＳＴＯＰの立ち上がりエッジまでの時間差を計測し、カウント値ＲＥＶとして出力する。
【００２１】
ＴＤＣ回路の動作前、スタート信号ＳＴＡＲＴおよびストップ信号ＳＴＯＰは、ともに論理０であり、入力側から奇数番目のインバータＩＶは論理１を出力し、偶数段目のインバータＩＶは論理０を出力する。各フリップフロップ回路ＦＦは、出力端子Ｑまたは／Ｑから論理０を出力する。スタート信号ＳＴＡＲＴが論理０から論理１に変化すると、入力側のインバータＩＶから順に論理レベルが反転し、フリップフロップ回路ＦＦの出力端子Ｑまたは／Ｑは、順に論理０から論理１に変化する。
【００２２】
例えば、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差が小さいとき、論理１を出力するフリップフロップ回路ＦＦの数は相対的に少なくなる。これに対して、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差が大きいとき、論理１を出力するフリップフロップ回路ＦＦの数は相対的に多くなる。換言すれば、論理１を出力するフリップフロップ回路ＦＦと論理０を出力するフリップフロップ回路ＦＦとの境界は、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差に応じて変化する。
【００２３】
遅延検出回路ＤＬＹＤＥＴは、論理１を出力するフリップフロップＦＦと論理０を出力するフリップフロップ回路ＦＦの境界を検出することで、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差を計測し、カウント値ＲＥＶとして出力する。また、遅延検出回路ＤＬＹＤＥＴは、ストップ信号ＳＴＯＰに応答して、終了信号ＥＯＣを出力する。
【００２４】
図４は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の例を示している。図４では、ＰＬＬ回路がロックした状態で、出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相より僅かに早い。基準クロックＲＥＦの立ち上がりエッジからクロックＣＫＲの立ち上がりエッジまでの時間差を示すカウント値ＲＥＶは、”２ｔＯＳＣ−Δｔ”である。カウント値ＲＥＶは、このままではカウント値ＦＢＣＮＴ、ＦＣＷＣＮＴと演算できないため、正規化する必要がある。具体的には、カウント値ＲＥＶは、出力クロックＣＬＫＯＵＴの周期ｔＯＳＣで除し、出力クロックＣＬＫＯＵＴの１周期に対する比率で表すことで正規化される。すなわち、正規化された微少位相差ＲＥＶｎｏｒｍ（＝ＲＥＶ＊ｎｏｒｍ）は、”（２ｔＯＳＣ−Δｔ）／ｔＯＳＣ”で表される。符号”＊”は、乗算を示している。
【００２５】
図４では、クロックＣＫＲの位相は、基準クロックＲＥＦの位相に比べて、出力クロックＣＬＫＯＵＴのほぼ２クロックサイクル遅い。このため、図４に示したロック状態において、カウント値ＦＣＷＣＮＴが”ｍ”のとき、カウント値ＦＢＣＮＴは”ｍ＋２”になる。これより、上述した式（２）のＣＬＫＯＵＴ積分は”ｍ＋Δｔ＊ｎｏｒｍ”になり、上述した式（１）の位相差信号ＰＨＡＳＥの値は”−Δｔ＊ｎｏｒｍ”になる。
【００２６】
図５は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の別の例を示している。図５では、ＰＬＬ回路がロックした状態で、出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相より僅かに遅い。基準クロックＲＥＦの立ち上がりエッジからクロックＣＫＲの立ち上がりエッジまでの時間差を示すカウント値ＲＥＶは、”ｔＯＳＣ＋Δｔ”である。カウント値ＲＥＶを出力クロックＣＬＫＯＵＴの周期ｔＯＳＣで割り、正規化すると、微少位相差ＲＥＶｎｏｒｍ（＝ＲＥＶ＊ｎｏｒｍ）は、”（ｔＯＳＣ＋Δｔ）／ｔＯＳＣ”で表される。
【００２７】
図５では、クロックＣＫＲの位相は、基準クロックＲＥＦの位相に比べて、出力クロックＣＬＫＯＵＴのほぼ１クロックサイクル遅い。このため、図５に示したロック状態において、カウント値ＦＣＷＣＮＴが”ｍ”のとき、カウント値ＦＢＣＮＴは”ｍ＋１”になる。これより、上述した式（２）のＣＬＫＯＵＴ積分は”ｍ−Δｔ＊ｎｏｒｍ”になり、上述した式（１）の位相差信号ＰＨＡＳＥの値は”＋Δｔ＊ｎｏｒｍ”になる。
【００２８】
図６は、図１に示した位相差正規化回路ＮＲＭ内の論理回路ＬＯＧＩＣ１の動作の例を示している。なお、図６では、論理回路ＬＯＧＩＣ１の動作をフローチャートで示しているが、実際の論理回路ＬＯＧＩＣ１では、複数の動作が同時に実施される。例えば、処理Ｐ１４、Ｐ１６と処理Ｐ１８、Ｐ２０の処理は、互いに別の回路で同時に実施される。処理Ｐ１０は、ＰＬＬ回路のロック前に実施される。処理Ｐ１２からＰ２０は、ＰＬＬ回路のロック後に実施される。
【００２９】
まず、処理Ｐ１０では、論理回路ＬＯＧＩＣ１は、正規化係数ｎｏｒｍを初期値に設定する。この例では、正規化係数ｎｏｒｍの初期値は、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるように設定される。処理Ｐ１２では、ＰＬＬ回路の負帰還ループが安定するまでの待ち時間が挿入される。
【００３０】
処理Ｐ１４、Ｐ１６において、論理回路ＬＯＧＩＣ１は、”２”を示す微少位相差ＲＥＶｎｏｒｍが連続する回数を求め、ほぼ”２”の値が所定回数連続するとき、正規化係数ｎｏｒｍを値Δだけ小さくする。同様に、処理Ｐ１８、Ｐ２０において、論理回路ＬＯＧＩＣ１は、”１”を示す微少位相差ＲＥＶｎｏｒｍが連続する回数を求め、ほぼ”１”の値が所定回数連続するとき、正規化係数ｎｏｒｍを値Δだけ大きくする。特に限定されないが、検出される連続の所定回数は、例えば１６回である。
【００３１】
処理Ｐ１４、Ｐ１６および処理Ｐ１８、Ｐ２０を繰り返し、正規化係数ｎｏｒｍを調整することにより、”１”と”２”の微少位相差ＲＥＶｎｏｒｍがランダムに現れるようになる。これは、図４および図５に示した状態がランダムに現れることを示している。すなわち、”１”と”２”の微少位相差ＲＥＶｎｏｒｍがランダムに現れるとき、位相差正規化回路ＮＲＭにより正しい正規化係数ｎｏｒｍが生成される。このとき、正規化係数ｎｏｒｍの精度は最も高くなり、ＰＬＬ回路の動作精度は最も高くなる。
【００３２】
図７は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数ｎｏｒｍが補正される前の動作の例を示している。図７では、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴの１周期から２周期の間に位置する状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍが、期待値”ｔＬＳＢ／ｔＯＳＣ”より大きいとき、ほぼ”２”を示す微少位相差ＲＥＶｎｏｒｍが連続して生成される。ここで、ｔＬＳＢは、図３に示したＴＤＣ回路の分解能である。図１に示した論理回路ＬＯＧＩＣ１が、図７の状態を連続して検出するとき、図６の処理Ｐ１６により、正規化係数ｎｏｒｍは少しずつ小さく変更される。
【００３３】
図８は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数ｎｏｒｍが補正される前の動作の別の例を示している。図８においても、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴの１周期から２周期の間に位置する状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍが、期待値”ｔＬＳＢ／ｔＯＳＣ”より小さいとき、微少位相差ＲＥＶｎｏｒｍは、ほぼ”１”を示す微少位相差ＲＥＶｎｏｒｍが連続して生成される。図１に示した論理回路ＬＯＧＩＣ１が、図８の状態を連続して検出するとき、図６の処理Ｐ２０により正規化係数ｎｏｒｍは少しずつ大きく変更される。
【００３４】
図９は、図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化計数ｎｏｒｍが補正された後の動作の例を示している。図９では、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴのほぼ２周期と等しい状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”に等しい。出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相に比べて僅かに早いとき、ほぼ”２”を示す微少位相差ＲＥＶｎｏｒｍが生成される。
【００３５】
図１０は、図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化計数ｎｏｒｍが補正された後の動作の別の例を示している。図１０では、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴのほぼ１周期と等しい状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”に等しい。出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相に比べて僅かに遅いとき、ほぼ”１”を示す微少位相差ＲＥＶｎｏｒｍが生成される。
【００３６】
図６に示した論理回路ＬＯＧＩＣ１による正規化係数ｎｏｒｍの調整により、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣまで引き込まれると、微少位相差ＲＥＶｎｏｒｍの値は、”１”と”２”をランダムにとり、図９および図１０の状態がランダムに現れる。これは、ＰＬＬ回路が整数逓倍回路であり、カウント値ＦＣＷＣＮＴ、ＦＢＣＮＴおよび周波数制御語ＦＣＷは整数であるため、ロック状態に収束するためには、微少位相差ＲＥＶｎｏｒｍも整数になる必要があるためである。
【００３７】
図１１は、図１に示した整数逓倍機能を有するＰＬＬ回路がロックする前の位相差正規化回路ＮＲＭの論理回路ＬＯＧＩＣ１の動作の例を示している。この例では、ＰＬＬ回路のロック前に、図６に示した処理Ｐ１０の代わりに、図１１に示す処理Ｐ１１が実施される。
【００３８】
上述した図６では、正規化係数ｎｏｒｍを正しく調整するために、処理Ｐ１０において、正規化係数ｎｏｒｍを初期値に設定している。しかしながら、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるように、正規化係数ｎｏｒｍの初期値を予め求めることは容易でないときがある。
【００３９】
例えば、正規化係数ｎｏｒｍの初期値が期待値”ｔＬＳＢ／ｔＯＳＣ”の２倍より大きいとき、”３”以上の微少位相差ＲＥＶｎｏｒｍが連続して現れることがあり得る。このとき、図６の処理Ｐ１４、Ｐ１６、Ｐ１８、Ｐ２０では、正規化係数ｎｏｒｍを正しい値に引き込むことはできない。また、正規化係数ｎｏｒｍの初期値が期待値”ｔＬＳＢ／ｔＯＳＣ”の半分より小さいとき、微少位相差ＲＥＶｎｏｒｍが”１”以下になるため、ＰＬＬ回路の動作が不安定になる。
【００４０】
このようなときに、図６の処理Ｐ１０に代えて図１１の処理Ｐ１１を実施することで、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるような正規化係数ｎｏｒｍの初期値を、論理回路ＬＯＧＩＣ１自身により自動的に求めることができる。
【００４１】
まず、処理Ｐ１００において、正規化係数ｎｏｒｍを任意の初期値に設定した後、処理Ｐ１０２において、ＴＤＣ回路により生成されるカウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍを求める。
【００４２】
次に、処理Ｐ１０４において、微少位相差ＲＥＶｎｏｒｍを最大値ＲＥＶｎｏｒｍ（ｍａｘ）と比較する。特に限定されないが、最大値ＲＥＶｎｏｒｍ（ｍａｘ）の初期値は”０”である。微少位相差ＲＥＶｎｏｒｍが最大値ＲＥＶｎｏｒｍ（ｍａｘ）以下のとき、処理Ｐ１０２に戻り、カウント値ＲＥＶが更新されたらカウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍが再び求められる。微少位相差ＲＥＶｎｏｒｍが最大値ＲＥＶｎｏｒｍ（ｍａｘ）より大きいとき、処理Ｐ１０６において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）を微少位相差ＲＥＶｎｏｒｍに置き換える。
【００４３】
処理Ｐ１０８において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”２”より大きいときに、処理Ｐ１１０において、正規化係数ｎｏｒｍは半分にされる。図中の符号”＞＞”は、下位ビット側への１ビットシフト演算を示している。次に、処理Ｐ１１２において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）は半分にされる。処理Ｐ１１２の後、処理Ｐ１０８が再び実施される。
【００４４】
また、処理Ｐ１０８において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”２”以下であり、処理Ｐ１１４において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”１”より小さいときに、処理Ｐ１１６において、正規化係数ｎｏｒｍは２倍にされる。図中の符号”＜＜”は、上位ビット側への１ビットシフト演算を示している。また、処理Ｐ１１８において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）は２倍にされる。処理Ｐ１１８の後、処理Ｐ１０８が再び実施される。
【００４５】
最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”１”より大きく”２”より小さいとき、処理Ｐ１２０において、ＰＬＬ回路がロックしているか否かが判定される。ＰＬＬ回路がロックしているとき、図６に示した処理Ｐ１２以降が実施される。ＰＬＬ回路がロックしていないとき、処理Ｐ１０２に戻り、カウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍが再び求められる。
【００４６】
以上の動作により、ロックする前の正規化係数ｎｏｒｍの初期値が期待値”ｔＬＳＢ／ｔＯＳＣ”の２倍より大きく、あるいは期待値”ｔＬＳＢ／ｔＯＳＣ”の半分より小さいときにも、微少位相差ＲＥＶｎｏｒｍが”１”から”２”の間になるように、正規化係数ｎｏｒｍを初期調整できる。そして、図６に示した処理Ｐ１２から処理Ｐ２０により正規化係数ｎｏｒｍを、正しい値である期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込むことができる。
【００４７】
図１２は、図１１に示した動作を実施する位相差正規化回路ＮＲＭを有するＰＬＬ回路のシミュレーション波形の例を示している。図１２では、ＰＬＬ回路が動作を開始するときに、図１１に示した処理Ｐ１１を実施し、微少位相差ＲＥＶｎｏｒｍは、”１”より大きく”２”より小さい値に初期設定される（図１２（ａ））。この例では、微少位相差ＲＥＶｎｏｒｍは、整数値で”１”に初期設定される。これにより、図６に示した処理Ｐ１４、Ｐ１６、Ｐ１８、Ｐ２０を実施可能になる。
【００４８】
微少位相差ＲＥＶｎｏｒｍは、しばらくの間、ほぼ”１”を示す（図１２（ｂ））。このため、図６の処理Ｐ１８、Ｐ２０により、論理回路ＬＯＧＩＣ１は、正規化係数ｎｏｒｍを徐々に増やす（図１２（ｃ））。そして、”１”と”２”の微少位相差ＲＥＶｎｏｒｍがランダムに現れるようになったとき、論理回路ＬＯＧＩＣ１は、出力クロックＣＬＫＯＵＴと基準クロックＲＥＦの位相が一致したと判断し、正規化係数ｎｏｒｍの更新を停止する（図１２（ｄ））。すなわち、正規化係数ｎｏｒｍは期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込まれ、一定の値になる。
【００４９】
以上、この実施形態では、整数逓倍機能を有するＰＬＬ回路において、割り算回路や平均化回路などを持たない簡易な論理回路ＬＯＧＩＣ１により、カウント値ＲＥＶを精度よく正規化でき、正規化係数ｎｏｒｍを正しい値に引き込むことができる。この結果、基準クロックＲＥＦの位相と出力クロックＣＬＫＯＵＴとの位相差Δｔを最小にでき、ＰＬＬ回路を高い精度でロックさせることができる。
【００５０】
直列に接続されたフリップフロップ回路ＦＦ１、ＦＦ２により、ロック時の微少位相差ＲＥＶｎｏｒｍの値は、ほぼ”１”またはほぼ”２”になる。これにより、図６に示したように、正規化係数ｎｏｒｍを正しい値に引き込むための論理回路ＬＯＧＩＣ１の動作を簡易にできる。
【００５１】
さらに、ＰＬＬ回路の動作開始時に、微少位相差ＲＥＶｎｏｒｍが”１”から”２”の間になるように、正規化係数ｎｏｒｍを自動的に初期調整することで、微少位相差ＲＥＶｎｏｒｍの初期値に拘わらず、正規化係数ｎｏｒｍを常に正しい値に引き込むことができる。この際、回路規模の大きい除算回路や平均化回路を論理回路ＬＯＧＩＣ１に追加する必要はない。すなわち、簡易な論理回路ＬＯＧＩＣ１により、図６および図１１に示した動作を実現でき、ＰＬＬ回路を高い精度でロックさせることができる。
【００５２】
図１３は、別の実施形態における分数逓倍機能を有するＰＬＬ（Phase-Locked Loop）回路の例を示している。例えば、ＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase-Locked Loop）回路である。図１と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５３】
ＰＬＬ回路は、分数逓倍機能を有するため、図１に示した整数逓倍用のアキュムレーターＡＣＣＭ１の代わりに、分数逓倍用のアキュムレーターＡＣＣＭ２を有している。アキュムレーターＡＣＣＭ２は、図１に示したカウンターＣＯＵＮＴ１の代わりに、小数点以下の値を含む周波数制御語ＦＣＷをクロックＣＫＲに同期して積算し、カウント値ＦＣＷＣＮＴとして出力するカウンターＣＯＵＮＴ３を有している。また、ＰＬＬ回路は、図１に示した整数逓倍用の論理回路ＬＯＧＩＣ１の代わりに、分数逓倍用の論理回路ＬＯＧＩＣ２を有している。論理回路ＬＯＧＩＣ２は、微少位相差ＲＥＶｎｏｒｍおよび周波数制御語ＦＣＷを受けて動作する。論理回路ＬＯＧＩＣ２の動作の例は、図１８に示す。ＰＬＬ回路のその他の構成は、図１と同様である。
【００５４】
図１４は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の例を示している。なお、図１４は、規格化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のときの変化を示している。
【００５５】
微少位相差ＲＥＶｎｏｒｍの値は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のときに”１”から”２”の範囲しかとれないため、周期的にオーバーフローして折り返すことになる。微少位相差ＲＥＶｎｏｒｍの変化は、小数部ｆｒａｃが”０．５”以下のときと、小数部ｆｒａｃが”０．５”より大きいときで異なる。このため、図１４では、ｆｒａｃ＝０．２５の例と、ｆｒａｃ＝０．７５の例を示している。
【００５６】
連続する２つの微少位相差ＲＥＶｎｏｒｍの差ΔＲＥＶｎｏｒｍに着目すると、ｆｒａｃ＝０．２５、０．７５のどちらにおいても、微少位相差ＲＥＶｎｏｒｍの値がオーバーフローして折り返したときの差ΔＲＥＶｎｏｒｍ（絶対値）は、”０．７５”になる（図１４（ａ、ｂ））。なお、折り返しが、”２”付近と、”１”付近で起こることがあるが、どちらのときにも、折り返したときの差ΔＲＥＶｎｏｒｍ（絶対値）は、”０．７５”になる（図１４（ｃ、ｄ））。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍは、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のとき、常に一定の値（”−０．２５”または”０．２５”）になる。
【００５７】
図１５は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の別の例を示している。図１５は、規格化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のときのｆｒａｃ＝０．３の例と、ｆｒａｃ＝０．７の例を示している。
【００５８】
図１５では、図１４と同様に、ｆｒａｃ＝０．３、０．７のどちらにおいても、微少位相差ＲＥＶｎｏｒｍの値がオーバーフローして折り返したときの差ΔＲＥＶｎｏｒｍ（絶対値）は、”０．７”になる（図１５（ａ、ｂ））。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍは、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のとき、常に一定の値（”−０．３”または”０．３”）になる。
【００５９】
図１６は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の別の例を示している。この例では、規格化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”より小さく、例えば、期待値”ｔＬＳＢ／ｔＯＳＣ”の０．８倍である。小数部ｆｒａｃが”０．２５”のとき、差ΔＲＥＶｎｏｒｍは、周期的に”１−ｆｒａｃ”より小さい値（この例では、”０．６”）になる。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍの最大値は”−０．４”になり、差ΔＲＥＶｎｏｒｍの平均値は、”−０．２５”になる。
【００６０】
小数部ｆｒａｃが”０．７５”のとき、差ΔＲＥＶｎｏｒｍの絶対値は、周期的に小数部ｆｒａｃより小さい値（この例では”０．６”）になる。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍの最大値は”０．４”になり、差ΔＲＥＶｎｏｒｍの平均値は、”０．２５”になる。
【００６１】
図１７は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の別の例を示している。規格化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”より大きく、例えば、期待値”ｔＬＳＢ／ｔＯＳＣ”の１．２倍である。小数部ｆｒａｃが”０．２５”のとき、差ΔＲＥＶｎｏｒｍは、周期的に”１−ｆｒａｃ”より大きい値（この例では、”０．９”）になる。小数部ｆｒａｃが”０．７５”のとき、差ΔＲＥＶｎｏｒｍの絶対値は、周期的に小数部ｆｒａｃより大きい値（この例では”０．９”）になる。
【００６２】
図１８は、図１３に示した分数逓倍機能を有するＰＬＬ回路における位相差正規化回路ＮＲＭ内の論理回路ＬＯＧＩＣ２の動作の例を示している。まず、論理回路ＬＯＧＩＣ２は、図１１と同じ処理Ｐ１１を実施し、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるように、正規化係数ｎｏｒｍの初期値を調整する。次に、処理Ｐ２０２において、論理回路ＬＯＧＩＣ２は、ＰＬＬ回路の外部から供給される周波数制御語ＦＣＷを整数部ｉｎｔと小数部ｆｒａｃに分解する。
【００６３】
次に、処理Ｐ２０４において、論理回路ＬＯＧＩＣ２は、連続する２つの微少位相差ＲＥＶｎｏｒｍの差ΔＲＥＶｎｏｒｍを測定する。ここで、処理Ｐ２０４から処理Ｐ２２２までの動作は、ＰＬＬ回路のロック後に実施される。処理Ｐ２０６において、小数部ｆｒａｃが”０．５”より大きいとき、処理はＰ２０８に移行され、小数部ｆｒａｃが”０．５”以下のとき、処理はＰ２１８に移行される。
【００６４】
処理Ｐ２０８において、差ΔＲＥＶｎｏｒｍが”０”より小さいとき、すなわち負の値を示すとき、処理はＰ２１０に移行される。また、処理Ｐ２０８において、差ΔＲＥＶｎｏｒｍが”０”以上のとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”か否かを判定できないため、処理を再びＰ２０４に移行する。
【００６５】
処理Ｐ２１０において、差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃより大きいとき（例えば、図１７の下側の特性のΔＲＥＶｎｏｒｍ＝−０．９）、処理はＰ２１４に移行される。処理Ｐ２１０において、差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃ以下のとき（例えば、図１６の下側の特性のΔＲＥＶｎｏｒｍ＝−０．６）、処理はＰ２１２に移行される。
【００６６】
処理Ｐ２１２において、差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃと等しいとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込まれたと判断し、処理Ｐ２０４に戻る。差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃと等しくないとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”まで引き込まれていないと判断し、処理Ｐ２１６に移行する。
【００６７】
処理Ｐ２１４において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ小さくする。処理Ｐ２１６において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ大きくする。ここで、値Δは、正規化係数ｎｏｒｍに比べて十分に小さい値である。処理２１４、処理２１６の後、処理はＰ２０８に移行される。
【００６８】
一方、処理Ｐ２１８において、差ΔＲＥＶｎｏｒｍが”０”より大きいとき、すなわち正の値を示すとき、処理はＰ２２０に移行される。また、処理Ｐ２１８において、差ΔＲＥＶｎｏｒｍが”０”以下のとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”か否かを判定できないため、処理を再びＰ２０４に移行する。
【００６９】
処理Ｐ２２０において、差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”より大きいとき（例えば、図１７の上側の特性のΔＲＥＶｎｏｒｍ＝０．９）、処理はＰ２２４に移行される。処理Ｐ２２０において、差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”以下のとき（例えば、図１６の上側の特性のΔＲＥＶｎｏｒｍ＝０．６）、処理はＰ２２２に移行される。
【００７０】
処理Ｐ２２２において、差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”と等しいとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込まれたと判断し、処理Ｐ２０４に戻る。差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”と等しくないとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”まで引き込まれていないと判断し、処理Ｐ２２６に移行する。
【００７１】
処理Ｐ２２４において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ小さくする。処理Ｐ２２６において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ大きくする。
【００７２】
このように、連続する２つの微少位相差ＲＥＶｎｏｒｍの差ΔＲＥＶｎｏｒｍを求め、差ΔＲＥＶｎｏｒｍに応じて正規化係数ｎｏｒｍを調整することで、正規化係数ｎｏｒｍを正しい値（すなわち、期待値であるｔＬＳＢ／ｔＯＳＣ）に引き込むことができる。換言すれば、正規化係数ｎｏｒｍが正しい値に引き込まれているとき、微少位相差ＲＥＶｎｏｒｍは、図１４および図１５に示したように、折り返し時に”ｆｒａｃ”だけ減少し（ｆｒａｃ＞０．５のとき）、あるいは、折り返し時に”１−ｆｒａｃ”だけ増加する（ｆｒａｃ＜０．５のとき）。
【００７３】
図１８の動作を実現する論理回路ＬＯＧＩＣ２は、回路規模の大きい除算回路や平均化回路を用いることなく実現できる。すなわち、簡易な論理回路ＬＯＧＩＣ２により、図１８に示した動作を実現できる。なお、処理Ｐ２１０、Ｐ２２０において、差ΔＲＥＶｎｏｒｍと比較される”ｆｒａｃ”または”１−ｆｒａｃ”は、どちらも”０．５”より大きい。このため、小数部ｆｒａｃが”０．５”より大きいときも、”０．５”より小さいときも、差ΔＲＥＶｎｏｒｍの大小関係を容易に検出できる。
【００７４】
図１９は、図１３に示した分数逓倍機能を有するＰＬＬ回路のシミュレーション波形の例を示している。図１９では、ＰＬＬ回路が動作を開始するときに、図１１に示した処理Ｐ１１を実施し、微少位相差ＲＥＶｎｏｒｍを”１”より大きく”２”より小さい値に初期設定する（図１９（ａ））。一例ではあるが、図１９では、図１８に示した処理Ｐ２１６またはＰ２２６を繰り返し実施することにより、正規化係数ｎｏｒｍの値は徐々に増やされる（図１９（ｂ））。正規化係数ｎｏｒｍが期待値に近づくのにしたがい、位相差信号ＰＨＡＳＥの振幅は徐々に小さくなる（図１９（ｃ））。図１６および図１７に示した周期的に突出する差ΔＲＥＶｎｏｒｍの値は、位相差信号ＰＨＡＳＥの振幅が小さくなるにつれて徐々に小さくなり、小数部の値”ｆｒａｃ”または”１−ｆｒａｃ”に近づいていく。これに伴い、位相差信号ＰＨＡＳＥに発生する周期的なノイズＳｐｕｒも小さくなる。そして、微少位相差ＲＥＶｎｏｒｍの変化は、例えば、図１６または図１７の特性から図１４の特性になる。すなわち、正規化係数ｎｏｒｍは期待値”ｔＬＳＢ／ｔＯＳＣ”まで引き込まれ、一定の値になる。
【００７５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、分数逓倍機能を有するＰＬＬ回路において、簡易な論理回路ＬＯＧＩＣ２により、カウント値ＲＥＶを精度よく正規化でき、正規化係数ｎｏｒｍを正しい値に引き込むことができる。この結果、基準クロックＲＥＦの位相と出力クロックＣＬＫＯＵＴとの位相差Δｔを最小にでき、ＰＬＬ回路を高い精度でロックさせることができる。
【００７６】
図２０は、上述した実施形態におけるＰＬＬ回路が搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、携帯機器等のマイクロコンピュータ応用機器であり、基板に接続されたチップ状態の半導体集積回路ＬＳＩ、他の複数の半導体チップ、入力装置ＩＮおよび出力装置ＯＵＴ等を有している。
【００７７】
半導体集積回路ＬＳＩは、クロック生成回路ＣＬＫＧＥＮ、制御回路ＣＮＴＬ、上述した実施形態のいずれかのＰＬＬ回路およびドライバ回路ＤＲＶを有している。クロック生成回路ＣＬＫＧＥＮは、水晶発振器等からの発振信号ＯＳＣを受け、システムＳＹＳを動作させるための基本クロックＣＬＫおよびＰＬＬ回路に供給するための基準クロックＲＥＦを生成する。制御回路ＣＮＴＬは、例えば、システムＳＹＳを動作させるためのプログラムを実行するＣＰＵを有している。制御回路ＣＮＴＬは、ドライバ回路ＤＲＶ等の半導体集積回路ＬＳＩ内部の回路を制御するとともに、システムＳＹＳの動作状態に応じて周波数制御語ＦＣＷを変更する。
【００７８】
ドライバ回路ＤＲＶは、出力装置ＯＵＴおよび入力装置ＩＮ等の動作を制御するために基本クロックＣＬＫに同期して動作する。特に限定されないが、出力装置ＯＵＴは、液晶ディスプレイ等であり、入力装置ＩＮは、電源スイッチおよび液晶ディスプレイの表面に設けられたタッチパネル等である。例えば、出力装置ＯＵＴは、画像や文字を表示するために、出力クロックＣＬＫＯＵＴを水平同期信号として受ける。同期信号の周波数は、システムＳＹＳの動作状態（出力装置ＯＵＴの動作モード）に応じて、ＣＰＵが周波数制御語ＦＣＷの値を切り換えることにより変更される。
【００７９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００８０】
ＡＣＣＭ１、ＡＣＣＭ２‥アキュムレーター；ＡＤＤ‥加算器；ＡＮＤ１、ＡＮＤ２‥アンド回路；ＣＫＲ‥クロック；ＣＬＫ‥基本クロック；ＣＬＫＧＥＮ‥クロック生成回路；ＣＬＫＯＵＴ‥出力クロック；ＣＮＴＬ‥制御回路；ＣＯＵＮＴ１、ＣＯＵＮＴ２‥カウンター；ＤＬＹＤＥＴ‥遅延検出回路；ＤＲＶ‥ドライバ回路；ＥＯＣ‥終了信号；ＦＢＣＮＴ、ＦＢＣＮＴ０‥カウント値；ＦＣＷ‥周波数制御語；ＦＣＷＣＮＴ‥カウント値；ＦＦ、ＦＦ１、ＦＦ２、ＦＦ３‥フリップフロップ回路；ＦＦＲ１、ＦＦＲ２‥フリップフロップ列；ＩＮ‥入力装置；ＩＶ‥インバータ；ＩＶＲ‥インバータ列；ＬＯＧＩＣ１、ＬＯＧＩＣ２‥論理回路；ＬＰＦ‥ループフィルター；ＬＳＩ‥半導体集積回路；ＭＵＬ‥乗算器；ｎｏｒｍ‥正規化係数；ｎｏｒｍＡＤＪ‥正規化調整回路；ＮＲＭ‥位相差正規化回路；ＯＳＣ‥発振信号；ＯＵＴ‥出力装置；ＰＨＡＳＥ‥位相差信号；ＲＥＦ‥基準クロック；ＲＥＶ‥カウント値；ＲＥＶＤＥＣ‥デコーダ；ＲＥＶｎｏｒｍ‥微少位相差；ＳＹＳ‥システム；ｔＬＳＢ‥分解能；ｔＯＳＣ‥周期
【技術分野】
【０００１】
本発明は、ＰＬＬ回路およびＰＬＬ回路の動作方法に関する。
【背景技術】
【０００２】
半導体集積回路の素子構造の微細化に伴い、アナログ回路において、消費電流の増加、回路面積の増加、あるいは特性のばらつきが問題になってきている。これに伴い、アナログ回路からデジタル回路への置換が求められている。例えば、ＡＤＣ（Analog to Digital Converter）のダイナミックレンジは、微細化により半導体集積回路の動作電圧が低くなることで小さくなる。そこで、電圧を離散化するＡＤＣに代えて、時間を離散化するＴＤＣ(Time to Digital Converter)の開発が進んでいる。また、ＴＤＣ回路を利用したＡＤＰＬＬ回路（All Digital Phase-Locked Loop）が提案されている。（例えば、特許文献１−２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−７６８８６号公報
【特許文献２】特開２００９−２６８０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤＰＬＬ回路の動作精度を向上するためには、ＡＤＰＬＬ回路に入力される基準クロックとＡＤＰＬＬ回路から出力される出力クロックとの位相差を極力小さく必要がある。この際、回路規模を増加することなく、正しい正規化係数を求め、ＡＤＰＬＬ回路の精度を向上することが望ましい。
【課題を解決するための手段】
【０００５】
本発明の一形態では、ＰＬＬ回路は、周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成する第１カウンターと、出力クロックのクロック数を積算し、第２カウント値を生成する第２カウンターと、基準クロックの遷移エッジが現れてから、出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力する時間計測回路と、第３カウント値に正規化係数を乗じ、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、第２カウント値から微少位相差の値を引いた値を、第１カウント値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する演算回路と、位相差信号を受けるループフィルターと、基準クロックと出力クロックの位相を合わせるために、ループフィルターを介して供給される位相差信号に基づいて出力クロックの周波数を変更する発振回路とを備え、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”を示す微少位相差が連続して現れるとき、または”２”を示す微少位相差が連続して現れるときに、”１”を示す微少位相差と”２”を示す微少位相差とがランダムに現れるまで正規化係数を徐々にずらすことを特徴とする。
【発明の効果】
【０００６】
簡易な回路構成で正しい正規化係数を求めることができ、基準クロックと出力クロックの位相差を小さくできる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における整数逓倍機能を有するＰＬＬ回路の例を示している。
【図２】図１に示したアキュムレーターの動作の例を示している。
【図３】図１に示したＴＤＣ回路の例を示している。
【図４】図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の例を示している。
【図５】図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の別の例を示している。
【図６】図１に示した位相差正規化回路内の論理回路の動作の例を示している。
【図７】図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数が補正される前の動作の例を示している。
【図８】図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数が補正される前の動作の別の例を示している。
【図９】図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化係数が補正された後の動作の例を示している。
【図１０】図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化係数が補正された後の動作の別の例を示している。
【図１１】図１に示した整数逓倍機能を有するＰＬＬ回路がロックする前の位相差正規化回路の論理回路の動作の例を示している。
【図１２】図１１に示した動作を実施する位相差正規化回路を有するＰＬＬ回路のシミュレーション波形の例を示している。
【図１３】別の実施形態における分数逓倍機能を有するＰＬＬ回路の例を示している。
【図１４】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の例を示している。
【図１５】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の別の例を示している。
【図１６】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の別の例を示している。
【図１７】図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差の変化の別の例を示している。
【図１８】図１３に示した分数逓倍機能を有するＰＬＬ回路における位相差正規化回路内の論理回路の動作の例を示している。
【図１９】図１３に示した分数逓倍機能を有するＰＬＬ回路のシミュレーション波形の例を示している。
【図２０】上述した実施形態におけるＰＬＬ回路が搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態を説明する。
【０００９】
図１は、一実施形態における整数逓倍機能を有するＰＬＬ（Phase-Locked Loop）回路の例を示している。例えば、ＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase-Locked Loop）回路である。ＰＬＬ回路は、フリップフロップ回路ＦＦ１、ＦＦ２、ＴＤＣ（Time to Digital Converter）回路、位相差正規化回路ＮＲＭ、アキュムレーターＡＣＣＭ１、加算器ＡＤＤ、ループフィルターＬＰＦおよびＤＣＯ（Digitally Controlled Oscillator）回路を有している。
【００１０】
フリップフロップ回路ＦＦ１、ＦＦ２は、直列に接続されている。フリップフロップ回路ＦＦ１は、入力端子Ｄで基準クロックＲＥＦを受け、クロック端子でＰＬＬ回路の出力クロックＣＬＫＯＵＴを受ける。フリップフロップ回路ＦＦ２は、入力端子Ｄでフリップフロップ回路ＦＦ１の出力信号Ｑを受け、クロック端子で出力クロックＣＬＫＯＵＴを受け、出力端子ＱからクロックＣＫＲを出力する。クロックＣＫＲは、図４および図５に示すように、基準クロックＲＥＦの立ち上がりエッジ後、２番目の出力クロックＣＬＫＯＵＴの立ち上がりエッジに同期して立ち上がる。同様に、クロックＣＫＲは、基準クロックＲＥＦの立ち下がりエッジ後、２番目の出力クロックＣＬＫＯＵＴの立ち上がりエッジに同期して立ち下がる。この実施形態では、２つのフリップフロップ回路ＦＦ１、ＦＦ２を直列に接続することで、クロックＣＫＲがメタステーブル状態になることを防止できる。
【００１１】
ＴＤＣ回路は、スタート端子ＳＴＡＲＴで受ける基準クロックＲＥＦの立ち上がりエッジからストップ端子ＳＴＯＰで受けるクロックＣＫＲの立ち上がりエッジまでの時間差（アナログ値）を計測し、カウント値ＲＥＶ（デジタル値）として出力する。すなわち、ＴＤＣ回路は、基準クロックＲＥＦの遷移エッジ（立ち上がりエッジ）が現れてから、出力クロックＣＬＫＯＵＴのクロックサイクルを示す遷移エッジ（立ち上がりエッジ）が２回現れるまでの時間間隔（位相差）を計測し、計測した時間間隔をカウント値ＲＥＶとして出力する時間計測回路として動作する。また、ＴＤＣ回路は、カウント値ＲＥＶの出力とともに終了信号ＥＯＣを出力する。
【００１２】
位相差正規化回路ＮＲＭは、論理回路ＬＯＧＩＣ１および乗算器ＭＵＬを有している。論理回路ＬＯＧＩＣは、乗算器ＭＵＬから出力される正規化された微少位相差ＲＥＶｎｏｒｍを受け、正規化係数ｎｏｒｍを生成する。正規化された微少位相差ＲＥＶｎｏｒｍが論理回路ＬＯＧＩＣ１に繰り返しフィードバックされることで、正規化係数ｎｏｒｍは徐々に正しいに値に調整される。乗算器ＭＵＬは、カウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍを生成する。このように、位相差正規化回路ＮＲＭは、カウント値ＲＥＶに正規化係数ｎｏｒｍを乗じ、ＴＤＣ回路により計測された時間間隔を出力クロックＣＬＫＯＵＴのクロック数で表される微少位相差ＲＥＶｎｏｒｍに正規化する。
【００１３】
アキュムレーターＡＣＣＭ１は、カウンターＣＯＵＮＴ１、ＣＯＵＮＴ２およびフリップフロップ回路ＦＦ３を有している。カウンターＣＯＵＮＴ１は、周波数制御語ＦＣＷ（Frequency Command Word）を、基準クロックＲＥＦに応答して生成されるクロックＣＫＲに同期して積算し、カウント値ＦＣＷＣＮＴとして出力する。カウント値ＦＣＷＣＮＴは、クロックＣＫＲの位相を示す。この実施形態では、周波数制御語ＦＣＷは、正の整数であり、ＰＬＬ回路は整数逓倍回路として動作する。例えば、カウンターＣＯＵＮＴ１が６ビットカウンターであり、周波数制御語ＦＣＷが”８”のとき、１０進数で”０”、”８”、”１６”、”２４”、”３２”、”４０”、”４８”、”５６”のカウント値ＦＣＷＣＮＴが、クロックＣＫＲに同期して巡回的に生成される。
【００１４】
カウンターＣＯＵＮＴ２は、出力クロックＣＬＫＯＵＴのクロック数を積算し、カウント値ＦＢＣＮＴ０として出力する。すなわち、カウント値ＦＢＣＮＴ０は、出力クロックＣＬＫＯＵＴに同期して”１”ずつ増加する。例えば、カウンターＣＯＵＮＴ２がカウンターＣＯＵＮＴ１と同じ６ビットカウンターのとき、１０進数で”０”から”６３”までのカウント値ＦＢＣＮＴ０が出力クロックＣＬＫＯＵＴに同期して巡回的に生成される。フリップフロップ回路ＦＦ３は、カウント値ＦＢＣＮＴ０をクロック信号ＣＫＲに同期して受け、カウント値ＦＢＣＮＴとして出力する。カウント値ＦＢＣＮＴは、クロックＣＫＲに同期する出力クロックＣＬＫＯＵＴの位相を示している。
【００１５】
加算器ＡＤＤは、カウント値ＦＣＷＣＮＴとＣＬＫＯＵＴ積分との差を演算し、位相差信号ＰＨＡＳＥとして出力する。すなわち、位相差信号ＰＨＡＳＥの値は、式（１）により示される。
ＰＨＡＳＥ＝ＦＣＷＣＮＴ−ＣＬＫＯＵＴ積分 ‥‥（１）
ここで、ＣＬＫＯＵＴ積分は、カウント値ＦＢＣＮＴと正規化された微少位相差ＲＥＶｎｏｒｍの値との差であり、式（２）で示される。式（１）、（２）より、位相差信号ＰＨＡＳＥは、式（３）としても示される。
ＣＬＫＯＵＴ積分＝ＦＢＣＮＴ−ＲＥＶｎｏｒｍ ‥‥（２）
ＰＨＡＳＥ＝ＦＣＷＣＮＴ−ＦＢＣＮＴ＋ＲＥＶｎｏｒｍ ‥‥（３）
ループフィルターＬＰＦは、位相差信号ＰＨＡＳＥに含まれる高周波成分やノイズを除去する。ＤＣＯ回路は、ループフィルターＬＰＦからの出力に基づいて出力クロックＣＬＫＯＵＴを生成する。ＤＣＯ回路は、基準クロックＲＥＦと出力クロックＣＬＫＯＵＴの位相を合わせるために、ループフィルターＬＰＦを介して供給される位相差信号ＰＨＡＳＥに基づいて出力クロックＣＬＫＯＵＴの周波数を変更する発振回路として動作する。
【００１６】
図２は、図１に示したアキュムレーターＡＣＣＭ１の動作の例を示している。例えば、カウンターＣＯＵＮＴ１、ＣＯＵＮＴ２は１６ビットカウンターであり、周波数制御語ＦＣＷの値は”８”に設定されている。
【００１７】
図１に示したカウンターＣＯＵＮＴ１は、クロックＣＫＲに同期してカウント値ＦＣＷＣＮＴを”０”、”８”、”１６”、”２４”、...と更新する。カウンターＣＯＵＮＴ２は、出力クロックＣＬＫＯＵＴに同期してカウント値ＦＢＣＮＴ０を”１”ずつ増加させる。カウント値ＦＢＣＮＴ０は、出力クロックＣＬＫＯＵＴに同期して増加するため、出力クロックＣＬＫＯＵＴのクロック数を示す。フリップフロップ回路ＦＦ３は、クロックＣＫＲに同期してカウント値ＦＢＣＮＴ０をカウント値ＦＢＣＮＴとして出力する。なお、図２では、カウント値ＦＣＷＣＮＴ、ＦＢＣＮＴの値を揃っている例を示しているが、カウント値ＦＣＷＣＮＴ、ＦＢＣＮＴの値は、互いにずれていてもよい。
【００１８】
図３は、図１に示したＴＤＣ回路の例を示している。なお、ＴＤＣ回路は、図３の回路に限定されず、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差（すなわち、出力クロックＣＬＫＯＵＴのほぼ２周期分）をデジタル値として検出できるものであれば他の回路でもよい。
【００１９】
ＴＤＣ回路は、直列に接続された複数のインバータＩＶを有するインバータ列ＩＶＲと、インバータＩＶの出力にそれぞれ接続された複数のフリップフロップ回路ＦＦと、遅延検出回路ＤＬＹＤＥＴとを有している。各インバータＩＶの遅延時間ｔＳＬＢは、互いに等しい。ＴＤＣ回路が検出可能な時間差の分解能は、遅延時間ｔＳＬＢに等しい。インバータ列ＩＶＲは、初段のインバータＩＶでスタート信号ＳＴＡＲＴの立ち上がりエッジを受け、後続のインバータＩＶによりスタート信号ＳＴＡＲＴの立ち上がりエッジを順次に遅延させ、出力端子Ｑから遅延信号として出力する。なお、インバータ列ＩＶＲの全てのインバータＩＶによる遅延時間は、スタート信号ＳＴＡＲＴからストップ信号ＳＴＯＰまでの時間差より大きい。
【００２０】
各フリップフロップ回路ＦＦは、対応するインバータＩＶからの遅延信号の論理レベルをストップ信号ＳＴＯＰの立ち上がりエッジに同期してラッチする。遅延検出回路ＤＬＹＤＥＴは、ストップ信号ＳＴＯＰの立ち上がりエッジに同期して各フリップフロップ回路ＦＦの出力レベル（Ｑまたは／Ｑ）を受ける。そして、遅延検出回路ＤＬＹＤＥＴは、各フリップフロップ回路ＦＦの出力レベルに基づいて、スタート信号ＳＴＡＲＴの立ち上がりエッジからストップ信号ＳＴＯＰの立ち上がりエッジまでの時間差を計測し、カウント値ＲＥＶとして出力する。
【００２１】
ＴＤＣ回路の動作前、スタート信号ＳＴＡＲＴおよびストップ信号ＳＴＯＰは、ともに論理０であり、入力側から奇数番目のインバータＩＶは論理１を出力し、偶数段目のインバータＩＶは論理０を出力する。各フリップフロップ回路ＦＦは、出力端子Ｑまたは／Ｑから論理０を出力する。スタート信号ＳＴＡＲＴが論理０から論理１に変化すると、入力側のインバータＩＶから順に論理レベルが反転し、フリップフロップ回路ＦＦの出力端子Ｑまたは／Ｑは、順に論理０から論理１に変化する。
【００２２】
例えば、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差が小さいとき、論理１を出力するフリップフロップ回路ＦＦの数は相対的に少なくなる。これに対して、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差が大きいとき、論理１を出力するフリップフロップ回路ＦＦの数は相対的に多くなる。換言すれば、論理１を出力するフリップフロップ回路ＦＦと論理０を出力するフリップフロップ回路ＦＦとの境界は、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差に応じて変化する。
【００２３】
遅延検出回路ＤＬＹＤＥＴは、論理１を出力するフリップフロップＦＦと論理０を出力するフリップフロップ回路ＦＦの境界を検出することで、スタート信号ＳＴＡＲＴとストップ信号ＳＴＯＰの時間差を計測し、カウント値ＲＥＶとして出力する。また、遅延検出回路ＤＬＹＤＥＴは、ストップ信号ＳＴＯＰに応答して、終了信号ＥＯＣを出力する。
【００２４】
図４は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の例を示している。図４では、ＰＬＬ回路がロックした状態で、出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相より僅かに早い。基準クロックＲＥＦの立ち上がりエッジからクロックＣＫＲの立ち上がりエッジまでの時間差を示すカウント値ＲＥＶは、”２ｔＯＳＣ−Δｔ”である。カウント値ＲＥＶは、このままではカウント値ＦＢＣＮＴ、ＦＣＷＣＮＴと演算できないため、正規化する必要がある。具体的には、カウント値ＲＥＶは、出力クロックＣＬＫＯＵＴの周期ｔＯＳＣで除し、出力クロックＣＬＫＯＵＴの１周期に対する比率で表すことで正規化される。すなわち、正規化された微少位相差ＲＥＶｎｏｒｍ（＝ＲＥＶ＊ｎｏｒｍ）は、”（２ｔＯＳＣ−Δｔ）／ｔＯＳＣ”で表される。符号”＊”は、乗算を示している。
【００２５】
図４では、クロックＣＫＲの位相は、基準クロックＲＥＦの位相に比べて、出力クロックＣＬＫＯＵＴのほぼ２クロックサイクル遅い。このため、図４に示したロック状態において、カウント値ＦＣＷＣＮＴが”ｍ”のとき、カウント値ＦＢＣＮＴは”ｍ＋２”になる。これより、上述した式（２）のＣＬＫＯＵＴ積分は”ｍ＋Δｔ＊ｎｏｒｍ”になり、上述した式（１）の位相差信号ＰＨＡＳＥの値は”−Δｔ＊ｎｏｒｍ”になる。
【００２６】
図５は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック状態の別の例を示している。図５では、ＰＬＬ回路がロックした状態で、出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相より僅かに遅い。基準クロックＲＥＦの立ち上がりエッジからクロックＣＫＲの立ち上がりエッジまでの時間差を示すカウント値ＲＥＶは、”ｔＯＳＣ＋Δｔ”である。カウント値ＲＥＶを出力クロックＣＬＫＯＵＴの周期ｔＯＳＣで割り、正規化すると、微少位相差ＲＥＶｎｏｒｍ（＝ＲＥＶ＊ｎｏｒｍ）は、”（ｔＯＳＣ＋Δｔ）／ｔＯＳＣ”で表される。
【００２７】
図５では、クロックＣＫＲの位相は、基準クロックＲＥＦの位相に比べて、出力クロックＣＬＫＯＵＴのほぼ１クロックサイクル遅い。このため、図５に示したロック状態において、カウント値ＦＣＷＣＮＴが”ｍ”のとき、カウント値ＦＢＣＮＴは”ｍ＋１”になる。これより、上述した式（２）のＣＬＫＯＵＴ積分は”ｍ−Δｔ＊ｎｏｒｍ”になり、上述した式（１）の位相差信号ＰＨＡＳＥの値は”＋Δｔ＊ｎｏｒｍ”になる。
【００２８】
図６は、図１に示した位相差正規化回路ＮＲＭ内の論理回路ＬＯＧＩＣ１の動作の例を示している。なお、図６では、論理回路ＬＯＧＩＣ１の動作をフローチャートで示しているが、実際の論理回路ＬＯＧＩＣ１では、複数の動作が同時に実施される。例えば、処理Ｐ１４、Ｐ１６と処理Ｐ１８、Ｐ２０の処理は、互いに別の回路で同時に実施される。処理Ｐ１０は、ＰＬＬ回路のロック前に実施される。処理Ｐ１２からＰ２０は、ＰＬＬ回路のロック後に実施される。
【００２９】
まず、処理Ｐ１０では、論理回路ＬＯＧＩＣ１は、正規化係数ｎｏｒｍを初期値に設定する。この例では、正規化係数ｎｏｒｍの初期値は、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるように設定される。処理Ｐ１２では、ＰＬＬ回路の負帰還ループが安定するまでの待ち時間が挿入される。
【００３０】
処理Ｐ１４、Ｐ１６において、論理回路ＬＯＧＩＣ１は、”２”を示す微少位相差ＲＥＶｎｏｒｍが連続する回数を求め、ほぼ”２”の値が所定回数連続するとき、正規化係数ｎｏｒｍを値Δだけ小さくする。同様に、処理Ｐ１８、Ｐ２０において、論理回路ＬＯＧＩＣ１は、”１”を示す微少位相差ＲＥＶｎｏｒｍが連続する回数を求め、ほぼ”１”の値が所定回数連続するとき、正規化係数ｎｏｒｍを値Δだけ大きくする。特に限定されないが、検出される連続の所定回数は、例えば１６回である。
【００３１】
処理Ｐ１４、Ｐ１６および処理Ｐ１８、Ｐ２０を繰り返し、正規化係数ｎｏｒｍを調整することにより、”１”と”２”の微少位相差ＲＥＶｎｏｒｍがランダムに現れるようになる。これは、図４および図５に示した状態がランダムに現れることを示している。すなわち、”１”と”２”の微少位相差ＲＥＶｎｏｒｍがランダムに現れるとき、位相差正規化回路ＮＲＭにより正しい正規化係数ｎｏｒｍが生成される。このとき、正規化係数ｎｏｒｍの精度は最も高くなり、ＰＬＬ回路の動作精度は最も高くなる。
【００３２】
図７は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数ｎｏｒｍが補正される前の動作の例を示している。図７では、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴの１周期から２周期の間に位置する状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍが、期待値”ｔＬＳＢ／ｔＯＳＣ”より大きいとき、ほぼ”２”を示す微少位相差ＲＥＶｎｏｒｍが連続して生成される。ここで、ｔＬＳＢは、図３に示したＴＤＣ回路の分解能である。図１に示した論理回路ＬＯＧＩＣ１が、図７の状態を連続して検出するとき、図６の処理Ｐ１６により、正規化係数ｎｏｒｍは少しずつ小さく変更される。
【００３３】
図８は、図１に示した整数逓倍機能を有するＰＬＬ回路のロック後で、正規化係数ｎｏｒｍが補正される前の動作の別の例を示している。図８においても、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴの１周期から２周期の間に位置する状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍが、期待値”ｔＬＳＢ／ｔＯＳＣ”より小さいとき、微少位相差ＲＥＶｎｏｒｍは、ほぼ”１”を示す微少位相差ＲＥＶｎｏｒｍが連続して生成される。図１に示した論理回路ＬＯＧＩＣ１が、図８の状態を連続して検出するとき、図６の処理Ｐ２０により正規化係数ｎｏｒｍは少しずつ大きく変更される。
【００３４】
図９は、図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化計数ｎｏｒｍが補正された後の動作の例を示している。図９では、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴのほぼ２周期と等しい状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”に等しい。出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相に比べて僅かに早いとき、ほぼ”２”を示す微少位相差ＲＥＶｎｏｒｍが生成される。
【００３５】
図１０は、図１に示した整数逓倍機能を有するＰＬＬ回路において、正規化計数ｎｏｒｍが補正された後の動作の別の例を示している。図１０では、基準クロックＲＥＦとクロックＣＫＲの位相差が、出力クロックＣＬＫＯＵＴのほぼ１周期と等しい状態で、ＰＬＬ回路はロックしている。正規化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”に等しい。出力クロックＣＬＫＯＵＴの位相が基準クロックＲＥＦの位相に比べて僅かに遅いとき、ほぼ”１”を示す微少位相差ＲＥＶｎｏｒｍが生成される。
【００３６】
図６に示した論理回路ＬＯＧＩＣ１による正規化係数ｎｏｒｍの調整により、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣまで引き込まれると、微少位相差ＲＥＶｎｏｒｍの値は、”１”と”２”をランダムにとり、図９および図１０の状態がランダムに現れる。これは、ＰＬＬ回路が整数逓倍回路であり、カウント値ＦＣＷＣＮＴ、ＦＢＣＮＴおよび周波数制御語ＦＣＷは整数であるため、ロック状態に収束するためには、微少位相差ＲＥＶｎｏｒｍも整数になる必要があるためである。
【００３７】
図１１は、図１に示した整数逓倍機能を有するＰＬＬ回路がロックする前の位相差正規化回路ＮＲＭの論理回路ＬＯＧＩＣ１の動作の例を示している。この例では、ＰＬＬ回路のロック前に、図６に示した処理Ｐ１０の代わりに、図１１に示す処理Ｐ１１が実施される。
【００３８】
上述した図６では、正規化係数ｎｏｒｍを正しく調整するために、処理Ｐ１０において、正規化係数ｎｏｒｍを初期値に設定している。しかしながら、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるように、正規化係数ｎｏｒｍの初期値を予め求めることは容易でないときがある。
【００３９】
例えば、正規化係数ｎｏｒｍの初期値が期待値”ｔＬＳＢ／ｔＯＳＣ”の２倍より大きいとき、”３”以上の微少位相差ＲＥＶｎｏｒｍが連続して現れることがあり得る。このとき、図６の処理Ｐ１４、Ｐ１６、Ｐ１８、Ｐ２０では、正規化係数ｎｏｒｍを正しい値に引き込むことはできない。また、正規化係数ｎｏｒｍの初期値が期待値”ｔＬＳＢ／ｔＯＳＣ”の半分より小さいとき、微少位相差ＲＥＶｎｏｒｍが”１”以下になるため、ＰＬＬ回路の動作が不安定になる。
【００４０】
このようなときに、図６の処理Ｐ１０に代えて図１１の処理Ｐ１１を実施することで、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるような正規化係数ｎｏｒｍの初期値を、論理回路ＬＯＧＩＣ１自身により自動的に求めることができる。
【００４１】
まず、処理Ｐ１００において、正規化係数ｎｏｒｍを任意の初期値に設定した後、処理Ｐ１０２において、ＴＤＣ回路により生成されるカウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍを求める。
【００４２】
次に、処理Ｐ１０４において、微少位相差ＲＥＶｎｏｒｍを最大値ＲＥＶｎｏｒｍ（ｍａｘ）と比較する。特に限定されないが、最大値ＲＥＶｎｏｒｍ（ｍａｘ）の初期値は”０”である。微少位相差ＲＥＶｎｏｒｍが最大値ＲＥＶｎｏｒｍ（ｍａｘ）以下のとき、処理Ｐ１０２に戻り、カウント値ＲＥＶが更新されたらカウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍが再び求められる。微少位相差ＲＥＶｎｏｒｍが最大値ＲＥＶｎｏｒｍ（ｍａｘ）より大きいとき、処理Ｐ１０６において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）を微少位相差ＲＥＶｎｏｒｍに置き換える。
【００４３】
処理Ｐ１０８において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”２”より大きいときに、処理Ｐ１１０において、正規化係数ｎｏｒｍは半分にされる。図中の符号”＞＞”は、下位ビット側への１ビットシフト演算を示している。次に、処理Ｐ１１２において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）は半分にされる。処理Ｐ１１２の後、処理Ｐ１０８が再び実施される。
【００４４】
また、処理Ｐ１０８において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”２”以下であり、処理Ｐ１１４において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”１”より小さいときに、処理Ｐ１１６において、正規化係数ｎｏｒｍは２倍にされる。図中の符号”＜＜”は、上位ビット側への１ビットシフト演算を示している。また、処理Ｐ１１８において、最大値ＲＥＶｎｏｒｍ（ｍａｘ）は２倍にされる。処理Ｐ１１８の後、処理Ｐ１０８が再び実施される。
【００４５】
最大値ＲＥＶｎｏｒｍ（ｍａｘ）が”１”より大きく”２”より小さいとき、処理Ｐ１２０において、ＰＬＬ回路がロックしているか否かが判定される。ＰＬＬ回路がロックしているとき、図６に示した処理Ｐ１２以降が実施される。ＰＬＬ回路がロックしていないとき、処理Ｐ１０２に戻り、カウント値ＲＥＶに正規化係数ｎｏｒｍを乗じて微少位相差ＲＥＶｎｏｒｍが再び求められる。
【００４６】
以上の動作により、ロックする前の正規化係数ｎｏｒｍの初期値が期待値”ｔＬＳＢ／ｔＯＳＣ”の２倍より大きく、あるいは期待値”ｔＬＳＢ／ｔＯＳＣ”の半分より小さいときにも、微少位相差ＲＥＶｎｏｒｍが”１”から”２”の間になるように、正規化係数ｎｏｒｍを初期調整できる。そして、図６に示した処理Ｐ１２から処理Ｐ２０により正規化係数ｎｏｒｍを、正しい値である期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込むことができる。
【００４７】
図１２は、図１１に示した動作を実施する位相差正規化回路ＮＲＭを有するＰＬＬ回路のシミュレーション波形の例を示している。図１２では、ＰＬＬ回路が動作を開始するときに、図１１に示した処理Ｐ１１を実施し、微少位相差ＲＥＶｎｏｒｍは、”１”より大きく”２”より小さい値に初期設定される（図１２（ａ））。この例では、微少位相差ＲＥＶｎｏｒｍは、整数値で”１”に初期設定される。これにより、図６に示した処理Ｐ１４、Ｐ１６、Ｐ１８、Ｐ２０を実施可能になる。
【００４８】
微少位相差ＲＥＶｎｏｒｍは、しばらくの間、ほぼ”１”を示す（図１２（ｂ））。このため、図６の処理Ｐ１８、Ｐ２０により、論理回路ＬＯＧＩＣ１は、正規化係数ｎｏｒｍを徐々に増やす（図１２（ｃ））。そして、”１”と”２”の微少位相差ＲＥＶｎｏｒｍがランダムに現れるようになったとき、論理回路ＬＯＧＩＣ１は、出力クロックＣＬＫＯＵＴと基準クロックＲＥＦの位相が一致したと判断し、正規化係数ｎｏｒｍの更新を停止する（図１２（ｄ））。すなわち、正規化係数ｎｏｒｍは期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込まれ、一定の値になる。
【００４９】
以上、この実施形態では、整数逓倍機能を有するＰＬＬ回路において、割り算回路や平均化回路などを持たない簡易な論理回路ＬＯＧＩＣ１により、カウント値ＲＥＶを精度よく正規化でき、正規化係数ｎｏｒｍを正しい値に引き込むことができる。この結果、基準クロックＲＥＦの位相と出力クロックＣＬＫＯＵＴとの位相差Δｔを最小にでき、ＰＬＬ回路を高い精度でロックさせることができる。
【００５０】
直列に接続されたフリップフロップ回路ＦＦ１、ＦＦ２により、ロック時の微少位相差ＲＥＶｎｏｒｍの値は、ほぼ”１”またはほぼ”２”になる。これにより、図６に示したように、正規化係数ｎｏｒｍを正しい値に引き込むための論理回路ＬＯＧＩＣ１の動作を簡易にできる。
【００５１】
さらに、ＰＬＬ回路の動作開始時に、微少位相差ＲＥＶｎｏｒｍが”１”から”２”の間になるように、正規化係数ｎｏｒｍを自動的に初期調整することで、微少位相差ＲＥＶｎｏｒｍの初期値に拘わらず、正規化係数ｎｏｒｍを常に正しい値に引き込むことができる。この際、回路規模の大きい除算回路や平均化回路を論理回路ＬＯＧＩＣ１に追加する必要はない。すなわち、簡易な論理回路ＬＯＧＩＣ１により、図６および図１１に示した動作を実現でき、ＰＬＬ回路を高い精度でロックさせることができる。
【００５２】
図１３は、別の実施形態における分数逓倍機能を有するＰＬＬ（Phase-Locked Loop）回路の例を示している。例えば、ＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase-Locked Loop）回路である。図１と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５３】
ＰＬＬ回路は、分数逓倍機能を有するため、図１に示した整数逓倍用のアキュムレーターＡＣＣＭ１の代わりに、分数逓倍用のアキュムレーターＡＣＣＭ２を有している。アキュムレーターＡＣＣＭ２は、図１に示したカウンターＣＯＵＮＴ１の代わりに、小数点以下の値を含む周波数制御語ＦＣＷをクロックＣＫＲに同期して積算し、カウント値ＦＣＷＣＮＴとして出力するカウンターＣＯＵＮＴ３を有している。また、ＰＬＬ回路は、図１に示した整数逓倍用の論理回路ＬＯＧＩＣ１の代わりに、分数逓倍用の論理回路ＬＯＧＩＣ２を有している。論理回路ＬＯＧＩＣ２は、微少位相差ＲＥＶｎｏｒｍおよび周波数制御語ＦＣＷを受けて動作する。論理回路ＬＯＧＩＣ２の動作の例は、図１８に示す。ＰＬＬ回路のその他の構成は、図１と同様である。
【００５４】
図１４は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の例を示している。なお、図１４は、規格化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のときの変化を示している。
【００５５】
微少位相差ＲＥＶｎｏｒｍの値は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のときに”１”から”２”の範囲しかとれないため、周期的にオーバーフローして折り返すことになる。微少位相差ＲＥＶｎｏｒｍの変化は、小数部ｆｒａｃが”０．５”以下のときと、小数部ｆｒａｃが”０．５”より大きいときで異なる。このため、図１４では、ｆｒａｃ＝０．２５の例と、ｆｒａｃ＝０．７５の例を示している。
【００５６】
連続する２つの微少位相差ＲＥＶｎｏｒｍの差ΔＲＥＶｎｏｒｍに着目すると、ｆｒａｃ＝０．２５、０．７５のどちらにおいても、微少位相差ＲＥＶｎｏｒｍの値がオーバーフローして折り返したときの差ΔＲＥＶｎｏｒｍ（絶対値）は、”０．７５”になる（図１４（ａ、ｂ））。なお、折り返しが、”２”付近と、”１”付近で起こることがあるが、どちらのときにも、折り返したときの差ΔＲＥＶｎｏｒｍ（絶対値）は、”０．７５”になる（図１４（ｃ、ｄ））。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍは、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のとき、常に一定の値（”−０．２５”または”０．２５”）になる。
【００５７】
図１５は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の別の例を示している。図１５は、規格化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のときのｆｒａｃ＝０．３の例と、ｆｒａｃ＝０．７の例を示している。
【００５８】
図１５では、図１４と同様に、ｆｒａｃ＝０．３、０．７のどちらにおいても、微少位相差ＲＥＶｎｏｒｍの値がオーバーフローして折り返したときの差ΔＲＥＶｎｏｒｍ（絶対値）は、”０．７”になる（図１５（ａ、ｂ））。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍは、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”のとき、常に一定の値（”−０．３”または”０．３”）になる。
【００５９】
図１６は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の別の例を示している。この例では、規格化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”より小さく、例えば、期待値”ｔＬＳＢ／ｔＯＳＣ”の０．８倍である。小数部ｆｒａｃが”０．２５”のとき、差ΔＲＥＶｎｏｒｍは、周期的に”１−ｆｒａｃ”より小さい値（この例では、”０．６”）になる。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍの最大値は”−０．４”になり、差ΔＲＥＶｎｏｒｍの平均値は、”−０．２５”になる。
【００６０】
小数部ｆｒａｃが”０．７５”のとき、差ΔＲＥＶｎｏｒｍの絶対値は、周期的に小数部ｆｒａｃより小さい値（この例では”０．６”）になる。折り返しがないものとすると、差ΔＲＥＶｎｏｒｍの最大値は”０．４”になり、差ΔＲＥＶｎｏｒｍの平均値は、”０．２５”になる。
【００６１】
図１７は、図１３に示した分数逓倍機能を有するＰＬＬ回路の微少位相差ＲＥＶｎｏｒｍの変化の別の例を示している。規格化係数ｎｏｒｍは、期待値”ｔＬＳＢ／ｔＯＳＣ”より大きく、例えば、期待値”ｔＬＳＢ／ｔＯＳＣ”の１．２倍である。小数部ｆｒａｃが”０．２５”のとき、差ΔＲＥＶｎｏｒｍは、周期的に”１−ｆｒａｃ”より大きい値（この例では、”０．９”）になる。小数部ｆｒａｃが”０．７５”のとき、差ΔＲＥＶｎｏｒｍの絶対値は、周期的に小数部ｆｒａｃより大きい値（この例では”０．９”）になる。
【００６２】
図１８は、図１３に示した分数逓倍機能を有するＰＬＬ回路における位相差正規化回路ＮＲＭ内の論理回路ＬＯＧＩＣ２の動作の例を示している。まず、論理回路ＬＯＧＩＣ２は、図１１と同じ処理Ｐ１１を実施し、微少位相差ＲＥＶｎｏｒｍが”１”より大きく”２”より小さい値になるように、正規化係数ｎｏｒｍの初期値を調整する。次に、処理Ｐ２０２において、論理回路ＬＯＧＩＣ２は、ＰＬＬ回路の外部から供給される周波数制御語ＦＣＷを整数部ｉｎｔと小数部ｆｒａｃに分解する。
【００６３】
次に、処理Ｐ２０４において、論理回路ＬＯＧＩＣ２は、連続する２つの微少位相差ＲＥＶｎｏｒｍの差ΔＲＥＶｎｏｒｍを測定する。ここで、処理Ｐ２０４から処理Ｐ２２２までの動作は、ＰＬＬ回路のロック後に実施される。処理Ｐ２０６において、小数部ｆｒａｃが”０．５”より大きいとき、処理はＰ２０８に移行され、小数部ｆｒａｃが”０．５”以下のとき、処理はＰ２１８に移行される。
【００６４】
処理Ｐ２０８において、差ΔＲＥＶｎｏｒｍが”０”より小さいとき、すなわち負の値を示すとき、処理はＰ２１０に移行される。また、処理Ｐ２０８において、差ΔＲＥＶｎｏｒｍが”０”以上のとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”か否かを判定できないため、処理を再びＰ２０４に移行する。
【００６５】
処理Ｐ２１０において、差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃより大きいとき（例えば、図１７の下側の特性のΔＲＥＶｎｏｒｍ＝−０．９）、処理はＰ２１４に移行される。処理Ｐ２１０において、差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃ以下のとき（例えば、図１６の下側の特性のΔＲＥＶｎｏｒｍ＝−０．６）、処理はＰ２１２に移行される。
【００６６】
処理Ｐ２１２において、差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃと等しいとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込まれたと判断し、処理Ｐ２０４に戻る。差ΔＲＥＶｎｏｒｍの絶対値が小数部ｆｒａｃと等しくないとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”まで引き込まれていないと判断し、処理Ｐ２１６に移行する。
【００６７】
処理Ｐ２１４において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ小さくする。処理Ｐ２１６において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ大きくする。ここで、値Δは、正規化係数ｎｏｒｍに比べて十分に小さい値である。処理２１４、処理２１６の後、処理はＰ２０８に移行される。
【００６８】
一方、処理Ｐ２１８において、差ΔＲＥＶｎｏｒｍが”０”より大きいとき、すなわち正の値を示すとき、処理はＰ２２０に移行される。また、処理Ｐ２１８において、差ΔＲＥＶｎｏｒｍが”０”以下のとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”か否かを判定できないため、処理を再びＰ２０４に移行する。
【００６９】
処理Ｐ２２０において、差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”より大きいとき（例えば、図１７の上側の特性のΔＲＥＶｎｏｒｍ＝０．９）、処理はＰ２２４に移行される。処理Ｐ２２０において、差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”以下のとき（例えば、図１６の上側の特性のΔＲＥＶｎｏｒｍ＝０．６）、処理はＰ２２２に移行される。
【００７０】
処理Ｐ２２２において、差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”と等しいとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”に引き込まれたと判断し、処理Ｐ２０４に戻る。差ΔＲＥＶｎｏｒｍが”１−ｆｒａｃ”と等しくないとき、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍが期待値”ｔＬＳＢ／ｔＯＳＣ”まで引き込まれていないと判断し、処理Ｐ２２６に移行する。
【００７１】
処理Ｐ２２４において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ小さくする。処理Ｐ２２６において、論理回路ＬＯＧＩＣ２は、正規化係数ｎｏｒｍを値Δだけ大きくする。
【００７２】
このように、連続する２つの微少位相差ＲＥＶｎｏｒｍの差ΔＲＥＶｎｏｒｍを求め、差ΔＲＥＶｎｏｒｍに応じて正規化係数ｎｏｒｍを調整することで、正規化係数ｎｏｒｍを正しい値（すなわち、期待値であるｔＬＳＢ／ｔＯＳＣ）に引き込むことができる。換言すれば、正規化係数ｎｏｒｍが正しい値に引き込まれているとき、微少位相差ＲＥＶｎｏｒｍは、図１４および図１５に示したように、折り返し時に”ｆｒａｃ”だけ減少し（ｆｒａｃ＞０．５のとき）、あるいは、折り返し時に”１−ｆｒａｃ”だけ増加する（ｆｒａｃ＜０．５のとき）。
【００７３】
図１８の動作を実現する論理回路ＬＯＧＩＣ２は、回路規模の大きい除算回路や平均化回路を用いることなく実現できる。すなわち、簡易な論理回路ＬＯＧＩＣ２により、図１８に示した動作を実現できる。なお、処理Ｐ２１０、Ｐ２２０において、差ΔＲＥＶｎｏｒｍと比較される”ｆｒａｃ”または”１−ｆｒａｃ”は、どちらも”０．５”より大きい。このため、小数部ｆｒａｃが”０．５”より大きいときも、”０．５”より小さいときも、差ΔＲＥＶｎｏｒｍの大小関係を容易に検出できる。
【００７４】
図１９は、図１３に示した分数逓倍機能を有するＰＬＬ回路のシミュレーション波形の例を示している。図１９では、ＰＬＬ回路が動作を開始するときに、図１１に示した処理Ｐ１１を実施し、微少位相差ＲＥＶｎｏｒｍを”１”より大きく”２”より小さい値に初期設定する（図１９（ａ））。一例ではあるが、図１９では、図１８に示した処理Ｐ２１６またはＰ２２６を繰り返し実施することにより、正規化係数ｎｏｒｍの値は徐々に増やされる（図１９（ｂ））。正規化係数ｎｏｒｍが期待値に近づくのにしたがい、位相差信号ＰＨＡＳＥの振幅は徐々に小さくなる（図１９（ｃ））。図１６および図１７に示した周期的に突出する差ΔＲＥＶｎｏｒｍの値は、位相差信号ＰＨＡＳＥの振幅が小さくなるにつれて徐々に小さくなり、小数部の値”ｆｒａｃ”または”１−ｆｒａｃ”に近づいていく。これに伴い、位相差信号ＰＨＡＳＥに発生する周期的なノイズＳｐｕｒも小さくなる。そして、微少位相差ＲＥＶｎｏｒｍの変化は、例えば、図１６または図１７の特性から図１４の特性になる。すなわち、正規化係数ｎｏｒｍは期待値”ｔＬＳＢ／ｔＯＳＣ”まで引き込まれ、一定の値になる。
【００７５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、分数逓倍機能を有するＰＬＬ回路において、簡易な論理回路ＬＯＧＩＣ２により、カウント値ＲＥＶを精度よく正規化でき、正規化係数ｎｏｒｍを正しい値に引き込むことができる。この結果、基準クロックＲＥＦの位相と出力クロックＣＬＫＯＵＴとの位相差Δｔを最小にでき、ＰＬＬ回路を高い精度でロックさせることができる。
【００７６】
図２０は、上述した実施形態におけるＰＬＬ回路が搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、携帯機器等のマイクロコンピュータ応用機器であり、基板に接続されたチップ状態の半導体集積回路ＬＳＩ、他の複数の半導体チップ、入力装置ＩＮおよび出力装置ＯＵＴ等を有している。
【００７７】
半導体集積回路ＬＳＩは、クロック生成回路ＣＬＫＧＥＮ、制御回路ＣＮＴＬ、上述した実施形態のいずれかのＰＬＬ回路およびドライバ回路ＤＲＶを有している。クロック生成回路ＣＬＫＧＥＮは、水晶発振器等からの発振信号ＯＳＣを受け、システムＳＹＳを動作させるための基本クロックＣＬＫおよびＰＬＬ回路に供給するための基準クロックＲＥＦを生成する。制御回路ＣＮＴＬは、例えば、システムＳＹＳを動作させるためのプログラムを実行するＣＰＵを有している。制御回路ＣＮＴＬは、ドライバ回路ＤＲＶ等の半導体集積回路ＬＳＩ内部の回路を制御するとともに、システムＳＹＳの動作状態に応じて周波数制御語ＦＣＷを変更する。
【００７８】
ドライバ回路ＤＲＶは、出力装置ＯＵＴおよび入力装置ＩＮ等の動作を制御するために基本クロックＣＬＫに同期して動作する。特に限定されないが、出力装置ＯＵＴは、液晶ディスプレイ等であり、入力装置ＩＮは、電源スイッチおよび液晶ディスプレイの表面に設けられたタッチパネル等である。例えば、出力装置ＯＵＴは、画像や文字を表示するために、出力クロックＣＬＫＯＵＴを水平同期信号として受ける。同期信号の周波数は、システムＳＹＳの動作状態（出力装置ＯＵＴの動作モード）に応じて、ＣＰＵが周波数制御語ＦＣＷの値を切り換えることにより変更される。
【００７９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００８０】
ＡＣＣＭ１、ＡＣＣＭ２‥アキュムレーター；ＡＤＤ‥加算器；ＡＮＤ１、ＡＮＤ２‥アンド回路；ＣＫＲ‥クロック；ＣＬＫ‥基本クロック；ＣＬＫＧＥＮ‥クロック生成回路；ＣＬＫＯＵＴ‥出力クロック；ＣＮＴＬ‥制御回路；ＣＯＵＮＴ１、ＣＯＵＮＴ２‥カウンター；ＤＬＹＤＥＴ‥遅延検出回路；ＤＲＶ‥ドライバ回路；ＥＯＣ‥終了信号；ＦＢＣＮＴ、ＦＢＣＮＴ０‥カウント値；ＦＣＷ‥周波数制御語；ＦＣＷＣＮＴ‥カウント値；ＦＦ、ＦＦ１、ＦＦ２、ＦＦ３‥フリップフロップ回路；ＦＦＲ１、ＦＦＲ２‥フリップフロップ列；ＩＮ‥入力装置；ＩＶ‥インバータ；ＩＶＲ‥インバータ列；ＬＯＧＩＣ１、ＬＯＧＩＣ２‥論理回路；ＬＰＦ‥ループフィルター；ＬＳＩ‥半導体集積回路；ＭＵＬ‥乗算器；ｎｏｒｍ‥正規化係数；ｎｏｒｍＡＤＪ‥正規化調整回路；ＮＲＭ‥位相差正規化回路；ＯＳＣ‥発振信号；ＯＵＴ‥出力装置；ＰＨＡＳＥ‥位相差信号；ＲＥＦ‥基準クロック；ＲＥＶ‥カウント値；ＲＥＶＤＥＣ‥デコーダ；ＲＥＶｎｏｒｍ‥微少位相差；ＳＹＳ‥システム；ｔＬＳＢ‥分解能；ｔＯＳＣ‥周期
【特許請求の範囲】
【請求項１】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成する第１カウンターと、
出力クロックのクロック数を積算し、第２カウント値を生成する第２カウンターと、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力する時間計測回路と、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成する演算回路と、
前記位相差信号を受けるループフィルタと、
前記基準クロックと前記出力クロックの位相を合わせるために、前記ループフィルタを介して供給される前記位相差信号に基づいて前記出力クロックの周波数を変更する発振回路と
を備え、
前記位相差正規化回路は、ＰＬＬ回路のロック後に、”１”を示す前記微少位相差が連続して現れるとき、または”２”を示す前記微少位相差が連続して現れるときに、”１”を示す前記微少位相差と”２”を示す前記微少位相差とがランダムに現れるまで正規化係数を徐々にずらすこと
を特徴とするＰＬＬ回路。
【請求項２】
前記位相差正規化回路は、”１”を示す前記微少位相差が連続して現れるとき、正規化係数を大きくし、”２”を示す前記微少位相差が連続して現れるとき、正規化係数を小さくすること
を特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成する第１カウンターと、
出力クロックのクロック数を積算し、第２カウント値を生成する第２カウンターと、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力する時間計測回路と、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成する演算回路と、
前記位相差信号を受けるループフィルタと、
前記基準クロックと前記出力クロックの位相を合わせるために、前記ループフィルタを介して供給される前記位相差信号に基づいて前記出力クロックの周波数を変更する発振回路と
を備え、
前記位相差正規化回路は、
前記周波数制御語により示される逓倍率の分数部の値が”０．５”より大きく、ＰＬＬ回路のロック後に連続する２つの前記微少位相差の差を示す差分値が負の値を示すときに、前記差分値の絶対値が分数部の値より大きいときに正規化係数を小さくし、前記差分値の絶対値が分数部の値以下のときに正規化係数を大きくし、
前記逓倍率の分数部の値が”０．５”以下で、ＰＬＬ回路のロック後に前記差分値が正の値を示すときに、”１”から分数部の値を引いた値より前記差分値が大きいときに正規化係数を小さくし、”１”から分数部の値を引いた値より前記差分値が小さいときに正規化係数を大きくすること
を特徴とするＰＬＬ回路。
【請求項４】
前記位相差正規化回路は、
ＰＬＬ回路のロック前に、前記微少位相差が”２”より大きいときに、前記微少位相差を小さくするために前記正規化係数を小さくする処理と、前記微少位相差が”１”より小さいときに、前記微少位相差を大きくするために前記正規化係数を大きくする処理とを、前記微少位相差が”１”より大きく”２”より小さくなるまで繰り返すこと
を特徴とする請求項１ないし請求項３のいずれか１項記載のＰＬＬ回路。
【請求項５】
前記基準クロックを前記出力クロックに同期してラッチする第１フリップフロップ回路と、
前記第１フリップフロップ回路の出力信号を前記出力クロックに同期してラッチする第２フリップフロップ回路と
を備え、
前記時間計測回路は、前記基準クロックの遷移エッジから前記第２フリップフロップ回路の出力信号の遷移エッジまでの時間間隔を計測すること
を特徴とする請求項１ないし請求項４のいずれか１項記載のＰＬＬ回路。
【請求項６】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成し、
前記出力クロックのクロック数を積算し、第２カウント値を生成し、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力し、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化し、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成し、
前記基準クロックと前記出力クロックの位相を合わせるために、前記位相差信号に基づいて前記出力クロックの周波数を変更し、
ＰＬＬ回路のロック後に、”１”を示す前記微少位相差が連続して現れるとき、または”２”を示す前記微少位相差が連続して現れるときに、”１”を示す前記微少位相差と”２”を示す前記微少位相差とがランダムに現れるまで正規化係数を徐々にずらすこと
を特徴とするＰＬＬ回路の動作方法。
【請求項７】
”１”を示す前記微少位相差が連続して現れるとき、正規化係数を大きくし、”２”を示す前記微少位相差が連続して現れるとき、正規化係数を小さくすること
を特徴とする請求項６記載のＰＬＬ回路の動作方法。
【請求項８】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成し、
前記出力クロックのクロック数を積算し、第２カウント値を生成し、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力し、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化し、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成し、
前記基準クロックと前記出力クロックの位相を合わせるために、前記位相差信号に基づいて前記出力クロックの周波数を変更し、
前記周波数制御語により示される逓倍率の分数部の値が”０．５”より大きく、ＰＬＬ回路のロック後に連続する２つの前記微少位相差の差を示す差分値が負の値を示すときに、前記差分値の絶対値が分数部の値より大きいときに正規化係数を小さくし、前記差分値の絶対値が分数部の値以下のときに正規化係数を大きくし、
前記逓倍率の分数部の値が”０．５”以下で、ＰＬＬ回路のロック後に前記差分値が正の値を示すときに、”１”から分数部の値を引いた値より前記差分値が大きいときに正規化係数を小さくし、”１”から分数部の値を引いた値より前記差分値が小さいときに正規化係数を大きくすること
を特徴とするＰＬＬ回路の動作方法。
【請求項９】
ＰＬＬ回路のロック前に、前記微少位相差が”２”より大きいときに、前記微少位相差を小さくするために前記正規化係数を小さくする処理と、前記微少位相差が”１”より小さいときに、前記微少位相差を大きくするために前記正規化係数を大きくする処理とを、前記微少位相差が”１”より大きく”２”より小さくなるまで繰り返すこと
を特徴とする請求項６ないし請求項８のいずれか１項記載のＰＬＬ回路の動作方法。
【請求項１０】
請求項１ないし請求項５のいずれか１項記載のＰＬＬ回路と、
前記周波数制御語を生成する制御回路と、
前記ＰＬＬ回路により生成される出力クロックに同期して動作するクロック同期回路と
を備えていることを特徴とするシステム。
【請求項１】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成する第１カウンターと、
出力クロックのクロック数を積算し、第２カウント値を生成する第２カウンターと、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力する時間計測回路と、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成する演算回路と、
前記位相差信号を受けるループフィルタと、
前記基準クロックと前記出力クロックの位相を合わせるために、前記ループフィルタを介して供給される前記位相差信号に基づいて前記出力クロックの周波数を変更する発振回路と
を備え、
前記位相差正規化回路は、ＰＬＬ回路のロック後に、”１”を示す前記微少位相差が連続して現れるとき、または”２”を示す前記微少位相差が連続して現れるときに、”１”を示す前記微少位相差と”２”を示す前記微少位相差とがランダムに現れるまで正規化係数を徐々にずらすこと
を特徴とするＰＬＬ回路。
【請求項２】
前記位相差正規化回路は、”１”を示す前記微少位相差が連続して現れるとき、正規化係数を大きくし、”２”を示す前記微少位相差が連続して現れるとき、正規化係数を小さくすること
を特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成する第１カウンターと、
出力クロックのクロック数を積算し、第２カウント値を生成する第２カウンターと、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力する時間計測回路と、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化する位相差正規化回路と、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成する演算回路と、
前記位相差信号を受けるループフィルタと、
前記基準クロックと前記出力クロックの位相を合わせるために、前記ループフィルタを介して供給される前記位相差信号に基づいて前記出力クロックの周波数を変更する発振回路と
を備え、
前記位相差正規化回路は、
前記周波数制御語により示される逓倍率の分数部の値が”０．５”より大きく、ＰＬＬ回路のロック後に連続する２つの前記微少位相差の差を示す差分値が負の値を示すときに、前記差分値の絶対値が分数部の値より大きいときに正規化係数を小さくし、前記差分値の絶対値が分数部の値以下のときに正規化係数を大きくし、
前記逓倍率の分数部の値が”０．５”以下で、ＰＬＬ回路のロック後に前記差分値が正の値を示すときに、”１”から分数部の値を引いた値より前記差分値が大きいときに正規化係数を小さくし、”１”から分数部の値を引いた値より前記差分値が小さいときに正規化係数を大きくすること
を特徴とするＰＬＬ回路。
【請求項４】
前記位相差正規化回路は、
ＰＬＬ回路のロック前に、前記微少位相差が”２”より大きいときに、前記微少位相差を小さくするために前記正規化係数を小さくする処理と、前記微少位相差が”１”より小さいときに、前記微少位相差を大きくするために前記正規化係数を大きくする処理とを、前記微少位相差が”１”より大きく”２”より小さくなるまで繰り返すこと
を特徴とする請求項１ないし請求項３のいずれか１項記載のＰＬＬ回路。
【請求項５】
前記基準クロックを前記出力クロックに同期してラッチする第１フリップフロップ回路と、
前記第１フリップフロップ回路の出力信号を前記出力クロックに同期してラッチする第２フリップフロップ回路と
を備え、
前記時間計測回路は、前記基準クロックの遷移エッジから前記第２フリップフロップ回路の出力信号の遷移エッジまでの時間間隔を計測すること
を特徴とする請求項１ないし請求項４のいずれか１項記載のＰＬＬ回路。
【請求項６】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成し、
前記出力クロックのクロック数を積算し、第２カウント値を生成し、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力し、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化し、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成し、
前記基準クロックと前記出力クロックの位相を合わせるために、前記位相差信号に基づいて前記出力クロックの周波数を変更し、
ＰＬＬ回路のロック後に、”１”を示す前記微少位相差が連続して現れるとき、または”２”を示す前記微少位相差が連続して現れるときに、”１”を示す前記微少位相差と”２”を示す前記微少位相差とがランダムに現れるまで正規化係数を徐々にずらすこと
を特徴とするＰＬＬ回路の動作方法。
【請求項７】
”１”を示す前記微少位相差が連続して現れるとき、正規化係数を大きくし、”２”を示す前記微少位相差が連続して現れるとき、正規化係数を小さくすること
を特徴とする請求項６記載のＰＬＬ回路の動作方法。
【請求項８】
周波数制御語の値を基準クロックに応答して積算し、第１カウント値を生成し、
前記出力クロックのクロック数を積算し、第２カウント値を生成し、
前記基準クロックの遷移エッジが現れてから、前記出力クロックのクロックサイクルを示す遷移エッジが２回現れるまでの時間間隔を計測し、第３カウント値として出力し、
前記第３カウント値に正規化係数を乗じ、計測された時間間隔を前記出力クロックのクロック数で表される微少位相差に正規化し、
前記第２カウント値から前記微少位相差の値を引いた値を、前記第１カウント値から差し引いて、前記基準クロックと前記出力クロックの位相差を示す位相差信号を生成し、
前記基準クロックと前記出力クロックの位相を合わせるために、前記位相差信号に基づいて前記出力クロックの周波数を変更し、
前記周波数制御語により示される逓倍率の分数部の値が”０．５”より大きく、ＰＬＬ回路のロック後に連続する２つの前記微少位相差の差を示す差分値が負の値を示すときに、前記差分値の絶対値が分数部の値より大きいときに正規化係数を小さくし、前記差分値の絶対値が分数部の値以下のときに正規化係数を大きくし、
前記逓倍率の分数部の値が”０．５”以下で、ＰＬＬ回路のロック後に前記差分値が正の値を示すときに、”１”から分数部の値を引いた値より前記差分値が大きいときに正規化係数を小さくし、”１”から分数部の値を引いた値より前記差分値が小さいときに正規化係数を大きくすること
を特徴とするＰＬＬ回路の動作方法。
【請求項９】
ＰＬＬ回路のロック前に、前記微少位相差が”２”より大きいときに、前記微少位相差を小さくするために前記正規化係数を小さくする処理と、前記微少位相差が”１”より小さいときに、前記微少位相差を大きくするために前記正規化係数を大きくする処理とを、前記微少位相差が”１”より大きく”２”より小さくなるまで繰り返すこと
を特徴とする請求項６ないし請求項８のいずれか１項記載のＰＬＬ回路の動作方法。
【請求項１０】
請求項１ないし請求項５のいずれか１項記載のＰＬＬ回路と、
前記周波数制御語を生成する制御回路と、
前記ＰＬＬ回路により生成される出力クロックに同期して動作するクロック同期回路と
を備えていることを特徴とするシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−３４０２９（Ｐ２０１２−３４０２９Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１６９５５４（Ｐ２０１０−１６９５５４）
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月２８日（２０１０．７．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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