パルス検出回路、包絡線検出回路、および、電子装置、ならびに、パルス検出方法
【課題】ＩＲのような素子性能の限界に及ぶ超高周波域で良好に動作し消費電力が少なく安価で信頼性が高く且つ通常のＣＭＯＳ半導体プロセスで製造可能な新たなルス検出回路、包絡線検出回路および電子装置ならびにパルス検出方法を提供することを目的とする。
【解決手段】ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と、増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサ１０５（１１０）とを含み、信号入力端に供給される被検出信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、信号波形変換部１０ａ（１０ｂ）の出力信号から被検出信号が担うパルスを検出するパルス検出部とを備える。
【解決手段】ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と、増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサ１０５（１１０）とを含み、信号入力端に供給される被検出信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、信号波形変換部１０ａ（１０ｂ）の出力信号から被検出信号が担うパルスを検出するパルス検出部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルス検出回路、包絡線検出回路およびそれらを使用する電子装置、特にＵＷＢ（Ultra Wide Band）信号を受信する電子装置に関する。
【背景技術】
【０００２】
受信された信号の包絡線を検出してベースバンド信号を復調する回路は古くから使用されており様々な回路が考え出されている。ＵＷＢ信号、とくに搬送波を用いないＩＲ（Impulse Radio）によるＵＷＢ通信においても特許文献１または特許文献２等においてその有効性が示されている。これらの先行資料では整流回路と積分回路が用いられているがこれは包絡線検出の回路に他ならない。以下、本願では変調された搬送波（経時的に振幅が変化する高周波の信号）についてその包絡線を検出する作用を「包絡線検出」と呼ぶことにする。
【特許文献１】特開２００４−３２００８３
【特許文献２】特開２００５―２５２７４０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記何れの特許文献においても、ＵＷＢ通信についての原理的な提案が開示されているに留まり、現実の実施に当たって克服することが不可避である種々の課題や、それらの解決策については何等開示されていない。
従来の技術における問題点は、第一に、ＵＷＢ通信に適用されるような高周波信号（急峻で瞬時的なパルス）に対して有効に機能する包絡線検出回路が実現できなかった点である。
【０００４】
上掲の特許文献２には、演算増幅回路とＰＮ接合ダイオードによる包絡線検出回路を使った回路例が例示されている。しかしながら、ＰＮ接合ダイオードを使用する回路はＵＷＢのアナログフロントエンドのワンチップ化において多用されるＣＭＯＳ半導体プロセスによりオンチップ化することが困難であり、何よりも、このような回路ではＩＲに用いられるような極めて細いパルスを全波整流してその包絡線を検出することは現実には不可能に近い。
【０００５】
なぜならＵＷＢでは素子性能の限界に及ぶ高周波が用いられるのに対し、演算増幅回路の動作可能最高速度は素子性能の限界周波数の数分の一程度であり、動作速度が絶対的に不足するためである。更に、この種の従来の全波整流回路では、入力信号が受信機で受信される信号レベルに比較し十分に大きくないと良好に動作しない。アンテナから得られる受信信号を前置低雑音増幅回路で増幅して得られる波高値数ｍＶ程度の信号を良好に検出することは不可能に近く、前置増幅の増幅度を上げるなどの対策が必要であるが、これも周波数が高いことやシステムの複雑さや消費電力の増大等々の困難を伴う。
第二に、従来技術では検出した包絡線を所定の基準レベルと比較しその基準レベルより大か小かによって受信データの値を判断しているが、この所定の基準レベルを如何に設定するかは困難な課題である。
【０００６】
なぜなら良好な受信特性を得るための基準レベルの最適値は受信信号のレベルによって変動するからである。通常、無線通信においては受信信号のレベルが大きく変動するのが一般的であり、常に良好な受信特性を得ようとすると、この基準レベルを受信信号のレベルによって適応的に変更しなければならず、厳密に行おうとするとその制御特性や回路構成の選択が極めて困難な課題となる。
そこで本発明は、これら従来残置されていた未解決の課題を克服し、ＩＲのような素子性能の限界に及ぶ超高周波域で良好に動作し消費電力が少なく安価で信頼性が高く且つ通常のＣＭＯＳ半導体プロセスで製造可能な新たなパルス検出回路、包絡線検出回路、および、電子装置、ならびに、パルス検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
（１）コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタと、前記増幅回路の出力から前記信号が担うパルスを検出する検出回路と、を含んで構成されることを特徴とするパルス検出回路。
上記（１）のパルス検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【０００８】
（２）コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の出力信号から該信号に含まれる高周波成分を低減または除去する濾波手段と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを含み、前記濾波手段の出力として前記信号の包絡線を得るように構成されることを特徴とする包絡線検出回路。
上記（２）の包絡線検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【０００９】
（３）コンデンサと、前記コンデンサを介して信号が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号が担うパルスを検出するパルス検出部と、
を備えて構成されることを特徴とするパルス検出回路。
【００１０】
上記（３）のパルス検出回路では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００１１】
（４）コンデンサと、前記コンデンサを介して信号が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【００１２】
上記（４）の包絡線検出回路では、各回路ユニットにおいて信号を増幅しつつ信号の包絡線を検出するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつ包絡線の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【００１３】
（５）差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを設け、前記双方の系統の各増幅回路の出力を合成する合成手段を備えていることを特徴とする包絡線検出回路。
上記（５）の包絡線検出回路では、差動入力信号の半サイクル毎に包絡線を検出することができ、それらの包絡線を合成することによって能率よく包絡線を検出することができる。
【００１４】
（６）差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、前記双方の系統の各増幅回路の出力を合成する合成手段とを備え、
前記合成手段の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【００１５】
上記（６）の包絡線検出回路では、各回路ユニットにおいて信号を増幅しつつ信号の包絡線を検出するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつ包絡線の検出が可能となる。また、差動入力信号の半サイクル毎に包絡線を検出することができ、それらの包絡線を合成することによって能率よく包絡線を検出することができる。更に、使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【００１６】
（７）前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする（１）および（３）の何れか一のパルス検出回路。
上記（７）のパルス検出回路では（１）および（３）の何れか一のパルス検出回路において適用される増幅回路は簡単なＣＭＯＳインバータ回路によって構成できるためＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特徴の上に、特に、インバータ回路を構成するＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００１７】
（８）前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする（２）、（４）、（５）、および、（６）の何れか一の包絡線検出回路。
上記（８）の包絡線検出回路では、（２）、（４）、および、（５）の何れか一の包絡線検出回路において適用される増幅回路は簡単なＣＭＯＳインバータ回路によって構成できるためＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、インバータ回路を構成するＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【００１８】
（９）供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えた電子装置であって、前記信号処理部は（１）、（３）、および、（７）の何れか一のパルス検出回路を含んで構成されていることを特徴とする電子装置。
上記（９）の電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値の位置を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【００１９】
（１０）供給されたＵＷＢ信号の包絡線を検出する信号処理部を備えた電子装置であって、前記信号処理部は（２）、（４）乃至（６）、および、（８）の何れか一の包絡線検出回路を含んで構成されていることを特徴とする電子装置。
上記（１０）の電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【００２０】
（１１）ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と、前記増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサとを含み、前記信号入力端に供給される被検出信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記被検出信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
上記（１１）のパルス検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２１】
（１２）ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に供給される入力信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記入力信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
【００２２】
上記（１２）のパルス検出回路では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２３】
（１３）入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含んで構成されていることを特徴とする電子装置。
上記（１３）の電子装置では、信号波形変換部はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２４】
（１４）入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含む回路ユニットが複数縦続接続されて構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に前記ＵＷＢ信号が供給されるように構成されていることを特徴とする電子装置。
【００２５】
上記（１４）の電子装置では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２６】
（１５）供給される信号の波形をその変動における一方の極性側のピークが略一定レベルとなるように揃え、且つ、他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形を成すように変換し、前記波形を変換した信号から前記供給される信号が担うパルスを検出することを特徴とするパルス検出方法。
上記（１５）のパルス検出方法によれば、ＩＲのような素子性能の限界に及ぶ超高周波域で確実にパルス検出を行うことができる。
【００２７】
（１６）前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする（１）、（３）、（７）、（１１）、および、（１２）の何れか一のパルス検出回路。
上記（１６）のパルス検出回路では、（１）、（３）、（７）、（１１）、および、（１２）の何れか一のパルス検出回路において特に、ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを負帰還回路に介挿することにより上述のＭＯＳトランジスタを適用した場合と同様に作用する。わずかなプロセスの変更によってＰＮ接合ダイオードもＣＭＯＳ基板上に形成することが可能である。
【００２８】
（１７）前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする（２）、および、（４）乃至（６）の何れか一の包絡線検出回路。
上記（１７）の包絡線検出回路では、（２）、および、（４）乃至（６）の何れか一の包絡線検出回路において特に、ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを負帰還回路に介挿することにより上述のＭＯＳトランジスタを適用した場合と同様に作用する。わずかなプロセスの変更によってＰＮ接合ダイオードもＣＭＯＳ基板上に形成することが可能である。
【００２９】
（１８）前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする（９）、（１０）、（１３）、および、（１４）の何れか一の電子装置。
上記（１８）の電子装置では（９）、（１０）、（１３）、および、（１４）の何れか一の電子装置において特に、ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを負帰還回路に介挿することにより上述のＭＯＳトランジスタを適用した場合と同様に作用する。わずかなプロセスの変更によってＰＮ接合ダイオードもＣＭＯＳ基板上に形成することが可能である。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を図面に基づいて説明する。
（実施例１）
図１は、本発明の実施例としての包絡線検出回路およびパルス検出回路の要部である信号波形変換部の構成例を表す回路図である。
図１（ａ）は入力信号の負側の包絡線を検出するために適用する信号波形変換部１０ａを表し、図１（ｂ）は入力信号の正側の包絡線を検出するために適用する信号波形変換部１０ｂを表している。
【００３１】
図１（ａ）の信号波形変換部１０ａは、Ｐチャネルトランジスタ１０１およびＮチャンネルトランジスタ１０２のコンプリメンタリ接続回路に該コンプリメンタリ接続回路に係る負帰還路を構成するトランジスタ１０３（そのゲートおよびドレインが短絡されて所謂ＭＯＳダイオードとして機能する）が設けられて増幅回路（本例ではインバータ回路）２０ａが構成されている。
【００３２】
また、増幅回路２０ａの入力端にコンデンサ１０５の一端側が接続され、且つ、コンデンサ１０５の他端側は信号波形変換部１０ａへの被検出信号が供給される信号入力端として設定されている。
更に、上述のトランジスタ１０１のソースとゲートとの間に電流源１０４が接続されている。
【００３３】
また、図１（ｂ）の信号波形変換部１０ｂは、Ｐチャネルトランジスタ１０６およびＮチャンネルトランジスタ１０７のコンプリメンタリ接続回路に該コンプリメンタリ接続回路に係る負帰還路を構成するトランジスタ１０８（そのソースおよびドレインが短絡されて上述のトランジスタ１０３とは逆極性のＭＯＳダイオードとして機能する）が設けられて増幅回路（本例ではインバータ回路）２０ｂが構成されている。
【００３４】
また、増幅回路２０ｂの入力端にはコンデンサ１１０の一端側が接続され、且つ、コンデンサ１１０の他端側は信号波形変換部１０ｂへの被検出信号が供給される信号入力端として設定されている。
更に、上述のトランジスタ１０７のソースとゲートとの間に電流源１０９が接続されている。
【００３５】
尚、図示の例では、それぞれＭＯＳダイオードとして機能するトランジスタ１０３およびトランジスタ１０８にはＮチャネルトランジスタを適用しているが、極性を逆にして適用すればＰチャネルトランジスタに置換した構成を採ることも可能である。
上述の構成において、電流源１０４は図１（ａ）の信号波形変換部１０ａにおける動作点を決めるために電流バイアスを与える電源である。また、１０９は図１（ｂ）の信号波形変換部１０ｂにおける動作点を決めるために電流バイアスを与える電源である。
上述の信号波形変換部１０ａまたは１０ｂに供給される被検出信号は、インバータ回路２０ａまたは２０ｂによって反転増幅されるため、入力時とは逆極性であるが大振幅の信号が上記インバータ回路の出力信号に基づいて得られる。
【００３６】
図１（ａ）および図１（ｂ）の回路の動作原理を図２を参照しつつ以下に説明する。
図２は、図１（ａ）および図１（ｂ）の回路の動作原理を説明するための図である。
図２（ａ）は図１（ａ）の回路から入力のコンデンサ１０５およびバイアスの電流源１０４を取り除いた回路である。
また、図２（ｃ）は図１（ｂ）の回路から入力のコンデンサ１１０およびバイアスの電流源１０９を取り除いた回路である。
図２（ａ）の回路および図２（ｃ）の回路の、入力電圧Ｖｉ対出力電圧Ｖｏ、および、入力電圧Ｖｉ対入力電流Ｉｉ、ならびに、入力電圧Ｖｉ対電源電流Ｉｄｄを一定の条件においてプロットしてみる。
【００３７】
図では０.１８μＣＭＯＳプロセスを用いた場合の例であり、Ｐ、Ｎチャネルともスレッショルド電圧Ｖｔ＝０．４〜０．６Ｖ、電源電圧Ｖｄｄ＝１．８Ｖの場合を例に説明している。
よく知られているようにＭＯＳトランジスタに流れるドレイン電流Ｉｄは
【００３８】
Ｉｄ＝（１／２）μＣ（Ｗ／Ｌ）（Ｖｇ−Ｖｔ）2 …………………………（１）
（Ｖｄ≧Ｖｇ−Ｖｔのとき）
【００３９】
Ｉｄ＝（１／２）μＣ（Ｗ／Ｌ）Ｖｄ[２（Ｖｇ−Ｖｔ）−Ｖｄ]]…………（２）
（Ｖｄ≦Ｖｇ−Ｖｔのとき）
【００４０】
ここで、μ：トランジスタのキャリアの移動度
Ｃ：単位面積あたりのゲート容量
Ｗ：トランジスタのチャネル幅
Ｌ：トランジスタのチャネル長
Ｖｄ：ソースドレイン間印加電圧
Ｖｇ：ソースゲート間印加電圧
Ｖｔ：スレッショルド電圧
である。
【００４１】
ＰチャネルとＮチャネルではキャリア移動度が異なるため同じサイズのトランジスタでは同じ印加電圧に対して流せるドレイン電流はＮチャネルトランジスタの方が多いのが普通である。Ｗ／Ｌを調整することによりＰチャネルのトランジスタとＮチャネルのトランジスタとのバランスをとることが可能である。印加電圧に対して流せるドレイン電流の能力は以下の式で定義されるβで決まる。
【００４２】
β＝μＣ（Ｗ／Ｌ）…………………………（３）
【００４３】
Ｐチャネルトランジスタ１０１、１０６のβをβｐ、Ｎチャネルトランジスタ１０２、１０７のβをβｎとするとその比ｋ＝βｐ／βｎによってトランジスタ１０１および１０２によるインバータ回路またはトランジスタ１０６および１０７によるインバータ回路の伝達特性（Ｖｏ／Ｖｉ）が変化するとともにＩｄｄやＩｉの特性も変化する。トランジスタ１０３または１０８のβの回路特性に与える影響は少ないがここでは上記でｋ＝１としたときのβｎに合わせている。
図２（ｂ）は図２（ａ）の回路のＶｉに対するＩｉ、Ｖｏ、Ｉｄｄの特性を示す。また、図２（ｄ）は図２（ｃ）の回路のＶｉに対するＩｉ、Ｖｏ、Ｉｄｄの特性を示す。それぞれの特性曲線は付番し、そのパラメータを表１に示す。
【００４４】
【表１】
【００４５】
先ず、Ｖｏ対Ｖｉ特性について説明する。図２（ｂ）と図２（ｄ）ではＶｏ対Ｖｉ特性については同じである。Ｖｉを徐々に上げていくとＶｉ＜ＶｔのうちはＶｏ＝Ｖｄｄの状態が維持される。Ｖｉを更に上げていくとＶｏは徐々に下がり始め、これより更に上げていくと、Ｖｏは急激に下がりＶｉ＞Ｖｄｄ−Ｖｔの領域ではＶｏ＝０となる。
小さなＶｉの変化に対してＶｏが大きく変化する領域があり、この領域では、図２（ａ）および図２（ｃ）の回路は、Ｖｉの変化をＶｏの変化に増幅する増幅回路として動作する。
【００４６】
ｋの値によってこの動作域を変更することが可能でありｋを大きくするほど動作域はＶｉの高い側に移動する（特性曲線２０１〜２０３および２１０〜２１２参照）。
なお、図２（ｂ）ではＶｉが比較的高い領域でもＶｏが完全には０になっておらず、また図２（ｄ）ではＶｉが比較的低い領域でもＶｏが完全にはＶｄｄになっていないが、これはトランジスタ１０３または１０８に電流が流れ分圧が起こるためである。
これらのトランジスタ１０３または１０８がなければ、上述のとおりＶｉが低い領域ではＶｏは完全にＶｄｄとなり、Ｖｉが高い領域ではＶｏは完全に０となる。
【００４７】
Ｉｄｄは上述のインバータ回路が増幅回路として動作する動作域で多く流れる。Ｖｉの高い側（図２（ｂ））あるいは低い側（図２（ｄ））でＩｄｄが０になっていないのはトランジスタ１０３または１０８に流れる電流も加算されているからである。
次いでトランジスタ１０３または１０８の働きとＩｉ対Ｖｉ特性を説明するために、まず図２（ａ）の回路でｋ＝１のときについて説明する。
【００４８】
Ｖｉ＝０のときはＶｏ＝１．８Ｖであり、トランジスタ１０３には電流が流れない。トランジスタ１０３のチャネルはトランジスタ１０１、１０２によるインバータ回路の入力側がソース、出力側がドレインとして動作し、該トランジスタのゲートはソースに接続されているのでこのトランジスタには電流が流れない。
Ｖｉを０Ｖから徐々に上げていくとＶｉ＝６００ｍＶ程度からＶｏが下がり始める。更にＶｉを上げていくと、Ｖｏは更に下がりＶｉ＝Ｖｏとなった時点からトランジスタ１０３のソースとドレインが入れ替わる。
【００４９】
即ち、インバータの入力側の電位（Ｖｉ）のほうが出力側の電位（Ｖｏ）より高くなるので入力側がドレイン、出力側がソースとして働くようになる。
更にＶｉを上げていくとＶｉ−Ｖｏ＞ＶｔとなったところからＩｉが流れ始める。Ｉｉは数式１においてＶｇ＝Ｖｉ−Ｖｏを代入して求めることができる。トランジスタ１０３にはＶｉだけでなくＶｏも加算（減算）されて印加されることになり、Ｖｉの微小変化が大きな変化に変換されて印加される。これによって、信号のレベルが小さいときでも増幅回路特性を利用し良好な動作を行うことが可能となる。
【００５０】
上述においてはｋ＝１のときの説明を行ったが、ｋ＝１でないときの動作も同様である。図２（ｂ）の特性曲線を更に注意してみるとトランジスタ１０３に電流が流れ始める（Ｉｉが流れ始める）点でのＶｏの変化、即ち、ＶｏのＶｉによる微分値（ｄＶｏ／ｄＶｉ：その絶対値を以下Ａとする）は、ｋが相対的に大きいほうが大きく取れる事がわかる。ＡはＶｉに微小変化する信号が入力されたとき出力側に大きな変化となって現れる度合い、即ち増幅度である。
【００５１】
図２（ｄ）の特性曲線についても、トランジスタ１０８の極性がトランジスタ１０３と逆になっている以外は同じであり基本的には変わりがない。トランジスタ１０８がトランジスタ１０３と逆に接続されているのでＩｉはＶｉが低い側で回路から流れ出す、即ち、電流値は流れ込む方向を正に取っているのでＩｉの値は負となる。また、Ｉｉが流れ始める点でのＡ（ｄＶｏ／ｄＶｉ）はｋが小さいときに大きく取れる。
【００５２】
次に、図１（ａ）にもどって本発明によるパルス検出回路および包絡線検出回路について説明する。
図１（ａ）の回路は、上述の図２（ａ）の回路の入力端にコンデンサ１０５を介して入力信号を供給し、また回路（本例ではトランジスタ１０１のソースとゲートとの間）にバイアス電流Ｉｂを流し込むための電流源１０４を付加したものである。
【００５３】
信号源電圧をＶｓ、図２での説明と同様にインバータ回路の入出力の電圧をそれぞれＶｉ、Ｖｏとする。
先ず、Ｖｓが変化しない定常状態にあるときには、コンデンサ１０５は電流源１０４から充電され定常状態のＶｉとＶｓの差に相当する電圧Ｖｓｅを保持する。
説明を簡単にするためにＩｂをごく小さいと仮定すれば、このときＶｉ−Ｖｏ＝Ｖｔとなっている。
【００５４】
以下、このような定常状態におけるＶｉおよびＶｏの値をそれぞれＶｉｅおよびＶｏｅとする。
Ｖｓを△Ｖｓ１だけプラス方向に変化させると、Ｖｉも△Ｖｓ１だけプラス方向に変化しようとするが、コンデンサ１０５は蓄えられた電荷をトランジスタ１０３を通して放電するためＶｉの変化はわずかなものとなる。少しでも変化するとインバータの増幅度によってトランジスタ１０３に印加される電圧は△Ｖｓ１（１＋Ａ）と非常に大きくなりその変化は打ち消すように入力に帰還される。即ち、トランジスタ１０３はインバータ増幅回路の負帰還回路として動作し、インバータの入力は仮想接地点の電位となる。
【００５５】
従って、Ｖｉは殆ど変化せず、△Ｖｓ１の変化分はコンデンサ１０５に吸収される。このときコンデンサ１０５両端の電圧はＶｓｅ＋△Ｖｓ１となる。
この状態からＶｓを△Ｖｓ２下げると、その変化分はコンデンサ１０５を通してインバータの入力に伝えられるがＶｉがＶｉｅより下がろうとするときはトランジスタ１０３は電流を流さないのでコンデンサ１０５に充電する閉路はバイアス電流源１０４のみとなる。Ｉｂは小さいと仮定しているのでコンデンサ１０５に蓄えられた電荷は放電せず従って両端の電圧をＶｓｅ＋△Ｖｓ１に保持したままとなる。故にＶｓが△Ｖｓ２下がるとその変化分はそのままＶｉに伝えられＶｉはＶｉｅ−△Ｖｓ２となる。このときＶｏはＶｉの変化分がインバータ回路の増幅動作によって大きく増幅され出力される。
以上の現象を踏まえてＶｓが変化するときの動作について図３を参照して詳述する。
【００５６】
図３は、図２を参照して動作原理を説明した図１の回路の作用を説明するための信号波形図である。
図３において、参照符号３０１で示した特性曲線は入力信号Ｖｓを表している。また、参照符号３０２、３０３で示した特性曲線は何れもＶｉの変化を表しているが、特に３０２はＩｂ≒０のときの様子を表し、３０３は適当なバイアス電流を流したときの様子をそれぞれ表している。
Ｖｏはここに図示するＶｉを反転増幅した波形を示すことになる。
【００５７】
図４は、本発明の包絡線検出回路の構成例を表すブロック図である。図４において、図１（ａ）または図１（ｂ）の信号波形変換部が適用される信号波形変換部４０５の後段に積分手段（またはローパスフィルタ）４０６が設けられ、信号波形変換部４０５の出力信号波形を積分し、あるいはローパスフィルタ処理によって低周波成分を通過させ高周波成分を除去すると包絡線が検出できる。
【００５８】
本発明に適用される信号波形変換部の回路は従来の技術のように入力信号の上半分または下半分を切り取っているのではなく、一つ前の正のピークから続く負のピークまでの電圧差である△Ｖｓ２を検出している点を一つの要点としている。この場合、Ｖｉの上昇分△Ｖｓ１は無視され、その上昇した電圧値からの下降分△Ｖｓ２がＶｉｅに基準レベルを移動して検出されている。
【００５９】
即ち、図１（ａ）の信号波形変換部において、Ｖｓの値が「Ｖｉｅ＋それまでコンデンサ１０５が保持していた電圧」よりも高くなるとトランジスタ１０３がオンして電流が流れるため、Ｖｉの値はＶｉｅより高くはなり得ず、電圧Ｖｓの上昇分はコンデンサ１０５の両端電圧の上昇分となり、コンデンサはＶｓのピーク値とＶｉｅの差の電圧を常に保持するようになる。この状態からＶｓが下降するとＶｉの電位も下がろうとするが、このときにはトランジスタ１０３はオフするためコンデンサは放電されず、既に充電された電圧値が保持されたままでＶｉが下降する。
【００６０】
以上の結果３０２のような波形が得られるが、この場合、定電流源１０４によって適当にコンデンサ１０５を放電することによって３０３のような波形が現出する。この波形３０３は図２（ｂ）に示すＭＯＳインバータ回路のＶｏ／Ｖｉ特性によって増幅されて更に大信号となって出力される。
信号波形変換部（１０（ａ），１０（ｂ））から得られる波形は、換言すれば、入出力端に供給される被検出信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形である。
【００６１】
図３の特性曲線３０２に示すように、Ｉｂが殆ど０のときは過去に起きた最大の極大値（あるいは最小の極小値）がコンデンサ１０５に保存されるため、包絡線の基準レベルが移動し正しく包絡線を検出することが出来ない。
そこで、ＩｂをＶｉの基準点が包絡線の変化に追従する程度まで増やしてやることによってＶｏを特性曲線３０３として示すような波形にすることができる。
【００６２】
こうして得られた電圧波形はインバータによる増幅回路の入力信号であり,この信号は増幅回路の増幅作用によって増幅され出力される。この場合、Ｖｉの値がＶｉｅを下回っていると、トランジスタ１０３による帰還路は高インピーダンスとなっており増幅回路は殆どオープンループで動作する。
このような本発明における作用は、特許文献１などに示された従来の包絡線検出回路におけるように多量の帰還がかかった閉ループで動作し入力信号の半サイクルが切り取られた信号が出力されるような作用とは大きく様相を異にしている。上述のような従来の回路ではせっかくの増幅回路のゲインを無駄にしているだけでなく増幅回路に求められるスルーレート特性や高周波特性が厳しくなり実現が困難にしてしまう。本発明では、このような無駄や特性の劣化が顕著に低減される。
【００６３】
一方、図１（ｂ）の回路はトランジスタ１０８による帰還路の極性を図１（ａ）と逆にしたものであり、Ｖｓが負の方向に△Ｖｓ１下がろうとするときトランジスタ１０８に電流が流れコンデンサ１１０が充電されるためにＶｉは殆ど変化しない。
その状態からＶｓが正の方向に△Ｖｓ２上昇するとトランジスタ１０８には電流が流れないのでＶｉも△Ｖｓ２上昇する。
【００６４】
これによってＶｓが下がるときに基準レベルが揃えられ、そこからの変化分△Ｖｓ２が検出できる。△Ｖｓ２はインバータの増幅作用によって増幅され大信号を得ることができる。バイアス電流源１０９に流すバイアス電流の値も図１（ａ）の場合と同様に決めればよい。
結果的に、図１（ｂ）の回路における各部の信号波形は、図３に示す各部波形を上下反転させたような波形となる（図示省略）。
図３の信号波形３０３を更に説明すると、入力波形Ｖｉ３０１の正側のピークがＶｉｅ付近に揃えられていると見ることもできる。
【００６５】
図５は、既述のような信号波形変換部を用いて、供給された信号に係るピーク位置を検出する本発明のパルス検出回路の構成例を表すブロック図である。図５に示すような回路、即ちコンパレータ５０８によってＶｉｅよりもわずかに低い電圧と比較することによって信号のレベルが変動する場合においてもそのピークの位置を検出することができる。ここで５０７は図１（ａ）に示した回路であり、５０９は上記基準電圧を供給する電圧源である。なお５０７に図１（ｂ）で示した回路を使うと負側のピークを検出することができる。この場合基準電圧はＶｉｅよりもわずかに高い電圧を与えることはいうまでもないだろう。
図１（ａ）および図１（ｂ）の回路は検出する包絡線の極性に応じて選択すればよい。また帰還路に用いたトランジスタはＰチャネルのトランジスタでもゲートドレインをショートして用いることにより同様に動作させることが可能である。
【００６６】
図６は、種々条件を設定した場合の図１の回路の作用を説明するための図である。
図６はＩｂをある程度流した場合に、入力信号の振幅値の変化によって出力信号がどのように変わるかを示している。
例として図１（ａ）の回路でＩｂ＝０．１μＡ、ｋ＝４のときを示す。
図６（ａ）、図６（ｃ）はＶｉを表し、図６（ｂ）、図６（ｄ）はそれぞれのＶｉが入力されたときのＶｏを表している。
【００６７】
図６（ａ）、図６（ｂ）は入力信号Ｖｉの振幅値が比較的大きいときの代表的な振幅値３種について同じ尺度でプロットしたものである。
図６（ｃ）、図６（ｄ）は入力信号Ｖｉの振幅値が比較的小さいときの代表的な振幅値３種について同じ尺度でプロットしたものである。
それぞれＶｉｅ＝１．０５Ｖ、Ｖｏｅ＝０．５６ＶでありＶｉの振幅値が２０ｍＶｐｐ以上のときはＩｂが０になるようなＶｉが存在し、それ以上の振幅値のときは出力の負のピークがＶｏｅ付近に揃えられる。
【００６８】
尚、ピークが完全にＶｏｅまたはＶｉｅに揃わないのは、Ｉｉが０付近ではトランジスタ１０３に流れる電流も少なくコンデンサ１０５が瞬時には充電されないためである。
Ｖｉの振幅値が２０ｍＶｐｐ以下であるときには多少の偏よりはあるものの出力のピークがＶｉｅに達しないために信号は線形増幅されて出力される（図６（ｃ）、（ｄ）参照）。
【００６９】
図６（ｅ）、図６（ｆ）は入力信号の周波数が高いときのＶｉ、Ｖｏを示す。
周波数が高くなってくるとインバータの増幅度が落ち、更に、トランジスタ１０３に流れる電流によってコンデンサ１０５を充電する速度が入力信号の変化に対して十分な速度でないためにＶｉが図６（ａ）のように偏ることが出来ない。
それでも出力ＶｏはＶｏｅ付近を基準として正方向にのみ波形が切り取られ、この信号を積分することにより包絡線検出をすることができる。
【００７０】
このようにＶｉがＶｉｅに偏ることがなくてもＶｏで波形に偏りが生じ包絡線検出が可能になるのは、コンデンサ１０５へのトランジスタ１０３による充放電が上述のように非対称を呈するからではなく、トランジスタ１０１、１０２によるインバータ増幅回路の増幅度の比直線性によるものである。
現に、図６に示した例ではインバータ増幅回路のＶｉ対Ｖｏ特性は、図２（ｂ）の特性曲線２０３であり、その動作点はトランジスタ１０３に電流が流れ始めるＶｉ＝１．０５Ｖ付近に設定されておりＶｉがこの電圧より高いときの増幅度（ｄＶｏ／ｄＶｉ）（の絶対値）はＶｉがその電圧より低いときよりも小さくＶｉ＝１．０５Ｖを中心に正の半サイクルは小さく増幅され負の半サイクルは大きく増幅されることになる。
【００７１】
よって、本実施例における入力信号の周波数が高いときの動作は上述の△Ｖｓ２を検出するものというよりもＶｓの波形の一部を切り取る動作となる。このような切り取り動作においても包絡線の検出が可能である。また同様にピークの検出も可能である。
図６（ｆ）に示すＶｏで５７５ｍＶ付近を基準にレベル判定を行えばピーク位置を検出できることは明らかであろう。
【００７２】
既述の△Ｖｓ２を検出する方法とこの波形の一部を切り取る方法を比較すると、前者は出力信号が大きく取れる利点があるが高い周波数の動作に向かない。他方後者は比較的高い周波数まで動作が可能である。
本発明による本実施例はその両者を入力される周波数によって各々の利点を生かす動作モードが選択されシームレスに自動的に動作モードが移り変わり包絡線やピーク位置の検出ができる。
【００７３】
上述の切り取り動作のときは、増幅回路の非直線性を適切に利用できるようにバイアス点を決めなければならないが、本実施例の回路によればＩｂとトランジスタ１０３、または１０８によって自動的に最適なバイアス点が選ばれる。
所要のＩｂを流すためにはトランジスタのサイズの選択によって設定が可能であり、同じプロセスの同じチップ上にあるトランジスタ１０１、１０２、１０３のサイズ比を一旦決めてしまえば製造上のばらつきや電源電圧、温度等のばらつきによる変動は自動的に吸収され安定性の高い回路を設計することが可能である。
また回路はトランジスタ３個で構成され極めて簡素であり消費電力も従来の演算増幅回路を用いる場合等に比較して極めて少ない。
【００７４】
尚、以上の説明において、図３における特性曲線３０１は図１のコンデンサ１０５への入力信号Ｖｓを表し、特性曲線３０２、３０３は何れも増幅回路の入力信号Ｖｉの変化を表しているものとして説明したが、これらの特性曲線３０１、３０２、３０３の変化形状は、図３における時間軸の尺度を入力信号Ｖｉに相応する所定値倍に拡大したものとすれば、これらの特性曲線３０１、３０２、３０３は、コンデンサ１０５への入力信号Ｖｓとこれに対応する増幅回路の入力信号Ｖｉに替えて、それらの包絡線であると解しても、そのまま適用可能な変化傾向を呈している。
【００７５】
以上、図１ないし図６を参照して説明した実施例に関する特徴を以下に要約する。
コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号（Ｖｓ）が入力される増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）と、増幅回路２０ａ（２０ｂ）の出力から信号（Ｖｓ）が担うパルスを検出する検出回路（５０８）と、を含んでパルス検出回路が構成される。
【００７６】
この構成は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサ１０５（１１０）とを含み、信号入力端に供給される被検出信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部１０ａ（１０ｂ）と、信号波形変換部１０ａ（１０ｂ）の出力信号（Ｖｏ）から被検出信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０８）と、を備えているパルス検出回路の構成であると換言される。
【００７７】
このパルス検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
また、コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号が入力される増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の出力信号を積分する積分手段（４０６）と、増幅回路２０ａ（２０ｂ）の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）を含み、積分手段（４０６）の出力として信号（Ｖｓ）の包絡線を得るように包絡線検出回路が構成される。
【００７８】
この包絡線検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
また、このようなパルス検出回路および包絡線検出回路における増幅回路２０ａ（２０ｂ）は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成され得る。
【００７９】
この構成では適用される増幅回路は簡単なＣＭＯＳインバータ回路によって構成できるためＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特長の上に、特に、インバータ回路を構成するＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００８０】
（実施例２）
図７に本発明の他の実施例としての包絡線検出回路またはパルス検出回路に適用する信号波形変換部の構成例を示す。この信号波形変換部は実施例１の図１（ａ）に示した回路１０（ａ）と図１（ｂ）に示した回路１０（ｂ）を縦続接続したものである。この図７では、これらの回路１０（ａ）および回路１０（ｂ）について改めて参照符号７０１および７０２を附しているが、これらの回路７０１，７０２の構成要素については図１（ａ）および図１（ｂ）において用いたものと同じ参照符号を用いている。
【００８１】
図８は図７の回路（信号波形変換部）の作用を説明するための信号波形図である。
入力信号レベルＶｓ（図８（ａ））が大きくないとき初段の回路７０１は信号を線形増幅して出力Ｖｏ１を出力する（図８（ｂ））。
次段の回路７０２ではこの増幅された信号Ｖｏ１から尖頭値位置検出または包絡線検出するために偏りのある信号Ｖｏ２を出力する（図８（ｃ））。
【００８２】
入力信号Ｖｓのレベルが十分に大きいときはＶｏ１にも偏りが生じる。
図１（ａ）、（ｂ）に示した互いに逆特性の回路を縦続接続すると偏りの方向は反転しながら増強されるため正しく検出することが可能となる。
回路を更に多数縦続接続することによって更に小さいレベルの信号からの包絡線やピーク位置の検出は可能となる。この場合も一段おきに検出の極性の異なる回路を互い違いに接続していくことが必要である。
【００８３】
図７の初段の回路７０１と次段の回路７０２の接続順序を入れ替え、即ち７０１の部分に図１（ｂ）の回路を適用し、７０２の部分に図１（ａ）の回路を適用すると、検出する極性を反転させることができる。
また多くの場合、回路に付随する寄生容量などによって高周波成分が抜けて図４に示した積分回路あるいはローパスフィルタが不要になることも多い。寄生容量を積極的に利用することで回路の簡略化が可能である。
以上の回路を図４または図５の信号波形変換部４０５または５０７として使用することによりパルス検出回路または包絡線検出回路を構成することができる。
【００８４】
以上、図７ないし図８を参照して説明した実施例に関する特徴を以下に要約する。
コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号（Ｖｓ）が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）とをそれぞれ含む複数の回路ユニット７０１，７０２を縦続接続して構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０５、１０８の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続された信号波形変換部（７０１＋７０２）と、信号波形変換部（７０１＋７０２）の出力から入力信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０９）と、を備えてパルス検出回路が構成される。
【００８５】
このパルス検出回路は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と増幅回路２０ａ（２０ｂ）の入力側に設けられたコンデンサ１０５（１１０）とをそれぞれ含む複数の回路ユニット７０１，７０２を縦続接続して構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０３（１０８）の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続され、初段の回路ユニット７０１の入力端に供給される入力信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部（７０１＋７０２）と、信号波形変換部（７０１＋７０２）の出力信号から入力信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０９）と、を備えているものであると換言される。
【００８６】
このパルス検出回路では、各回路ユニット７０１，７０２において信号パルスを増幅しつつピーク位置を検出するように回路定数の設定が可能であり、この回路ユニット７０１，７０２を縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００８７】
また、コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号（Ｖｓ）が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）とをそれぞれ含む複数の回路ユニット７０１，７０２を縦続接続して構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０５、１０８の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続された信号波形変換部（７０１＋７０２）と、信号波形変換部（７０１＋７０２）の出力から入力信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０９）と、を備えて包絡線検出回路が構成される。
【００８８】
この包絡線検出回路では、各回路ユニット７０１，７０２において信号パルスの包絡線を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニット７０１，７０２を縦続接続することによって微弱な信号でも増幅しつつ包絡線の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００８９】
（実施例３）
図９は、本発明の包絡線検出回路およびパルス検出回路を適用したＵＷＢ受信機の構成を表すブロック図である。
アンテナ９０１によって受信されたＵＷＢ信号は差動の低雑音増幅回路９０２によって増幅され差動信号ＶｓｐおよびＶｓｍを出力する。
【００９０】
これら差動信号ＶｓｐおよびＶｓｍは振幅が同じで位相が１８０度異なる平衡の差動信号である。これらの信号は既述の形態の信号波形変換部９０３，９０４に入力される。上述の実施例１および実施例２では、検出する極性の異なる２種の回路を説明したが、この実施例３では、信号波形変換部９０３，９０４として極性の異なる回路を適用するのではなく、同一の極性の同一の構成の回路を適用する。この信号波形変換部は上記に説明した図１または図７の回路が適用される。
【００９１】
本実施例については、説明の便宜上、包絡線検出回路９０３および９０４として実施例２（図７）で説明した２段構成の信号波形変換部を適用して負側に包絡線を出力する信号波形変換部を用たものを例示してその動作を説明する。
信号波形変換部９０３ではＶｓｐの負方向の包絡線を検出してＶｏｐ２として出力し、信号波形変換部９０４はＶｓｍの負方向の包絡線を検出してＶｏｍ２として出力する。Ｖｏｐ２およびＶｏｍ３は包絡線に高周波成分が重畳された図１０（ｃ）に示すような波形となっている。ここに、ＶｓｐとＶｓｍは極性が反転しているので高周波成分は互いに位相が１８０度ことなっており、結局半サイクルずつＶｓｐの負方向の包絡線を検出する。
【００９２】
図１０は、図９の装置（ＵＷＢ受信機）の各部の動作を示すタイム図である。図１０では受信信号のレベルが変動してもパルス検出が良好に行われることを示すために受信パルスのレベルを３ｄＢずつ減少させた４つのパルスについて示している。
図１０（ａ）にＶｓｐ、Ｖｓｍを示し、図１０（ｃ）にＶｏｐ２、Ｖｏｍ２を示す。
図１０（ｂ）は、信号波形変換部９０３，９０４の初段の出力であり、図７におけるＶｏ１に相当する。図１０（ｂ）では、信号名を改めてそれぞれＶｏｐ１、Ｖｏｍ１とする。
【００９３】
尚、図１０（ａ）、図１０（ｂ）、および、図１０（ｃ）において、Ｖｓｍ、Ｖｏｍ１、および、Ｖｏｍ２は破線で表されている。Ｖｏｐ１、Ｖｏｍ１は信号のレベルが小さいため、既述のような偏りのある信号となっていない。２段重ねることによりＶｏｐ２、Ｖｏｍ２のように偏りのある信号となりそれぞれ半サイクルずつ交互に包絡線を出力する。
これらの両出力をコンデンサ９０７、９０８により結合し加算する。この加算された信号をＶａｉとする。Ｖａｉは位相が１８０度異なる二つの高周波成分が加算されるため,高周波成分はキャンセルされることに成り大幅に低減され同図（ｄ）のような波形となる。
【００９４】
また、Ｖａｉは回路の寄生容量によって高い周波数成分が取り除かれ図１０（ｄ）に示すように滑らかな波形になっている。Ｖａｉは増幅回路９０５によって増幅され出力Ｖａｏが出力される（図１０（ｅ））。
この増幅回路９０５として図２に示した回路を用いると、信号の正または負の一方のピークのレベルがそろった信号が出力される。本実施例では図２（ａ）のインバータ増幅回路を用いた場合を示している。
【００９５】
増幅回路９０５は、図１（ａ）においてコンデンサ１０５に相当するコンデンサが２個ついた加算増幅回路となっている他は既述の実施例１と同様に動作するが、本実施例ではＶａｉの正側がレベル固定される。
図１０ではＶａｉ（図１０（ｄ））の正側がほぼ１．０５Ｖに固定されＶａｏ（図１０（ｅ））には０．５Ｖ付近に基準レベルが固定された信号が出力されていることが判読される。コンパレータ９０６によってこのレベルを基準にレベル判定を行えばパルスの有無、或いはその位置を良好に検出でき、通信に利用することができる。
【００９６】
尚、増幅回路９０５として図１（ｂ）の回路を用いるとＶａｉの負側を検出できる。こちらの回路の方がＶａｉの負側の急峻な変化を示す部分の検出ができるのでより正確なパルスの位置検出ができる。パルス位置変調など正確なパルス位置検出が必要な場合など、必要に応じて使い分けることができる。
以上、図９ないし図１０を参照して説明した実施例に関する特徴を以下に要約する。
【００９７】
差動入力信号（Ｖｓｐ、Ｖｓｍ）の双方の系統に各対応して図１(ａ) 、図１(ｂ)または図７の回路を図４の如く接続して構成された包絡線検出回路を設け、前記双方の系統の各包絡線検出回路の出力を合成する合成手段を備えていることを特徴とする包絡線検出装置が構成される。
この包絡線検出装置では、差動信号のそれぞれに同一の図１(ａ) 、図１(ｂ)または図７の回路を図４の如く接続して構成された何れか一の包絡線検出回路を接続することによって差動信号の半サイクルごとに包絡線を検出することが出来それらを合成することによって能率よく包絡線の検出を行うことが可能となる。
【００９８】
また、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えた電子装置であって、この信号処理部は図１(ａ) 、図１(ｂ)、図７、および、図９の一部の何れか一のパルス検出回路を含んで構成されていることを特徴とする電子装置が構成される。
この電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【００９９】
さらに、供給されたＵＷＢ信号の包絡線を検出する信号処理部を備えた電子装置であって、この信号処理部は図１(ａ) 、図１(ｂ)、図７、および、図９の一部の何れか一の包絡線検出回路を含んで構成されていることを特徴とする電子装置が構成される。
この電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【０１００】
また、図１ないし図１０を参照して説明したところから理解される一つの電子装置に係る技術思想は、次のように要約される。
電子装置を、入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部（図１(ａ) 、図１(ｂ)または図７）と、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）の出力信号からＵＷＢ信号が担うパルスを検出するパルス検出部と、を備え、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路とこの増幅回路の入力側に設けられたコンデンサ１０５（１１０）とを含んで構成する。
【０１０１】
この電子装置では、信号波形変換部はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
また、他の、一つの電子装置に係る技術思想は、次のように要約される。
【０１０２】
電子装置を、入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部（図１(ａ) 、図１(ｂ)または図７）と、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）の出力信号からＵＷＢ信号が担うパルスを検出するパルス検出部と、を備え、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路とこの増幅回路の入力側に設けられたコンデンサ１０５（１１０）とを含む回路ユニット７０１，７０２が複数縦続接続されて構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０３（１０８）の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続され、初段の回路ユニット７０１の入力端にＵＷＢ信号が供給されるように構成する。
【０１０３】
この電子装置では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【０１０４】
以上、主として、本発明の装置（回路）について説明したが、既述の本発明の技術思想は、供給される信号の波形をその変動における一方の極性側のピークが略一定レベルとなるように揃え、且つ、他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形を成すように変換し、前記波形を変換した信号から前記供給される信号が担うパルスを検出することを特徴とするパルス検出方法としても要約される。
【０１０５】
このパルス検出方法によれば、従来、パルス検出のための基準レベルを一律に設定することが難しく、確実な検出が困難であったＩＲのような素子性能の限界に及ぶ超高周波域で確実にパルス検出を行うことができる。
以上、実施例１〜３では増幅回路の帰還路にソースとドレインを短絡したＭＯＳトランジスタを配する場合を例に説明したが、この帰還路に配するトランジスタに替えてＰＮ接合ダイオードを配しても全く同様に動作させることが可能である。ＣＭＯＳ半導体プロセスにおいてＰＮ接合ダイオードは古くから入出力の静電気保護回路に使用されておりわずかな製造プロセスの変更で作りこむことも可能である。
【産業上の利用可能性】
【０１０６】
以上本発明による包絡線検出回路をＵＷＢ受信機に用いる場合を例に説明したがこれに限定されるものではなく、包絡線検出の必要なＡＭ受信機や尖頭値検出が必要なパルス位置変調（ＰＰＭ）を用いる通信機などに幅広く応用することが可能である。
本発明による包絡線検出回路またはパルス検出回路は通常のＣＭＯＳプロセスにより搭載が可能でありＵＷＢ受信機のようなシステムも１チップ集積回路化を可能とし極めて有用性の高いものである。
【図面の簡単な説明】
【０１０７】
【図１】本発明による包絡線検出回路およびパルス検出回路の要部である信号波形変換部の構成を示す図である。
【図２】本発明による包絡線検出回路およびパルス検出回路の要部の動作を説明するための図である。
【図３】図１の回路の作用を説明するための信号波形図である。
【図４】本発明の包絡線検出回路の構成例を表すブロック図である。
【図５】本発明のパルス検出回路の構成例を表すブロック図である。
【図６】種々条件を設定した場合の図１の回路の作用を説明するための図である。
【図７】本発明の他の実施例としての包絡線検出回路またはパルス検出回路に適用する信号波形変換部の構成例を示す図である。
【図８】図７の回路の作用を説明するための信号波形図である。
【図９】本発明の包絡線検出回路およびパルス検出回路を適用したＵＷＢ受信機の構成を表すブロック図である。
【図１０】図９の装置の各部の動作を示すタイム図である。
【符号の説明】
【０１０８】
１０ａ，１０ｂ………………………信号波形変換部
１０１、１０５…Ｐチャネルトランジスタ
１０２、１０３、１０８、１０７………………………Ｎチャネルトランジスタ
１０５、１１０………………………コンデンサ
１０４、１０９………………………バイアス電流源
４０６…………………………………積分手段（またはローパスフィルタ）
５０８…………………………………コンパレータ
【技術分野】
【０００１】
本発明はパルス検出回路、包絡線検出回路およびそれらを使用する電子装置、特にＵＷＢ（Ultra Wide Band）信号を受信する電子装置に関する。
【背景技術】
【０００２】
受信された信号の包絡線を検出してベースバンド信号を復調する回路は古くから使用されており様々な回路が考え出されている。ＵＷＢ信号、とくに搬送波を用いないＩＲ（Impulse Radio）によるＵＷＢ通信においても特許文献１または特許文献２等においてその有効性が示されている。これらの先行資料では整流回路と積分回路が用いられているがこれは包絡線検出の回路に他ならない。以下、本願では変調された搬送波（経時的に振幅が変化する高周波の信号）についてその包絡線を検出する作用を「包絡線検出」と呼ぶことにする。
【特許文献１】特開２００４−３２００８３
【特許文献２】特開２００５―２５２７４０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記何れの特許文献においても、ＵＷＢ通信についての原理的な提案が開示されているに留まり、現実の実施に当たって克服することが不可避である種々の課題や、それらの解決策については何等開示されていない。
従来の技術における問題点は、第一に、ＵＷＢ通信に適用されるような高周波信号（急峻で瞬時的なパルス）に対して有効に機能する包絡線検出回路が実現できなかった点である。
【０００４】
上掲の特許文献２には、演算増幅回路とＰＮ接合ダイオードによる包絡線検出回路を使った回路例が例示されている。しかしながら、ＰＮ接合ダイオードを使用する回路はＵＷＢのアナログフロントエンドのワンチップ化において多用されるＣＭＯＳ半導体プロセスによりオンチップ化することが困難であり、何よりも、このような回路ではＩＲに用いられるような極めて細いパルスを全波整流してその包絡線を検出することは現実には不可能に近い。
【０００５】
なぜならＵＷＢでは素子性能の限界に及ぶ高周波が用いられるのに対し、演算増幅回路の動作可能最高速度は素子性能の限界周波数の数分の一程度であり、動作速度が絶対的に不足するためである。更に、この種の従来の全波整流回路では、入力信号が受信機で受信される信号レベルに比較し十分に大きくないと良好に動作しない。アンテナから得られる受信信号を前置低雑音増幅回路で増幅して得られる波高値数ｍＶ程度の信号を良好に検出することは不可能に近く、前置増幅の増幅度を上げるなどの対策が必要であるが、これも周波数が高いことやシステムの複雑さや消費電力の増大等々の困難を伴う。
第二に、従来技術では検出した包絡線を所定の基準レベルと比較しその基準レベルより大か小かによって受信データの値を判断しているが、この所定の基準レベルを如何に設定するかは困難な課題である。
【０００６】
なぜなら良好な受信特性を得るための基準レベルの最適値は受信信号のレベルによって変動するからである。通常、無線通信においては受信信号のレベルが大きく変動するのが一般的であり、常に良好な受信特性を得ようとすると、この基準レベルを受信信号のレベルによって適応的に変更しなければならず、厳密に行おうとするとその制御特性や回路構成の選択が極めて困難な課題となる。
そこで本発明は、これら従来残置されていた未解決の課題を克服し、ＩＲのような素子性能の限界に及ぶ超高周波域で良好に動作し消費電力が少なく安価で信頼性が高く且つ通常のＣＭＯＳ半導体プロセスで製造可能な新たなパルス検出回路、包絡線検出回路、および、電子装置、ならびに、パルス検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
（１）コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタと、前記増幅回路の出力から前記信号が担うパルスを検出する検出回路と、を含んで構成されることを特徴とするパルス検出回路。
上記（１）のパルス検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【０００８】
（２）コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の出力信号から該信号に含まれる高周波成分を低減または除去する濾波手段と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを含み、前記濾波手段の出力として前記信号の包絡線を得るように構成されることを特徴とする包絡線検出回路。
上記（２）の包絡線検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【０００９】
（３）コンデンサと、前記コンデンサを介して信号が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号が担うパルスを検出するパルス検出部と、
を備えて構成されることを特徴とするパルス検出回路。
【００１０】
上記（３）のパルス検出回路では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００１１】
（４）コンデンサと、前記コンデンサを介して信号が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【００１２】
上記（４）の包絡線検出回路では、各回路ユニットにおいて信号を増幅しつつ信号の包絡線を検出するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつ包絡線の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【００１３】
（５）差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを設け、前記双方の系統の各増幅回路の出力を合成する合成手段を備えていることを特徴とする包絡線検出回路。
上記（５）の包絡線検出回路では、差動入力信号の半サイクル毎に包絡線を検出することができ、それらの包絡線を合成することによって能率よく包絡線を検出することができる。
【００１４】
（６）差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、前記双方の系統の各増幅回路の出力を合成する合成手段とを備え、
前記合成手段の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【００１５】
上記（６）の包絡線検出回路では、各回路ユニットにおいて信号を増幅しつつ信号の包絡線を検出するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつ包絡線の検出が可能となる。また、差動入力信号の半サイクル毎に包絡線を検出することができ、それらの包絡線を合成することによって能率よく包絡線を検出することができる。更に、使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【００１６】
（７）前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする（１）および（３）の何れか一のパルス検出回路。
上記（７）のパルス検出回路では（１）および（３）の何れか一のパルス検出回路において適用される増幅回路は簡単なＣＭＯＳインバータ回路によって構成できるためＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特徴の上に、特に、インバータ回路を構成するＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００１７】
（８）前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする（２）、（４）、（５）、および、（６）の何れか一の包絡線検出回路。
上記（８）の包絡線検出回路では、（２）、（４）、および、（５）の何れか一の包絡線検出回路において適用される増幅回路は簡単なＣＭＯＳインバータ回路によって構成できるためＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、インバータ回路を構成するＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
【００１８】
（９）供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えた電子装置であって、前記信号処理部は（１）、（３）、および、（７）の何れか一のパルス検出回路を含んで構成されていることを特徴とする電子装置。
上記（９）の電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値の位置を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【００１９】
（１０）供給されたＵＷＢ信号の包絡線を検出する信号処理部を備えた電子装置であって、前記信号処理部は（２）、（４）乃至（６）、および、（８）の何れか一の包絡線検出回路を含んで構成されていることを特徴とする電子装置。
上記（１０）の電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【００２０】
（１１）ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と、前記増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサとを含み、前記信号入力端に供給される被検出信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記被検出信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
上記（１１）のパルス検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２１】
（１２）ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に供給される入力信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記入力信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
【００２２】
上記（１２）のパルス検出回路では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２３】
（１３）入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含んで構成されていることを特徴とする電子装置。
上記（１３）の電子装置では、信号波形変換部はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２４】
（１４）入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含む回路ユニットが複数縦続接続されて構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に前記ＵＷＢ信号が供給されるように構成されていることを特徴とする電子装置。
【００２５】
上記（１４）の電子装置では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００２６】
（１５）供給される信号の波形をその変動における一方の極性側のピークが略一定レベルとなるように揃え、且つ、他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形を成すように変換し、前記波形を変換した信号から前記供給される信号が担うパルスを検出することを特徴とするパルス検出方法。
上記（１５）のパルス検出方法によれば、ＩＲのような素子性能の限界に及ぶ超高周波域で確実にパルス検出を行うことができる。
【００２７】
（１６）前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする（１）、（３）、（７）、（１１）、および、（１２）の何れか一のパルス検出回路。
上記（１６）のパルス検出回路では、（１）、（３）、（７）、（１１）、および、（１２）の何れか一のパルス検出回路において特に、ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを負帰還回路に介挿することにより上述のＭＯＳトランジスタを適用した場合と同様に作用する。わずかなプロセスの変更によってＰＮ接合ダイオードもＣＭＯＳ基板上に形成することが可能である。
【００２８】
（１７）前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする（２）、および、（４）乃至（６）の何れか一の包絡線検出回路。
上記（１７）の包絡線検出回路では、（２）、および、（４）乃至（６）の何れか一の包絡線検出回路において特に、ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを負帰還回路に介挿することにより上述のＭＯＳトランジスタを適用した場合と同様に作用する。わずかなプロセスの変更によってＰＮ接合ダイオードもＣＭＯＳ基板上に形成することが可能である。
【００２９】
（１８）前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする（９）、（１０）、（１３）、および、（１４）の何れか一の電子装置。
上記（１８）の電子装置では（９）、（１０）、（１３）、および、（１４）の何れか一の電子装置において特に、ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを負帰還回路に介挿することにより上述のＭＯＳトランジスタを適用した場合と同様に作用する。わずかなプロセスの変更によってＰＮ接合ダイオードもＣＭＯＳ基板上に形成することが可能である。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を図面に基づいて説明する。
（実施例１）
図１は、本発明の実施例としての包絡線検出回路およびパルス検出回路の要部である信号波形変換部の構成例を表す回路図である。
図１（ａ）は入力信号の負側の包絡線を検出するために適用する信号波形変換部１０ａを表し、図１（ｂ）は入力信号の正側の包絡線を検出するために適用する信号波形変換部１０ｂを表している。
【００３１】
図１（ａ）の信号波形変換部１０ａは、Ｐチャネルトランジスタ１０１およびＮチャンネルトランジスタ１０２のコンプリメンタリ接続回路に該コンプリメンタリ接続回路に係る負帰還路を構成するトランジスタ１０３（そのゲートおよびドレインが短絡されて所謂ＭＯＳダイオードとして機能する）が設けられて増幅回路（本例ではインバータ回路）２０ａが構成されている。
【００３２】
また、増幅回路２０ａの入力端にコンデンサ１０５の一端側が接続され、且つ、コンデンサ１０５の他端側は信号波形変換部１０ａへの被検出信号が供給される信号入力端として設定されている。
更に、上述のトランジスタ１０１のソースとゲートとの間に電流源１０４が接続されている。
【００３３】
また、図１（ｂ）の信号波形変換部１０ｂは、Ｐチャネルトランジスタ１０６およびＮチャンネルトランジスタ１０７のコンプリメンタリ接続回路に該コンプリメンタリ接続回路に係る負帰還路を構成するトランジスタ１０８（そのソースおよびドレインが短絡されて上述のトランジスタ１０３とは逆極性のＭＯＳダイオードとして機能する）が設けられて増幅回路（本例ではインバータ回路）２０ｂが構成されている。
【００３４】
また、増幅回路２０ｂの入力端にはコンデンサ１１０の一端側が接続され、且つ、コンデンサ１１０の他端側は信号波形変換部１０ｂへの被検出信号が供給される信号入力端として設定されている。
更に、上述のトランジスタ１０７のソースとゲートとの間に電流源１０９が接続されている。
【００３５】
尚、図示の例では、それぞれＭＯＳダイオードとして機能するトランジスタ１０３およびトランジスタ１０８にはＮチャネルトランジスタを適用しているが、極性を逆にして適用すればＰチャネルトランジスタに置換した構成を採ることも可能である。
上述の構成において、電流源１０４は図１（ａ）の信号波形変換部１０ａにおける動作点を決めるために電流バイアスを与える電源である。また、１０９は図１（ｂ）の信号波形変換部１０ｂにおける動作点を決めるために電流バイアスを与える電源である。
上述の信号波形変換部１０ａまたは１０ｂに供給される被検出信号は、インバータ回路２０ａまたは２０ｂによって反転増幅されるため、入力時とは逆極性であるが大振幅の信号が上記インバータ回路の出力信号に基づいて得られる。
【００３６】
図１（ａ）および図１（ｂ）の回路の動作原理を図２を参照しつつ以下に説明する。
図２は、図１（ａ）および図１（ｂ）の回路の動作原理を説明するための図である。
図２（ａ）は図１（ａ）の回路から入力のコンデンサ１０５およびバイアスの電流源１０４を取り除いた回路である。
また、図２（ｃ）は図１（ｂ）の回路から入力のコンデンサ１１０およびバイアスの電流源１０９を取り除いた回路である。
図２（ａ）の回路および図２（ｃ）の回路の、入力電圧Ｖｉ対出力電圧Ｖｏ、および、入力電圧Ｖｉ対入力電流Ｉｉ、ならびに、入力電圧Ｖｉ対電源電流Ｉｄｄを一定の条件においてプロットしてみる。
【００３７】
図では０.１８μＣＭＯＳプロセスを用いた場合の例であり、Ｐ、Ｎチャネルともスレッショルド電圧Ｖｔ＝０．４〜０．６Ｖ、電源電圧Ｖｄｄ＝１．８Ｖの場合を例に説明している。
よく知られているようにＭＯＳトランジスタに流れるドレイン電流Ｉｄは
【００３８】
Ｉｄ＝（１／２）μＣ（Ｗ／Ｌ）（Ｖｇ−Ｖｔ）2 …………………………（１）
（Ｖｄ≧Ｖｇ−Ｖｔのとき）
【００３９】
Ｉｄ＝（１／２）μＣ（Ｗ／Ｌ）Ｖｄ[２（Ｖｇ−Ｖｔ）−Ｖｄ]]…………（２）
（Ｖｄ≦Ｖｇ−Ｖｔのとき）
【００４０】
ここで、μ：トランジスタのキャリアの移動度
Ｃ：単位面積あたりのゲート容量
Ｗ：トランジスタのチャネル幅
Ｌ：トランジスタのチャネル長
Ｖｄ：ソースドレイン間印加電圧
Ｖｇ：ソースゲート間印加電圧
Ｖｔ：スレッショルド電圧
である。
【００４１】
ＰチャネルとＮチャネルではキャリア移動度が異なるため同じサイズのトランジスタでは同じ印加電圧に対して流せるドレイン電流はＮチャネルトランジスタの方が多いのが普通である。Ｗ／Ｌを調整することによりＰチャネルのトランジスタとＮチャネルのトランジスタとのバランスをとることが可能である。印加電圧に対して流せるドレイン電流の能力は以下の式で定義されるβで決まる。
【００４２】
β＝μＣ（Ｗ／Ｌ）…………………………（３）
【００４３】
Ｐチャネルトランジスタ１０１、１０６のβをβｐ、Ｎチャネルトランジスタ１０２、１０７のβをβｎとするとその比ｋ＝βｐ／βｎによってトランジスタ１０１および１０２によるインバータ回路またはトランジスタ１０６および１０７によるインバータ回路の伝達特性（Ｖｏ／Ｖｉ）が変化するとともにＩｄｄやＩｉの特性も変化する。トランジスタ１０３または１０８のβの回路特性に与える影響は少ないがここでは上記でｋ＝１としたときのβｎに合わせている。
図２（ｂ）は図２（ａ）の回路のＶｉに対するＩｉ、Ｖｏ、Ｉｄｄの特性を示す。また、図２（ｄ）は図２（ｃ）の回路のＶｉに対するＩｉ、Ｖｏ、Ｉｄｄの特性を示す。それぞれの特性曲線は付番し、そのパラメータを表１に示す。
【００４４】
【表１】
【００４５】
先ず、Ｖｏ対Ｖｉ特性について説明する。図２（ｂ）と図２（ｄ）ではＶｏ対Ｖｉ特性については同じである。Ｖｉを徐々に上げていくとＶｉ＜ＶｔのうちはＶｏ＝Ｖｄｄの状態が維持される。Ｖｉを更に上げていくとＶｏは徐々に下がり始め、これより更に上げていくと、Ｖｏは急激に下がりＶｉ＞Ｖｄｄ−Ｖｔの領域ではＶｏ＝０となる。
小さなＶｉの変化に対してＶｏが大きく変化する領域があり、この領域では、図２（ａ）および図２（ｃ）の回路は、Ｖｉの変化をＶｏの変化に増幅する増幅回路として動作する。
【００４６】
ｋの値によってこの動作域を変更することが可能でありｋを大きくするほど動作域はＶｉの高い側に移動する（特性曲線２０１〜２０３および２１０〜２１２参照）。
なお、図２（ｂ）ではＶｉが比較的高い領域でもＶｏが完全には０になっておらず、また図２（ｄ）ではＶｉが比較的低い領域でもＶｏが完全にはＶｄｄになっていないが、これはトランジスタ１０３または１０８に電流が流れ分圧が起こるためである。
これらのトランジスタ１０３または１０８がなければ、上述のとおりＶｉが低い領域ではＶｏは完全にＶｄｄとなり、Ｖｉが高い領域ではＶｏは完全に０となる。
【００４７】
Ｉｄｄは上述のインバータ回路が増幅回路として動作する動作域で多く流れる。Ｖｉの高い側（図２（ｂ））あるいは低い側（図２（ｄ））でＩｄｄが０になっていないのはトランジスタ１０３または１０８に流れる電流も加算されているからである。
次いでトランジスタ１０３または１０８の働きとＩｉ対Ｖｉ特性を説明するために、まず図２（ａ）の回路でｋ＝１のときについて説明する。
【００４８】
Ｖｉ＝０のときはＶｏ＝１．８Ｖであり、トランジスタ１０３には電流が流れない。トランジスタ１０３のチャネルはトランジスタ１０１、１０２によるインバータ回路の入力側がソース、出力側がドレインとして動作し、該トランジスタのゲートはソースに接続されているのでこのトランジスタには電流が流れない。
Ｖｉを０Ｖから徐々に上げていくとＶｉ＝６００ｍＶ程度からＶｏが下がり始める。更にＶｉを上げていくと、Ｖｏは更に下がりＶｉ＝Ｖｏとなった時点からトランジスタ１０３のソースとドレインが入れ替わる。
【００４９】
即ち、インバータの入力側の電位（Ｖｉ）のほうが出力側の電位（Ｖｏ）より高くなるので入力側がドレイン、出力側がソースとして働くようになる。
更にＶｉを上げていくとＶｉ−Ｖｏ＞ＶｔとなったところからＩｉが流れ始める。Ｉｉは数式１においてＶｇ＝Ｖｉ−Ｖｏを代入して求めることができる。トランジスタ１０３にはＶｉだけでなくＶｏも加算（減算）されて印加されることになり、Ｖｉの微小変化が大きな変化に変換されて印加される。これによって、信号のレベルが小さいときでも増幅回路特性を利用し良好な動作を行うことが可能となる。
【００５０】
上述においてはｋ＝１のときの説明を行ったが、ｋ＝１でないときの動作も同様である。図２（ｂ）の特性曲線を更に注意してみるとトランジスタ１０３に電流が流れ始める（Ｉｉが流れ始める）点でのＶｏの変化、即ち、ＶｏのＶｉによる微分値（ｄＶｏ／ｄＶｉ：その絶対値を以下Ａとする）は、ｋが相対的に大きいほうが大きく取れる事がわかる。ＡはＶｉに微小変化する信号が入力されたとき出力側に大きな変化となって現れる度合い、即ち増幅度である。
【００５１】
図２（ｄ）の特性曲線についても、トランジスタ１０８の極性がトランジスタ１０３と逆になっている以外は同じであり基本的には変わりがない。トランジスタ１０８がトランジスタ１０３と逆に接続されているのでＩｉはＶｉが低い側で回路から流れ出す、即ち、電流値は流れ込む方向を正に取っているのでＩｉの値は負となる。また、Ｉｉが流れ始める点でのＡ（ｄＶｏ／ｄＶｉ）はｋが小さいときに大きく取れる。
【００５２】
次に、図１（ａ）にもどって本発明によるパルス検出回路および包絡線検出回路について説明する。
図１（ａ）の回路は、上述の図２（ａ）の回路の入力端にコンデンサ１０５を介して入力信号を供給し、また回路（本例ではトランジスタ１０１のソースとゲートとの間）にバイアス電流Ｉｂを流し込むための電流源１０４を付加したものである。
【００５３】
信号源電圧をＶｓ、図２での説明と同様にインバータ回路の入出力の電圧をそれぞれＶｉ、Ｖｏとする。
先ず、Ｖｓが変化しない定常状態にあるときには、コンデンサ１０５は電流源１０４から充電され定常状態のＶｉとＶｓの差に相当する電圧Ｖｓｅを保持する。
説明を簡単にするためにＩｂをごく小さいと仮定すれば、このときＶｉ−Ｖｏ＝Ｖｔとなっている。
【００５４】
以下、このような定常状態におけるＶｉおよびＶｏの値をそれぞれＶｉｅおよびＶｏｅとする。
Ｖｓを△Ｖｓ１だけプラス方向に変化させると、Ｖｉも△Ｖｓ１だけプラス方向に変化しようとするが、コンデンサ１０５は蓄えられた電荷をトランジスタ１０３を通して放電するためＶｉの変化はわずかなものとなる。少しでも変化するとインバータの増幅度によってトランジスタ１０３に印加される電圧は△Ｖｓ１（１＋Ａ）と非常に大きくなりその変化は打ち消すように入力に帰還される。即ち、トランジスタ１０３はインバータ増幅回路の負帰還回路として動作し、インバータの入力は仮想接地点の電位となる。
【００５５】
従って、Ｖｉは殆ど変化せず、△Ｖｓ１の変化分はコンデンサ１０５に吸収される。このときコンデンサ１０５両端の電圧はＶｓｅ＋△Ｖｓ１となる。
この状態からＶｓを△Ｖｓ２下げると、その変化分はコンデンサ１０５を通してインバータの入力に伝えられるがＶｉがＶｉｅより下がろうとするときはトランジスタ１０３は電流を流さないのでコンデンサ１０５に充電する閉路はバイアス電流源１０４のみとなる。Ｉｂは小さいと仮定しているのでコンデンサ１０５に蓄えられた電荷は放電せず従って両端の電圧をＶｓｅ＋△Ｖｓ１に保持したままとなる。故にＶｓが△Ｖｓ２下がるとその変化分はそのままＶｉに伝えられＶｉはＶｉｅ−△Ｖｓ２となる。このときＶｏはＶｉの変化分がインバータ回路の増幅動作によって大きく増幅され出力される。
以上の現象を踏まえてＶｓが変化するときの動作について図３を参照して詳述する。
【００５６】
図３は、図２を参照して動作原理を説明した図１の回路の作用を説明するための信号波形図である。
図３において、参照符号３０１で示した特性曲線は入力信号Ｖｓを表している。また、参照符号３０２、３０３で示した特性曲線は何れもＶｉの変化を表しているが、特に３０２はＩｂ≒０のときの様子を表し、３０３は適当なバイアス電流を流したときの様子をそれぞれ表している。
Ｖｏはここに図示するＶｉを反転増幅した波形を示すことになる。
【００５７】
図４は、本発明の包絡線検出回路の構成例を表すブロック図である。図４において、図１（ａ）または図１（ｂ）の信号波形変換部が適用される信号波形変換部４０５の後段に積分手段（またはローパスフィルタ）４０６が設けられ、信号波形変換部４０５の出力信号波形を積分し、あるいはローパスフィルタ処理によって低周波成分を通過させ高周波成分を除去すると包絡線が検出できる。
【００５８】
本発明に適用される信号波形変換部の回路は従来の技術のように入力信号の上半分または下半分を切り取っているのではなく、一つ前の正のピークから続く負のピークまでの電圧差である△Ｖｓ２を検出している点を一つの要点としている。この場合、Ｖｉの上昇分△Ｖｓ１は無視され、その上昇した電圧値からの下降分△Ｖｓ２がＶｉｅに基準レベルを移動して検出されている。
【００５９】
即ち、図１（ａ）の信号波形変換部において、Ｖｓの値が「Ｖｉｅ＋それまでコンデンサ１０５が保持していた電圧」よりも高くなるとトランジスタ１０３がオンして電流が流れるため、Ｖｉの値はＶｉｅより高くはなり得ず、電圧Ｖｓの上昇分はコンデンサ１０５の両端電圧の上昇分となり、コンデンサはＶｓのピーク値とＶｉｅの差の電圧を常に保持するようになる。この状態からＶｓが下降するとＶｉの電位も下がろうとするが、このときにはトランジスタ１０３はオフするためコンデンサは放電されず、既に充電された電圧値が保持されたままでＶｉが下降する。
【００６０】
以上の結果３０２のような波形が得られるが、この場合、定電流源１０４によって適当にコンデンサ１０５を放電することによって３０３のような波形が現出する。この波形３０３は図２（ｂ）に示すＭＯＳインバータ回路のＶｏ／Ｖｉ特性によって増幅されて更に大信号となって出力される。
信号波形変換部（１０（ａ），１０（ｂ））から得られる波形は、換言すれば、入出力端に供給される被検出信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形である。
【００６１】
図３の特性曲線３０２に示すように、Ｉｂが殆ど０のときは過去に起きた最大の極大値（あるいは最小の極小値）がコンデンサ１０５に保存されるため、包絡線の基準レベルが移動し正しく包絡線を検出することが出来ない。
そこで、ＩｂをＶｉの基準点が包絡線の変化に追従する程度まで増やしてやることによってＶｏを特性曲線３０３として示すような波形にすることができる。
【００６２】
こうして得られた電圧波形はインバータによる増幅回路の入力信号であり,この信号は増幅回路の増幅作用によって増幅され出力される。この場合、Ｖｉの値がＶｉｅを下回っていると、トランジスタ１０３による帰還路は高インピーダンスとなっており増幅回路は殆どオープンループで動作する。
このような本発明における作用は、特許文献１などに示された従来の包絡線検出回路におけるように多量の帰還がかかった閉ループで動作し入力信号の半サイクルが切り取られた信号が出力されるような作用とは大きく様相を異にしている。上述のような従来の回路ではせっかくの増幅回路のゲインを無駄にしているだけでなく増幅回路に求められるスルーレート特性や高周波特性が厳しくなり実現が困難にしてしまう。本発明では、このような無駄や特性の劣化が顕著に低減される。
【００６３】
一方、図１（ｂ）の回路はトランジスタ１０８による帰還路の極性を図１（ａ）と逆にしたものであり、Ｖｓが負の方向に△Ｖｓ１下がろうとするときトランジスタ１０８に電流が流れコンデンサ１１０が充電されるためにＶｉは殆ど変化しない。
その状態からＶｓが正の方向に△Ｖｓ２上昇するとトランジスタ１０８には電流が流れないのでＶｉも△Ｖｓ２上昇する。
【００６４】
これによってＶｓが下がるときに基準レベルが揃えられ、そこからの変化分△Ｖｓ２が検出できる。△Ｖｓ２はインバータの増幅作用によって増幅され大信号を得ることができる。バイアス電流源１０９に流すバイアス電流の値も図１（ａ）の場合と同様に決めればよい。
結果的に、図１（ｂ）の回路における各部の信号波形は、図３に示す各部波形を上下反転させたような波形となる（図示省略）。
図３の信号波形３０３を更に説明すると、入力波形Ｖｉ３０１の正側のピークがＶｉｅ付近に揃えられていると見ることもできる。
【００６５】
図５は、既述のような信号波形変換部を用いて、供給された信号に係るピーク位置を検出する本発明のパルス検出回路の構成例を表すブロック図である。図５に示すような回路、即ちコンパレータ５０８によってＶｉｅよりもわずかに低い電圧と比較することによって信号のレベルが変動する場合においてもそのピークの位置を検出することができる。ここで５０７は図１（ａ）に示した回路であり、５０９は上記基準電圧を供給する電圧源である。なお５０７に図１（ｂ）で示した回路を使うと負側のピークを検出することができる。この場合基準電圧はＶｉｅよりもわずかに高い電圧を与えることはいうまでもないだろう。
図１（ａ）および図１（ｂ）の回路は検出する包絡線の極性に応じて選択すればよい。また帰還路に用いたトランジスタはＰチャネルのトランジスタでもゲートドレインをショートして用いることにより同様に動作させることが可能である。
【００６６】
図６は、種々条件を設定した場合の図１の回路の作用を説明するための図である。
図６はＩｂをある程度流した場合に、入力信号の振幅値の変化によって出力信号がどのように変わるかを示している。
例として図１（ａ）の回路でＩｂ＝０．１μＡ、ｋ＝４のときを示す。
図６（ａ）、図６（ｃ）はＶｉを表し、図６（ｂ）、図６（ｄ）はそれぞれのＶｉが入力されたときのＶｏを表している。
【００６７】
図６（ａ）、図６（ｂ）は入力信号Ｖｉの振幅値が比較的大きいときの代表的な振幅値３種について同じ尺度でプロットしたものである。
図６（ｃ）、図６（ｄ）は入力信号Ｖｉの振幅値が比較的小さいときの代表的な振幅値３種について同じ尺度でプロットしたものである。
それぞれＶｉｅ＝１．０５Ｖ、Ｖｏｅ＝０．５６ＶでありＶｉの振幅値が２０ｍＶｐｐ以上のときはＩｂが０になるようなＶｉが存在し、それ以上の振幅値のときは出力の負のピークがＶｏｅ付近に揃えられる。
【００６８】
尚、ピークが完全にＶｏｅまたはＶｉｅに揃わないのは、Ｉｉが０付近ではトランジスタ１０３に流れる電流も少なくコンデンサ１０５が瞬時には充電されないためである。
Ｖｉの振幅値が２０ｍＶｐｐ以下であるときには多少の偏よりはあるものの出力のピークがＶｉｅに達しないために信号は線形増幅されて出力される（図６（ｃ）、（ｄ）参照）。
【００６９】
図６（ｅ）、図６（ｆ）は入力信号の周波数が高いときのＶｉ、Ｖｏを示す。
周波数が高くなってくるとインバータの増幅度が落ち、更に、トランジスタ１０３に流れる電流によってコンデンサ１０５を充電する速度が入力信号の変化に対して十分な速度でないためにＶｉが図６（ａ）のように偏ることが出来ない。
それでも出力ＶｏはＶｏｅ付近を基準として正方向にのみ波形が切り取られ、この信号を積分することにより包絡線検出をすることができる。
【００７０】
このようにＶｉがＶｉｅに偏ることがなくてもＶｏで波形に偏りが生じ包絡線検出が可能になるのは、コンデンサ１０５へのトランジスタ１０３による充放電が上述のように非対称を呈するからではなく、トランジスタ１０１、１０２によるインバータ増幅回路の増幅度の比直線性によるものである。
現に、図６に示した例ではインバータ増幅回路のＶｉ対Ｖｏ特性は、図２（ｂ）の特性曲線２０３であり、その動作点はトランジスタ１０３に電流が流れ始めるＶｉ＝１．０５Ｖ付近に設定されておりＶｉがこの電圧より高いときの増幅度（ｄＶｏ／ｄＶｉ）（の絶対値）はＶｉがその電圧より低いときよりも小さくＶｉ＝１．０５Ｖを中心に正の半サイクルは小さく増幅され負の半サイクルは大きく増幅されることになる。
【００７１】
よって、本実施例における入力信号の周波数が高いときの動作は上述の△Ｖｓ２を検出するものというよりもＶｓの波形の一部を切り取る動作となる。このような切り取り動作においても包絡線の検出が可能である。また同様にピークの検出も可能である。
図６（ｆ）に示すＶｏで５７５ｍＶ付近を基準にレベル判定を行えばピーク位置を検出できることは明らかであろう。
【００７２】
既述の△Ｖｓ２を検出する方法とこの波形の一部を切り取る方法を比較すると、前者は出力信号が大きく取れる利点があるが高い周波数の動作に向かない。他方後者は比較的高い周波数まで動作が可能である。
本発明による本実施例はその両者を入力される周波数によって各々の利点を生かす動作モードが選択されシームレスに自動的に動作モードが移り変わり包絡線やピーク位置の検出ができる。
【００７３】
上述の切り取り動作のときは、増幅回路の非直線性を適切に利用できるようにバイアス点を決めなければならないが、本実施例の回路によればＩｂとトランジスタ１０３、または１０８によって自動的に最適なバイアス点が選ばれる。
所要のＩｂを流すためにはトランジスタのサイズの選択によって設定が可能であり、同じプロセスの同じチップ上にあるトランジスタ１０１、１０２、１０３のサイズ比を一旦決めてしまえば製造上のばらつきや電源電圧、温度等のばらつきによる変動は自動的に吸収され安定性の高い回路を設計することが可能である。
また回路はトランジスタ３個で構成され極めて簡素であり消費電力も従来の演算増幅回路を用いる場合等に比較して極めて少ない。
【００７４】
尚、以上の説明において、図３における特性曲線３０１は図１のコンデンサ１０５への入力信号Ｖｓを表し、特性曲線３０２、３０３は何れも増幅回路の入力信号Ｖｉの変化を表しているものとして説明したが、これらの特性曲線３０１、３０２、３０３の変化形状は、図３における時間軸の尺度を入力信号Ｖｉに相応する所定値倍に拡大したものとすれば、これらの特性曲線３０１、３０２、３０３は、コンデンサ１０５への入力信号Ｖｓとこれに対応する増幅回路の入力信号Ｖｉに替えて、それらの包絡線であると解しても、そのまま適用可能な変化傾向を呈している。
【００７５】
以上、図１ないし図６を参照して説明した実施例に関する特徴を以下に要約する。
コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号（Ｖｓ）が入力される増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）と、増幅回路２０ａ（２０ｂ）の出力から信号（Ｖｓ）が担うパルスを検出する検出回路（５０８）と、を含んでパルス検出回路が構成される。
【００７６】
この構成は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサ１０５（１１０）とを含み、信号入力端に供給される被検出信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部１０ａ（１０ｂ）と、信号波形変換部１０ａ（１０ｂ）の出力信号（Ｖｏ）から被検出信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０８）と、を備えているパルス検出回路の構成であると換言される。
【００７７】
このパルス検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
また、コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号が入力される増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の出力信号を積分する積分手段（４０６）と、増幅回路２０ａ（２０ｂ）の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）を含み、積分手段（４０６）の出力として信号（Ｖｓ）の包絡線を得るように包絡線検出回路が構成される。
【００７８】
この包絡線検出回路では、回路はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易な包絡線検出回路が実現できる。
また、このようなパルス検出回路および包絡線検出回路における増幅回路２０ａ（２０ｂ）は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成され得る。
【００７９】
この構成では適用される増幅回路は簡単なＣＭＯＳインバータ回路によって構成できるためＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特長の上に、特に、インバータ回路を構成するＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００８０】
（実施例２）
図７に本発明の他の実施例としての包絡線検出回路またはパルス検出回路に適用する信号波形変換部の構成例を示す。この信号波形変換部は実施例１の図１（ａ）に示した回路１０（ａ）と図１（ｂ）に示した回路１０（ｂ）を縦続接続したものである。この図７では、これらの回路１０（ａ）および回路１０（ｂ）について改めて参照符号７０１および７０２を附しているが、これらの回路７０１，７０２の構成要素については図１（ａ）および図１（ｂ）において用いたものと同じ参照符号を用いている。
【００８１】
図８は図７の回路（信号波形変換部）の作用を説明するための信号波形図である。
入力信号レベルＶｓ（図８（ａ））が大きくないとき初段の回路７０１は信号を線形増幅して出力Ｖｏ１を出力する（図８（ｂ））。
次段の回路７０２ではこの増幅された信号Ｖｏ１から尖頭値位置検出または包絡線検出するために偏りのある信号Ｖｏ２を出力する（図８（ｃ））。
【００８２】
入力信号Ｖｓのレベルが十分に大きいときはＶｏ１にも偏りが生じる。
図１（ａ）、（ｂ）に示した互いに逆特性の回路を縦続接続すると偏りの方向は反転しながら増強されるため正しく検出することが可能となる。
回路を更に多数縦続接続することによって更に小さいレベルの信号からの包絡線やピーク位置の検出は可能となる。この場合も一段おきに検出の極性の異なる回路を互い違いに接続していくことが必要である。
【００８３】
図７の初段の回路７０１と次段の回路７０２の接続順序を入れ替え、即ち７０１の部分に図１（ｂ）の回路を適用し、７０２の部分に図１（ａ）の回路を適用すると、検出する極性を反転させることができる。
また多くの場合、回路に付随する寄生容量などによって高周波成分が抜けて図４に示した積分回路あるいはローパスフィルタが不要になることも多い。寄生容量を積極的に利用することで回路の簡略化が可能である。
以上の回路を図４または図５の信号波形変換部４０５または５０７として使用することによりパルス検出回路または包絡線検出回路を構成することができる。
【００８４】
以上、図７ないし図８を参照して説明した実施例に関する特徴を以下に要約する。
コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号（Ｖｓ）が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）とをそれぞれ含む複数の回路ユニット７０１，７０２を縦続接続して構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０５、１０８の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続された信号波形変換部（７０１＋７０２）と、信号波形変換部（７０１＋７０２）の出力から入力信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０９）と、を備えてパルス検出回路が構成される。
【００８５】
このパルス検出回路は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路２０ａ（２０ｂ）と増幅回路２０ａ（２０ｂ）の入力側に設けられたコンデンサ１０５（１１０）とをそれぞれ含む複数の回路ユニット７０１，７０２を縦続接続して構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０３（１０８）の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続され、初段の回路ユニット７０１の入力端に供給される入力信号（Ｖｓ）の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部（７０１＋７０２）と、信号波形変換部（７０１＋７０２）の出力信号から入力信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０９）と、を備えているものであると換言される。
【００８６】
このパルス検出回路では、各回路ユニット７０１，７０２において信号パルスを増幅しつつピーク位置を検出するように回路定数の設定が可能であり、この回路ユニット７０１，７０２を縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００８７】
また、コンデンサ１０５（１１０）と、コンデンサ１０５（１１０）を介して信号（Ｖｓ）が入力されるＰチャネルおよびＮチャネルＭＯＳトランジスタの相補接続による増幅回路２０ａ（２０ｂ）と、増幅回路２０ａ（２０ｂ）の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）とをそれぞれ含む複数の回路ユニット７０１，７０２を縦続接続して構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０５、１０８の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続された信号波形変換部（７０１＋７０２）と、信号波形変換部（７０１＋７０２）の出力から入力信号（Ｖｓ）が担うパルスを検出するパルス検出部（５０９）と、を備えて包絡線検出回路が構成される。
【００８８】
この包絡線検出回路では、各回路ユニット７０１，７０２において信号パルスの包絡線を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニット７０１，７０２を縦続接続することによって微弱な信号でも増幅しつつ包絡線の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【００８９】
（実施例３）
図９は、本発明の包絡線検出回路およびパルス検出回路を適用したＵＷＢ受信機の構成を表すブロック図である。
アンテナ９０１によって受信されたＵＷＢ信号は差動の低雑音増幅回路９０２によって増幅され差動信号ＶｓｐおよびＶｓｍを出力する。
【００９０】
これら差動信号ＶｓｐおよびＶｓｍは振幅が同じで位相が１８０度異なる平衡の差動信号である。これらの信号は既述の形態の信号波形変換部９０３，９０４に入力される。上述の実施例１および実施例２では、検出する極性の異なる２種の回路を説明したが、この実施例３では、信号波形変換部９０３，９０４として極性の異なる回路を適用するのではなく、同一の極性の同一の構成の回路を適用する。この信号波形変換部は上記に説明した図１または図７の回路が適用される。
【００９１】
本実施例については、説明の便宜上、包絡線検出回路９０３および９０４として実施例２（図７）で説明した２段構成の信号波形変換部を適用して負側に包絡線を出力する信号波形変換部を用たものを例示してその動作を説明する。
信号波形変換部９０３ではＶｓｐの負方向の包絡線を検出してＶｏｐ２として出力し、信号波形変換部９０４はＶｓｍの負方向の包絡線を検出してＶｏｍ２として出力する。Ｖｏｐ２およびＶｏｍ３は包絡線に高周波成分が重畳された図１０（ｃ）に示すような波形となっている。ここに、ＶｓｐとＶｓｍは極性が反転しているので高周波成分は互いに位相が１８０度ことなっており、結局半サイクルずつＶｓｐの負方向の包絡線を検出する。
【００９２】
図１０は、図９の装置（ＵＷＢ受信機）の各部の動作を示すタイム図である。図１０では受信信号のレベルが変動してもパルス検出が良好に行われることを示すために受信パルスのレベルを３ｄＢずつ減少させた４つのパルスについて示している。
図１０（ａ）にＶｓｐ、Ｖｓｍを示し、図１０（ｃ）にＶｏｐ２、Ｖｏｍ２を示す。
図１０（ｂ）は、信号波形変換部９０３，９０４の初段の出力であり、図７におけるＶｏ１に相当する。図１０（ｂ）では、信号名を改めてそれぞれＶｏｐ１、Ｖｏｍ１とする。
【００９３】
尚、図１０（ａ）、図１０（ｂ）、および、図１０（ｃ）において、Ｖｓｍ、Ｖｏｍ１、および、Ｖｏｍ２は破線で表されている。Ｖｏｐ１、Ｖｏｍ１は信号のレベルが小さいため、既述のような偏りのある信号となっていない。２段重ねることによりＶｏｐ２、Ｖｏｍ２のように偏りのある信号となりそれぞれ半サイクルずつ交互に包絡線を出力する。
これらの両出力をコンデンサ９０７、９０８により結合し加算する。この加算された信号をＶａｉとする。Ｖａｉは位相が１８０度異なる二つの高周波成分が加算されるため,高周波成分はキャンセルされることに成り大幅に低減され同図（ｄ）のような波形となる。
【００９４】
また、Ｖａｉは回路の寄生容量によって高い周波数成分が取り除かれ図１０（ｄ）に示すように滑らかな波形になっている。Ｖａｉは増幅回路９０５によって増幅され出力Ｖａｏが出力される（図１０（ｅ））。
この増幅回路９０５として図２に示した回路を用いると、信号の正または負の一方のピークのレベルがそろった信号が出力される。本実施例では図２（ａ）のインバータ増幅回路を用いた場合を示している。
【００９５】
増幅回路９０５は、図１（ａ）においてコンデンサ１０５に相当するコンデンサが２個ついた加算増幅回路となっている他は既述の実施例１と同様に動作するが、本実施例ではＶａｉの正側がレベル固定される。
図１０ではＶａｉ（図１０（ｄ））の正側がほぼ１．０５Ｖに固定されＶａｏ（図１０（ｅ））には０．５Ｖ付近に基準レベルが固定された信号が出力されていることが判読される。コンパレータ９０６によってこのレベルを基準にレベル判定を行えばパルスの有無、或いはその位置を良好に検出でき、通信に利用することができる。
【００９６】
尚、増幅回路９０５として図１（ｂ）の回路を用いるとＶａｉの負側を検出できる。こちらの回路の方がＶａｉの負側の急峻な変化を示す部分の検出ができるのでより正確なパルスの位置検出ができる。パルス位置変調など正確なパルス位置検出が必要な場合など、必要に応じて使い分けることができる。
以上、図９ないし図１０を参照して説明した実施例に関する特徴を以下に要約する。
【００９７】
差動入力信号（Ｖｓｐ、Ｖｓｍ）の双方の系統に各対応して図１(ａ) 、図１(ｂ)または図７の回路を図４の如く接続して構成された包絡線検出回路を設け、前記双方の系統の各包絡線検出回路の出力を合成する合成手段を備えていることを特徴とする包絡線検出装置が構成される。
この包絡線検出装置では、差動信号のそれぞれに同一の図１(ａ) 、図１(ｂ)または図７の回路を図４の如く接続して構成された何れか一の包絡線検出回路を接続することによって差動信号の半サイクルごとに包絡線を検出することが出来それらを合成することによって能率よく包絡線の検出を行うことが可能となる。
【００９８】
また、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えた電子装置であって、この信号処理部は図１(ａ) 、図１(ｂ)、図７、および、図９の一部の何れか一のパルス検出回路を含んで構成されていることを特徴とする電子装置が構成される。
この電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【００９９】
さらに、供給されたＵＷＢ信号の包絡線を検出する信号処理部を備えた電子装置であって、この信号処理部は図１(ａ) 、図１(ｂ)、図７、および、図９の一部の何れか一の包絡線検出回路を含んで構成されていることを特徴とする電子装置が構成される。
この電子装置では、ＵＷＢ受信信号の包絡線を検出した後、所定の基準レベルと比較し受信データを判断するのではなく、包絡線の尖頭値を検出してそのデータを判断することが可能となる。これによって、従来困難であったパルス判定の基準レベルを設定する必要が無くなりシステムの簡略化が計れることになる。
【０１００】
また、図１ないし図１０を参照して説明したところから理解される一つの電子装置に係る技術思想は、次のように要約される。
電子装置を、入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部（図１(ａ) 、図１(ｂ)または図７）と、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）の出力信号からＵＷＢ信号が担うパルスを検出するパルス検出部と、を備え、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路とこの増幅回路の入力側に設けられたコンデンサ１０５（１１０）とを含んで構成する。
【０１０１】
この電子装置では、信号波形変換部はＰＮ接合を用いないためにＣＭＯＳ半導体プロセスによるオンチップ化が可能である。しかも、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能でありＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
また、他の、一つの電子装置に係る技術思想は、次のように要約される。
【０１０２】
電子装置を、入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部（図１(ａ) 、図１(ｂ)または図７）と、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）の出力信号からＵＷＢ信号が担うパルスを検出するパルス検出部と、を備え、信号波形変換部（図１(ａ) 、図１(ｂ)または図７）は、ゲートおよびドレインを短絡したＭＯＳトランジスタ１０３（１０８）が介挿された負帰還路を有する増幅回路とこの増幅回路の入力側に設けられたコンデンサ１０５（１１０）とを含む回路ユニット７０１，７０２が複数縦続接続されて構成され各個の回路ユニット７０１，７０２における帰還路のＭＯＳトランジスタ１０３（１０８）の向きは当該縦続接続における隣接する回路ユニット７０１，７０２毎に逆方向となるように接続され、初段の回路ユニット７０１の入力端にＵＷＢ信号が供給されるように構成する。
【０１０３】
この電子装置では、各回路ユニットにおいて信号パルスのピーク位置を検出しつつ増幅するように回路定数の設定が可能であり、この回路ユニットを縦続接続することによって微弱な信号でも増幅しつつピーク位置の検出が可能となる。しかも使用される素子はいずれもＣＭＯＳ半導体プロセスによるオンチップ化が可能であり、素子の限界周波数程度の高周波高速動作も可能なのでＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによってシステム一体化が容易なパルス検出回路が実現できる。
【０１０４】
以上、主として、本発明の装置（回路）について説明したが、既述の本発明の技術思想は、供給される信号の波形をその変動における一方の極性側のピークが略一定レベルとなるように揃え、且つ、他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形を成すように変換し、前記波形を変換した信号から前記供給される信号が担うパルスを検出することを特徴とするパルス検出方法としても要約される。
【０１０５】
このパルス検出方法によれば、従来、パルス検出のための基準レベルを一律に設定することが難しく、確実な検出が困難であったＩＲのような素子性能の限界に及ぶ超高周波域で確実にパルス検出を行うことができる。
以上、実施例１〜３では増幅回路の帰還路にソースとドレインを短絡したＭＯＳトランジスタを配する場合を例に説明したが、この帰還路に配するトランジスタに替えてＰＮ接合ダイオードを配しても全く同様に動作させることが可能である。ＣＭＯＳ半導体プロセスにおいてＰＮ接合ダイオードは古くから入出力の静電気保護回路に使用されておりわずかな製造プロセスの変更で作りこむことも可能である。
【産業上の利用可能性】
【０１０６】
以上本発明による包絡線検出回路をＵＷＢ受信機に用いる場合を例に説明したがこれに限定されるものではなく、包絡線検出の必要なＡＭ受信機や尖頭値検出が必要なパルス位置変調（ＰＰＭ）を用いる通信機などに幅広く応用することが可能である。
本発明による包絡線検出回路またはパルス検出回路は通常のＣＭＯＳプロセスにより搭載が可能でありＵＷＢ受信機のようなシステムも１チップ集積回路化を可能とし極めて有用性の高いものである。
【図面の簡単な説明】
【０１０７】
【図１】本発明による包絡線検出回路およびパルス検出回路の要部である信号波形変換部の構成を示す図である。
【図２】本発明による包絡線検出回路およびパルス検出回路の要部の動作を説明するための図である。
【図３】図１の回路の作用を説明するための信号波形図である。
【図４】本発明の包絡線検出回路の構成例を表すブロック図である。
【図５】本発明のパルス検出回路の構成例を表すブロック図である。
【図６】種々条件を設定した場合の図１の回路の作用を説明するための図である。
【図７】本発明の他の実施例としての包絡線検出回路またはパルス検出回路に適用する信号波形変換部の構成例を示す図である。
【図８】図７の回路の作用を説明するための信号波形図である。
【図９】本発明の包絡線検出回路およびパルス検出回路を適用したＵＷＢ受信機の構成を表すブロック図である。
【図１０】図９の装置の各部の動作を示すタイム図である。
【符号の説明】
【０１０８】
１０ａ，１０ｂ………………………信号波形変換部
１０１、１０５…Ｐチャネルトランジスタ
１０２、１０３、１０８、１０７………………………Ｎチャネルトランジスタ
１０５、１１０………………………コンデンサ
１０４、１０９………………………バイアス電流源
４０６…………………………………積分手段（またはローパスフィルタ）
５０８…………………………………コンパレータ
【特許請求の範囲】
【請求項１】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタと、前記増幅回路の出力から前記信号が担うパルスを検出する検出回路と、を含んで構成されることを特徴とするパルス検出回路。
【請求項２】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の出力信号から該信号に含まれる高周波成分を低減または除去する濾波手段と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを含み、前記濾波手段の出力として前記信号の包絡線を得るように構成されることを特徴とする包絡線検出回路。
【請求項３】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号が担うパルスを検出するパルス検出部と、
を備えて構成されることを特徴とするパルス検出回路。
【請求項４】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【請求項５】
差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを設け、前記双方の系統の各増幅回路の出力を合成する合成手段を備えていることを特徴とする包絡線検出回路。
【請求項６】
差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、前記双方の系統の各増幅回路の出力を合成する合成手段とを備え、
前記合成手段の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【請求項７】
前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする請求項１および３の何れか一項に記載のパルス検出回路。
【請求項８】
前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする請求項２、４、５、および、６の何れか一項に記載の包絡線検出回路。
【請求項９】
供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えた電子装置であって、前記信号処理部は請求項１、３、および、７の何れか一項に記載のパルス検出回路を含んで構成されていることを特徴とする電子装置。
【請求項１０】
供給されたＵＷＢ信号の包絡線を検出する信号処理部を備えた電子装置であって、前記信号処理部は請求項２、４乃至６、および、８の何れか一項に記載の包絡線検出回路を含んで構成されていることを特徴とする電子装置。
【請求項１１】
ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と、前記増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサとを含み、前記信号入力端に供給される被検出信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記被検出信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
【請求項１２】
ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に供給される入力信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記入力信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
【請求項１３】
入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含んで構成されていることを特徴とする電子装置。
【請求項１４】
入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含む回路ユニットが複数縦続接続されて構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に前記ＵＷＢ信号が供給されるように構成されていることを特徴とする電子装置。
【請求項１５】
供給される信号の波形をその変動における一方の極性側のピークが略一定レベルとなるように揃え、且つ、他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形を成すように変換し、前記波形を変換した信号から前記供給される信号が担うパルスを検出することを特徴とするパルス検出方法。
【請求項１６】
前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする請求項１、３、７、１１、および、１２の何れか一項に記載のパルス検出回路。
【請求項１７】
前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする請求項２、および、４乃至６の何れか一項に記載の包絡線検出回路。
【請求項１８】
前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする請求項９、１０、１３、および、１４の何れか一項に記載の電子装置。
【請求項１】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタと、前記増幅回路の出力から前記信号が担うパルスを検出する検出回路と、を含んで構成されることを特徴とするパルス検出回路。
【請求項２】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の出力信号から該信号に含まれる高周波成分を低減または除去する濾波手段と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを含み、前記濾波手段の出力として前記信号の包絡線を得るように構成されることを特徴とする包絡線検出回路。
【請求項３】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号が担うパルスを検出するパルス検出部と、
を備えて構成されることを特徴とするパルス検出回路。
【請求項４】
コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、
前記信号波形変換部の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【請求項５】
差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路にゲートおよびドレインを短絡したＭＯＳトランジスタを設け、前記双方の系統の各増幅回路の出力を合成する合成手段を備えていることを特徴とする包絡線検出回路。
【請求項６】
差動入力信号の双方の系統に各対応して、コンデンサと、前記コンデンサを介して信号が入力される増幅回路と、前記増幅回路の負帰還路に介挿されゲートおよびドレインを短絡したＭＯＳトランジスタとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続された信号波形変換部と、前記双方の系統の各増幅回路の出力を合成する合成手段とを備え、
前記合成手段の出力から前記入力信号の包絡線を検出する包絡線検出部と、
を備えて構成されることを特徴とする包絡線検出回路。
【請求項７】
前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする請求項１および３の何れか一項に記載のパルス検出回路。
【請求項８】
前記増幅回路は相補接続されたＰチャネルおよびＮチャネルＭＯＳトランジスタにより構成されることを特徴とする請求項２、４、５、および、６の何れか一項に記載の包絡線検出回路。
【請求項９】
供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えた電子装置であって、前記信号処理部は請求項１、３、および、７の何れか一項に記載のパルス検出回路を含んで構成されていることを特徴とする電子装置。
【請求項１０】
供給されたＵＷＢ信号の包絡線を検出する信号処理部を備えた電子装置であって、前記信号処理部は請求項２、４乃至６、および、８の何れか一項に記載の包絡線検出回路を含んで構成されていることを特徴とする電子装置。
【請求項１１】
ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と、前記増幅回路の入力端に一端側が接続され他端側が被検出信号が供給される信号入力端として設定されたコンデンサとを含み、前記信号入力端に供給される被検出信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記被検出信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
【請求項１２】
ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとをそれぞれ含む複数の回路ユニットを縦続接続して構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に供給される入力信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅変化を呈する波形に変換する信号波形変換部と、
前記信号波形変換部の出力信号から前記入力信号が担うパルスを検出するパルス検出部と、
を備えていることを特徴とするパルス検出回路。
【請求項１３】
入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含んで構成されていることを特徴とする電子装置。
【請求項１４】
入力端に供給されるＵＷＢ信号の波形をその変動における一方の極性側のピークレベルが略一定に揃い且つ他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形に変換する信号波形変換部と、前記信号波形変換部の出力信号から前記ＵＷＢ信号が担うパルスを検出するパルス検出部と、を備えた電子装置であって、
前記信号波形変換部は、ゲートおよびドレインを短絡したＭＯＳトランジスタが介挿された負帰還路を有する増幅回路と前記増幅回路の入力側に設けられたコンデンサとを含む回路ユニットが複数縦続接続されて構成され各個の前記回路ユニットにおける前記帰還路のＭＯＳトランジスタの向きは当該縦続接続における隣接する前記回路ユニット毎に逆方向となるように接続され、初段の前記回路ユニットの入力端に前記ＵＷＢ信号が供給されるように構成されていることを特徴とする電子装置。
【請求項１５】
供給される信号の波形をその変動における一方の極性側のピークが略一定レベルとなるように揃え、且つ、他方の極性側に向けて当該変動に相応する振幅の変化を呈する波形を成すように変換し、前記波形を変換した信号から前記供給される信号が担うパルスを検出することを特徴とするパルス検出方法。
【請求項１６】
前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする請求項１、３、７、１１、および、１２の何れか一項に記載のパルス検出回路。
【請求項１７】
前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする請求項２、および、４乃至６の何れか一項に記載の包絡線検出回路。
【請求項１８】
前記ゲートおよびドレインを短絡したＭＯＳトランジスタに替えてＰＮ接合ダイオードを前記負帰還回路に介挿したことを特徴とする請求項９、１０、１３、および、１４の何れか一項に記載の電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−１９９４９３（Ｐ２００８−１９９４９３Ａ）
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００７−３５０１６（Ｐ２００７−３５０１６）
【出願日】平成１９年２月１５日（２００７．２．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１９年２月１５日（２００７．２．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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