デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】チョッパ型コンパレータ等に適用して、入力電圧及び基準電圧の差が微少な場合にも、アナログスイッチの端子容量による誤差を従来例に比較して抑制することができるアナログスイッチを提供する。
【解決手段】本発明のアナログスイッチは、第１のアナログスイッチと、第１のアナログスイッチに対して並列に接続され、第１のアナログスイッチに比較して、端子容量も電流容量も小さく形成されている第２のアナログスイッチとを有する。 （もっと読む）

【課題】クロック発生回路において、コストの増大を回避すること。
【解決手段】ディジタル位相比較器１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ４、増幅器５、ＯＣＸＯ６および第１分周器７は、ディジタルＰＬＬを構成する。ＯＣＸＯ６から与えられるＤＤＳ３の動作周波数をｆ_Sとし、ＤＤＳ３の出力設定周波数をｆ_Oとし、ｎを自然数とすると、ＤＤＳ３からは、ディジタル／アナログ変換のイメージ成分として、［ｎ×ｆ_S±ｆ_O］の周波数の信号が出力される。バンドパスフィルタ４は、このイメージ成分の周波数を通過帯域とする特性を有する。 （もっと読む）

【課題】新たな構成で複数種類の入力信号を１つのトランスを介して入力側から出力側へ伝達することが可能な信号伝達回路を提供することを目的とする。
【解決手段】温度入力信号が立ち上がると、トランス４の１次側コイルに第１のパルス電圧を発生させ、温度入力信号が立ち下がると、１次側コイルに第２のパルス電圧を発生させる１次側回路２と、トランス４の２次側コイルに第１のパルス電圧に対応するパルス電圧が発生すると、温度出力信号を立ち上がらせ、２次側コイルに第２のパルス電圧に対応するパルス電圧が発生すると、温度出力信号を立ち下がらせる２次側回路３とを有して信号伝達回路１を構成し、ＦＡＩＬ入力信号が立ち上がると、１次側コイルに第３又は第４のパルス電圧を発生させ、２次側コイルに第３又は第４のパルス電圧に対応するパルス電圧が発生すると、ＦＡＩＬ出力信号を立ち上がらせる。 （もっと読む）

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０；８０；１００）は、入力信号（ＩＮ）に基づく信号を入力する第１のインバータ回路（１２；６２；８２；１０２）と、入力信号（ＩＮ）に基づく信号を入力する第２のインバータ回路（１４；６４；８４；１０４）と、第１および第２のインバータ回路（１２、１４；６２、６４；８２、８４；１０２、１０４）からの信号に基づく信号を、セット信号（Ｓ）及びリセット信号（Ｒ）として入力するラッチ回路（１６；６６；８６；１０６）と、を備える。第１および第２のインバータ回路（１２、１４；６２、６４；８２、８４；１０２、１０４）のそれぞれは、第１および第２の導電型のトランジスタを含み、第１および第２の導電型のトランジスタの一方の能力は、第１および第２の導電型のトランジスタの他方の能力より低い。 （もっと読む）

【課題】メインスイッチング素子のスイッチングに伴う誤差量を制御することによって、より高精度で信頼性の高い動作が可能な半導体装置の提供を図る。
【解決手段】第１ノードに接続された第１電極Ｓ１、第２ノードに接続された第２電極Ｄ１、および、該第１および第２電極間の接続を制御する第１制御電極Ｇ１を有する少なくとも１つのメインスイッチング素子１と、前記第２ノードに接続される第３電極Ｓ２と第４電極Ｄ２、および、第２制御電極Ｇ２を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用素子２と、を備え、前記キャンセル用素子の駆動を、前記メインスイッチング素子がオンからオフに切り替わるタイミングに対して可変制御するように構成する。 （もっと読む）

システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。
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【課題】消費電流を低減し、差動増幅動作の高速化を図り、かつ小型化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、制御電極が第１入力ノードに結合されたトランジスタＭＰ１の第２導通電極に結合された第１導通電極と、第１出力ノードに結合された第２導通電極とを有するトランジスタＭＰ３と、制御電極が第２入力ノードに結合されたトランジスタＭＰ２の第２導通電極に結合された第１導通電極と、第２出力ノードに結合された第２導通電極とを有するトランジスタＭＰ４と、第１出力ノード、トランジスタＭＰ３の第２導通電極およびトランジスタＭＰ４の制御電極に結合された第１端子を有する第１のキャパシタＣＬ１と、第２出力ノード、トランジスタＭＰ４の第２導通電極およびトランジスタＭＰ３の制御電極に結合された第１端子を有する第２のキャパシタＣＬ２とを備える。 （もっと読む）

【課題】従来の半導体集積回路においては、品種展開を行う際に追加のフォトマスクが必要となったり、品種の切り替え制御用として専用のボンディングパッドが必要となったりするという課題があった。
【解決手段】クロック入力とデータ入出力とを兼用する少なくとも２個の兼用ボンディングパッド１１，１２，１３と、これらの兼用ボンディングパッドからの入力がクロック信号であるか否かを判定するクロック判定回路１４と、このクロック判定回路からの出力に応じて動作する品種を決定する品種選択回路１５とを備える。これにより、チップサイズを増加させることなく、また追加のフォトマスクを必要としない半導体製品の品種展開を実現する。 （もっと読む）

【課題】従来型のクロック信号生成回路は回路規模が大きく製造コストが高くなる。
【解決手段】遅延同期ループ型のクロック信号生成回路を、第１のクロック信号を遅延して第２のクロック信号を生成するディジタル型の遅延線路と、ディジタル型の遅延線路の遅延時間長を、各段のフリップフロップ出力により設定するリング型シフトレジスタと、第１のクロック信号と前記第２のクロック信号の位相関係に基づいて、リング型シフトレジスタに対するシフトクロックの供給を制御する遅延量制御部とで構成する。 （もっと読む）

【課題】簡単な回路構成により、低速の基準クロックから高速のクロック信号を生成することができ、高速クロック信号の周波数選択の制限を緩和することができるクロック信号発生回路を提供すること。
【解決手段】クロック信号発生回路１００は、低速の基準クロック信号Ｓ１を発生する基準クロック信号発生回路１１０と、基本クロック信号発生回路１１０からの低速の基準クロック信号Ｓ１をＮ１逓倍し、逓倍出力Ｓ２を出力するＰＬＬ回路１３０と、ＰＬＬ回路１３０の逓倍出力Ｓ２を１／Ｎ分周し、低速の基準クロック信号Ｓ１よりも高速の第２の基準クロック信号Ｓ３を出力する分周回路１４０と、分周回路１４０の第２の基準クロック信号Ｓ３をＮ２逓倍し、高速のクロック信号である逓倍出力Ｓ４を出力するＰＬＬ回路１５０とをこの順序で備える。 （もっと読む）

【課題】本発明は、コストアップや電力損失を招くことなく、プッシュプル回路の出力短絡を検出することが可能な短絡検出回路を提供することを目的とする。
【解決手段】本発明に係る短絡検出回路は、パルス信号Ｖｘと同期したダミーパルス信号Ｖｙを生成し、両信号間に所定の位相差が生じているか否かに応じて、ＯＵＴ１Ｐ端子の短絡検出を行う構成とされている。 （もっと読む）

【課題】本発明は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供する。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 （もっと読む）

【課題】入力信号の“Ｈ”，“Ｌ”のレベルに拘らず重畳されるパルス性ノイズを除去可能なノイズ除去回路を提供する。
【解決手段】入力信号ＩＮが“Ｈ”のときに、クロック信号ＣＬＫに同期してカウント値ＣＮＴをカウントアップさせ、そのカウント値ＣＮＴが閾値ＨＴになったときにカウント値ＣＮＴを最大値ＭＡＸに設定するハイレベル判定部１０と、入力信号ＩＮが“Ｌ”のときに、クロック信号ＣＬＫに同期してカウント値ＣＮＴをカウントダウンさせ、そのカウント値ＣＮＴが閾値ＬＴになったときにカウント値ＣＮＴを０に設定するロウレベル判定部２０を設ける。更に、カウント値ＣＮＴを閾値ＴＨと比較し、その比較結果に応じて出力信号ＯＵＴを出力する比較器４０を設ける。これにより、継続時間が所定のクロック数に満たない入力パルスは除去され、出力信号ＯＵＴとして出力されない。 （もっと読む）

【課題】電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上する。
【解決手段】２つの等価な鋸波発生回路１８Ａおよび１８Ｂと、その２つの鋸波発生回路１８Ａおよび１８Ｂを交互に切り替えるスイッチ回路１９と、を含む電圧制御型発振器２４を有する、電圧−周波数変換回路を備える。好ましくは、第１の周期の周期信号を出力する第１の電圧制御型発振器と、第１の周期と異なり、かつ第１の周期と一定の比を保つ第２の周期の周期信号を出力する第２の電圧制御型発振器とを備え、サンプリング周期内に含まれる第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出し、サンプリング信号の活性化時点から第１および第２の周期信号の位相が一致する時点までの間に含まれる周期信号の波数に基づいて、デジタル信号の下位ビットを算出する。 （もっと読む）

【課題】ＣＲ発振回路に温度変化や経年変化が生じても正確な周波数を持つクロック信号を生成する。
【解決手段】ＣＲ発振器１２の温度を示すＡ／Ｄ変換値とＣＲ発振回路８の逓倍数を決める逓倍数設定値ＦＭＵＬＲとを対応付けてＥＥＰＲＯＭ３に記憶し、Ａ／Ｄ変換値（検出温度Ｔ）に応じた逓倍数設定値ＦＭＵＬＲを読み出してＣＲ発振回路８のレジスタに設定する。通信回路７が同期信号を受信するごとにクロック信号ＣＬＫを計数して１ビット長を計測し、その計数値ＸＡと正規の１ビット時間に対する基準周期に基づく基準計数値ＸＢとに基づいて逓倍数設定値ＦＭＵＬＲを補正し、補正後の逓倍数設定値ＦＭＵＬＲを検出温度Ｔに対応させてＥＥＰＲＯＭ３に書き込む。 （もっと読む）

【課題】データパターンに関わらず、低消費電流を図ることができる出力装置を提供する。
【解決手段】外部から入力されたデータ信号を差動信号に変換して出力するドライバ回路９からの差動信号を出力する出力装置であって、ドライバ回路９から入力された差動信号を低振幅で差動出力する中継バッファ部１１と、中継バッファ部１１から出力される差動信号が入力され、振幅を増幅して出力する増幅アンプ部１２と、ドライバ回路９に比べて高い駆動力で差動出力をするデータ出力部１３とを備える。 （もっと読む）

【課題】直交変調器において、ＩＱ不整合を補償する技術を提供する。
【解決手段】予め定められた位相差を有する第１信号および第２信号を生成する信号生成装置であって、被変更信号を受け取り、被変更信号のバイアスレベルを、第１信号および第２信号が有するべき位相差に応じて調整するバイアス調整部と、バイアス調整部によりバイアスレベルが調整された被変更信号の論理値の変化点の間隔に応じた位相差を有する第１信号および第２信号を出力する信号出力部と、を備える信号生成装置を提供する。 （もっと読む）

【課題】レイテンシを軽減する共に、通信速度の向上及び回路面積の低減を実現する。
【解決手段】 入力されたシリアルデータを第１のクロックに基づいて順次取り込んで保持するシフトレジスタＳＲと、前記シフトレジスタに取り込まれるシリアルデータに含まれる所定のパターンを検出するパターン検出部１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂと、前記パターン検出部の検出結果に基づいて前記シフトレジスタに保持されたシリアルデータの出力タイミングを決定する第２のクロック生成部１７とを具備したことを特徴とする。 （もっと読む）

【課題】入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。
【解決手段】入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。 （もっと読む）