出力装置及び半導体集積装置
【課題】データパターンに関わらず、低消費電流を図ることができる出力装置を提供する。
【解決手段】外部から入力されたデータ信号を差動信号に変換して出力するドライバ回路９からの差動信号を出力する出力装置であって、ドライバ回路９から入力された差動信号を低振幅で差動出力する中継バッファ部１１と、中継バッファ部１１から出力される差動信号が入力され、振幅を増幅して出力する増幅アンプ部１２と、ドライバ回路９に比べて高い駆動力で差動出力をするデータ出力部１３とを備える。
【解決手段】外部から入力されたデータ信号を差動信号に変換して出力するドライバ回路９からの差動信号を出力する出力装置であって、ドライバ回路９から入力された差動信号を低振幅で差動出力する中継バッファ部１１と、中継バッファ部１１から出力される差動信号が入力され、振幅を増幅して出力する増幅アンプ部１２と、ドライバ回路９に比べて高い駆動力で差動出力をするデータ出力部１３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送に係り、より詳しくは、これら高速シリアル通信で使用されるデータ送信装置の出力装置、及びにその出力装置を備えた半導体集積装置に関するものである。
【背景技術】
【０００２】
近年、製品のインターフェース速度が高速化されており、高速シリアル通信を使ったシステムが開発されている。
【０００３】
例えば、特許文献１は、差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を差動信号に変換し、第１及び第２の各出力端子に出力するドライバ回路において、第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第２の出力端子は、第２のプルアップ抵抗回路を介して電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して接地電圧に接続され、第１及び第２の各プルアップ抵抗回路、並びに第１及び第２の各プルダウン抵抗回路は、データ信号に応じて抵抗値がそれぞれ変化することで、高速シリアル通信システムにおいて用いられる送信側ドライバ回路の消費電力を低減するようにしている。
また特許文献２は、しきい値（しきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃ）を異ならせた複数の素子又は回路（入力バッファ回路）を含み、これら素子又は回路に共通の入力（入力電圧）が同時に加えられた場合に、しきい値に応じて異なる時期に状態変化を生じる構成とすることで、入力による状態変化の生起タイミングを変移させるようにした半導体集積回路が開示されている。
【特許文献１】特開２００７−３６８４８公報
【特許文献２】特開２００６−２６２４２１公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、高速シリアル通信において、伝送路の反射波に起因する信号劣化を防ぐために、データ出力部と伝送路とのインピーダンス整合は必要不可欠である。
図１３は、特許文献１に示されている従来の高速シリアル通信システムの送信側ドライバ回路の構成を示した図である。
この図１３に示すドライバ回路１０９は、４つのインバータ１２０〜１２３と、２つのデータ生成回路部１２４、１２５と、２つのエンファシス制御回路部１２６、１２７とを備える。各インバータ１２０、１２３の出力端は、対応する各エンファシス制御回路部１２６、１２７の入力端にそれぞれ接続され、各インバータ１２１、１２２の出力端は、対応する各データ生成回路部１２４、１２５の入力端にそれぞれ接続されている。また、データ生成回路部１２４及びエンファシス制御回路部１２６の各出力端は、出力端ＯＵＴ１を構成し、データ生成回路部１２５及びエンファシス制御回路部１２７の各出力端は、出力端ＯＵＴ２を構成する。
データ生成回路部１２４は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ１１〜１５と、出力端ＯＵＴ１とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ１１〜１５とを備える。ここで、第１の各部分抵抗回路ＰＲ１１〜ＰＲ１５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ１１〜ＤＲ１５は全て同じ構成である。
【０００５】
第１の部分抵抗回路ＰＲ１１及び第２の部分抵抗回路ＤＲ１１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ１１は、直列に接続されたＰ型金属酸化膜電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）Ｐ１１と抵抗Ｒ１１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ１１は、直列に接続されたＮ型金属酸化膜電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ１１と抵抗Ｒ２１とからそれぞれ構成されている。各トランジスタＰ１１〜Ｐ１５、Ｎ１１〜Ｎ１５のゲートは、インバータ１２１の出力端にそれぞれ接続されている。
また、データ生成回路部１２５は、出力端ＯＵＴ２と電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ２１〜ＰＲ２５と、出力端ＯＵＴ２とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ２１〜ＤＲ２５とを備える。ここでも、第１の各部分抵抗回路ＰＲ２１〜ＰＲ２５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ２１〜ＤＲ２５は全て同じ構成である。
一例として第１の部分抵抗回路ＰＲ２１及び第２の部分抵抗回路ＤＲ２１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ２１は、直列に接続されたＰＭＯＳトランジスタＰ２１と抵抗Ｒ３１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ２１は、直列に接続されたＮＭＯＳトランジスタＮ２１と抵抗Ｒ４１とからそれぞれ構成されている。各トランジスタＰ２１〜Ｐ２５、Ｎ２１〜Ｎ２５のゲートは、インバータ１２２の出力端にそれぞれ接続されている。
【０００６】
エンファシス制御回路部１２６は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ１６と抵抗Ｒ１６とからなる第１の部分抵抗回路ＰＲ１６、及び出力端ＯＵＴ１とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ１６と抵抗Ｒ２６とからなる第２の部分抵抗回路ＤＲ１６をそれぞれ備える。各トランジスタＰ１６、Ｎ１６のゲートは、インバータ１２０の出力端にそれぞれ接続されている。
エンファシス制御回路部１２７は、出力端ＯＵＴ２と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ２６と抵抗Ｒ３６とからなる第１の部分抵抗回路ＰＲ２６、及び出力端ＯＵＴ２とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ２６と抵抗Ｒ４６とからなる第２の部分抵抗回路ＤＲ２６をそれぞれ備える。各トランジスタＰ２６、Ｎ２６のゲートは、インバータ１２３の出力端にそれぞれ接続されている。
このように構成されるドライバ回路１０９は、スイッチであるＰＭＯＳトランジスタＰ１１〜Ｐ１６、ＮＭＯＳトランジスタＮ１１〜Ｎ１６、ＰＭＯＳトランジスタＰ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ２１〜Ｎ２６のオン・オフを切り替えることにより、出力端ＯＵＴ１／ＯＵＴ２の電圧レベルを切り替え、なおかつインピーダンス整合を図るようにしている。
【０００７】
しかしながら、図１３に示す従来のドライバ回路では、ＰＭＯＳトランジスタＰ１１〜Ｐ１６及びＰ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ１１〜Ｎ１６及びＮ２１〜Ｎ２６のサイズをスイッチに直列に接続している抵抗Ｒ１１〜Ｒ１６、Ｒ２１〜Ｒ２６、Ｒ３１〜Ｒ３６、Ｒ４１〜Ｒ４６に対して充分小さいオン抵抗になるように設計しなければならない。このため、スイッチのサイズが大きくなる。
例えば、９０ｎｍプロセスにおいて、５Ω程度のオン抵抗とすると、ＰＭＯＳトランジスタは、２７０ｕｍ／０．０８ｕｍ、ＮＭＯＳトランジスタは、９０ｕｍ／０．０８ｕｍ程度となる。よって、ＰＭＯＳトランジスタＰ１１〜Ｐ１６、Ｐ２１〜Ｐ２６、及びＮＭＯＳトランジスタＮ１１〜Ｎ１６、Ｎ２１〜Ｎ２６を２．５ＧＨｚ程度の周波数で駆動するためには、図１３に示すインバータ１２０〜１２３のサイズは、少なくともゲート容量がスイッチのサイズの１／４以上にする必要がある。
さらに、インバータ１２０〜１２３の前段に配置する図示しないインバータのサイズも、インバータ１２０〜１２３のサイズの１／４以上は必要となるので、データ入力部のインバータが小さい場合は、複数のインバータが最終段を駆動させるまでに必要となる。このように、従来のドライバ回路では、大きなインバータを駆動させるために小さいインバータから徐々にサイズを大きくするという方法が採られている。インバータを用いるメリットしては、データの切り替わり時のみ電流が流れるので、常に電流を流す場合と比べて低消費電流化を図ることができる点が挙げられる。
しかしながら、インバータによるデータ授受の場合は、データパターンによって消費電流に違いが生じ、データパターン依存の電源電圧の変動が生じるのでジッタ増大の要因になるという問題点があった。
【０００８】
また、電源電圧の変動を抑制する技術としては特許文献２がある。
図１４は特許文献２に開示されている半導体集積回路の回路図である。
この図１４に示す半導体集積回路のＬＳＩ２０２には複数の入力バッファ回路として、３組の入力バッファ回路２４１、２４２、２４３が設置されている。各入力バッファ回路２４１、２４２、２４３には、レベルが異なる複数のしきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃが設定され、これらしきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃの大小関係はＶｔｈａ＜Ｖｔｈｂ＜Ｖｔｈｃである。入力端子２６１、２６２、２６３には入力電圧Ｖｉｎが加えられ、この入力電圧Ｖｉｎは、一定の時間的レベル変化を以て立ち上がる電圧又は立ち下がる電圧である。そして、このような入力電圧Ｖｉｎを受けると、各入力バッファ回路２４１、２４２、２４３には電気的な状態変化が生じ、出力端子２８１、２８２、２８３には出力電圧Ｖｏｕｔａ、Ｖｏｕｔｂ、Ｖｏｕｔｃが取り出される。この場合、各入力バッファ回路２４１、２４２、２４３にはＬＳＩ２０２の電源端子２１０、２１２に接続された電源回路２１４により電圧ＶＤＤ、Ｖｓｓ（ＶＤＤ＞Ｖｓｓ）が加えられている。
【０００９】
このＬＳＩ２０２において、入力バッファ回路２４１は、第１のトランジスタ４１１及び第２のトランジスタ４１２からなるインバータで構成されている。トランジスタ４１１はｐＭＯＳトランジスタ、トランジスタ４１２はｎＭＯＳトランジスタで構成され、これらトランジスタ４１１、４１２はＣＭＯＳ回路のインバータを構成している。各トランジスタ４１１、４１２の共通接続されたゲートには入力端子２６１が形成されて入力電圧Ｖｉｎが加えられ、各トランジスタ４１１、４１２の共通接続されたドレインには出力端子２８１が形成されて出力電圧Ｖｏｕｔａが取り出される。トランジスタ４１１のソースには電源回路２１４が接続されて電圧ＶＤＤ、トランジスタ４１２のソースには電源回路２１４が接続されて電圧Ｖｓｓが加えられている。そして、出力端子２８１に取り出される出力電圧Ｖｏｕｔａは、トランジスタ４１１が導通した場合に高レベル（電圧ＶＤＤ）、トランジスタ４１２が導通した場合に低レベル（電圧Ｖｓｓ）となる。このように従来の半導体集積回路においては閾値を異ならせることにより、貫通電流の量を減らすことを可能にし、その結果、電源電圧の変動量を抑えることを目的とした発明である。しかしながら、データパターンによる電源電圧の変動の差を完全に打ち消すことは出来ないのでジッタを無くすことは困難であった。
本発明では、データパターンに関わらず、低消費電流を図ることができる出力装置を提供することが目的である。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の本発明は、外部から入力されたデータ信号を差動信号に変換して出力する駆動回路からの差動信号を出力する出力装置であって、前記駆動回路から入力された差動信号を低振幅で差動出力する中継バッファ部と、該中継バッファ部から出力される差動信号が入力され、振幅を増幅して出力する増幅部と、前記駆動回路に比べて高い駆動力で差動出力をするデータ出力部と、を備えることを特徴とする。
請求項２に記載の本発明は、請求項１記載の出力装置において、前記中継バッファ部は、ｎ個（但し、ｎは自然数）の低電圧差動対により構成され、ｉ番目（ｉは１〜Ｎの自然数）の前記低電圧差動対は、それぞれ差動信号が入力される第１及び第２の入力端子、及び差動信号を出力する第１及び第２の出力端子を有し、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対の第１及び第２の出力端子は、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続され、前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第１の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第２の入力端子と接続され、前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第２の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第１の入力端子と接続されることを特徴とする。
【００１１】
請求項３に記載の本発明は、請求項１又は２に記載の出力装置において、前記ｎ個の低電圧差動対は、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする。
請求項４に記載の本発明は、請求項１乃至３の何れか一項に記載の出力装置において、ｉ番目の前記低電圧差動対と、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対のサイズの比は、ｉ番目の前記低電圧差動対の出力インピーダンスと、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する。
【００１２】
請求項５に記載の本発明は、請求項１乃至４の何れか一項に記載の出力装置において、前記中継バッファ部は、ｎ個（ｎは自然数）の対をなす第１及び第２のコンパレータにより構成され、ｉ番目（但し、ｉは１〜Ｎ）において対をなす第１及び第２のコンパレータは、それぞれ正極側の入力端子と負極側の入力端子を有し、前記ｉ番目の第１のコンパレータの正極側の入力端子は、前記ｉ番目の第２のコンパレータの負極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの負極側の入力端子は、前記ｉ番目の第２のコンパレータの正極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの出力端子からは、前記ｉ番目の第２のコンパレータの出力端子の反転信号を出力し、前記ｉ−１番目（但し、ｉは２〜Ｎ）において対をなす第１及び第２のコンパレータの出力端子は、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続され、前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続され、前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続されることを特徴とする。
【００１３】
請求項６に記載の本発明は、請求項１乃至５の何れか一項に記載の出力装置において、前記ｎ個の第１及び第２のコンパレータは、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする。
請求項７に記載の本発明は、請求項１乃至６の何れか一項に記載の出力装置において、前記ｉ番目（但し、ｉは２〜Ｎ）の第１及び第２のコンパレータと、前記ｉ−１番目の第１及び第２のコンパレータのサイズの比は、前記ｉ−１番目の第１及び第２のコンパレータの出力インピーダンスと、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する。
【００１４】
請求項８に記載の本発明は、請求項１乃至７の何れか一項に記載の出力装置において、前記増幅部は、対をなし、入力された信号の振幅を増幅して出力する第１及び第２の増幅用コンパレータにより構成され、前記第１及び第２の増幅用コンパレータは、それぞれ正極側の入力端子及び負極側の入力端子を有し、前記第１の増幅用コンパレータの正極側の入力端子は、前記第２の増幅用コンパレータの負極側の入力端子と接続され、前記第１の増幅用コンパレータの負極側の入力端子は、前記第２の増幅用コンパレータの正極側の入力端子と接続され、前記第１の増幅用コンパレータの出力端子は、前記第２の増幅用コンパレータの出力端子の反転信号を出力し、前記中継バッファ部から出力された差動信号が前記第１及び第２のコンパレータの入力端子にそれぞれ入力され、前記中継バッファ部の第１の出力端子が前記第１の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第２の増幅用コンパレータの入力端子と接続され、前記中継バッファ部の第１の出力端子が前記第２の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第１の増幅用コンパレータの入力端子と接続されることを特徴とする。
【００１５】
請求項９に記載の本発明は、請求項１乃至８の何れか一項に記載の出力装置において、前記第１及び第２の増幅用コンパレータは、それぞれ定電流減を有し、電流モードロジックを構成していることを特徴とする。
請求項１０に記載の本発明は、高速シリアル伝送に用いられる半導体集積装置であって、請求項１乃至９の何れか一項に記載の出力装置を用いてシリアル信号を出力することを特徴とする。
【発明の効果】
【００１６】
本発明の出力装置によれば、入力される入力信号のデータパターンに関わらず、消費電流をほぼ一定に保つことができるので、電源変動に強く、ジッタの無い出力装置を実現することができる。従って、本発明の出力装置を高速シリアル通信に用いることで、電源変動に強く低消費電流のデータ転送装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づき説明する。
図１は、本発明の出力装置が適用される高速シリアル通信システムの構成を示した図である。
この図１に示す高速シリアル通信システム１は、半導体集積装置によって構成され、送信側回路２、受信側回路３、及び差動伝送線路４を備える。差動伝送線路４は、送信側回路２と受信側回路３との間に設けられた往路伝送線路５と復路伝送線路６とにより構成されている。受信側回路３は、受信側レシーブ回路７と、差動伝送線路４の終端抵抗である２つの抵抗Ｒ１、Ｒ２と、コンデンサＣとを備える。受信側レシーブ回路７の２つの入力端は差動伝送線路４に接続されている。以下では、受信側レシーブ回路７の一方の入力端と往路伝送線路５との接続部を「ＲＸＰ」といい、受信側レシーブ回路７の他方の入力端と復路伝送線路６との接続部を「ＲＸＭ」という。各抵抗Ｒ１、Ｒ２は、２つの接続部ＲＸＰ、ＲＸＭの間で直列に接続され、各抵抗Ｒ１、Ｒ２の接続部は、コンデンサＣを介して接地電圧ＧＮＤに接続されている。なお、コンデンサＣは、バイパスコンデンサとして作用する。
【００１８】
送信側回路２は、デジタル回路８、ドライバ回路９、及び出力装置１０を備える。出力装置１０の２つの出力端ＯＵＴ１、ＯＵＴ２は、対応する往路伝送線路５及び復路伝送線路６にそれぞれ接続されている。以下では、出力端ＯＵＴ１と往路伝送線路５との接続部を「ＴＸＰ」といい、出力端ＯＵＴ２と復路伝送線路６との接続部を「ＴＸＭ」という。デジタル回路８は、相反する信号レベルを有する一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＡＴＡＭ、及び相反する信号レベルを有する一対のエンファシス制御信号ＥＭＰＨＰ、ＥＭＰＨＭをそれぞれ生成し、それらをドライバ回路９にそれぞれ出力する。
ドライバ回路９は、デジタル回路８からそれぞれ出力された各シリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭを低振幅のアナログ差動信号に変換して出力装置１０を介して往路伝送線路５及び復路伝送線路６に出力する。
送信側回路２は、差動伝送線路４を介して、アナログ差動信号を受信側回路３に送信する。そして、その差動信号は、受信側レシーブ回路７に入力される。各抵抗Ｒ１、Ｒ２は、受信側回路３におけるインピーダンス整合用の終端抵抗であり、差動伝送線路４上で伝送される差動信号の電圧振幅は、各抵抗Ｒ１、Ｒ２の抵抗値によって決まる。高速シリアル通信システムでは、差動伝送線路４における差動インピーダンスＺｄｉｆｆは１００Ωであり、各抵抗Ｒ１、Ｒ２の抵抗値はそれぞれ５０Ωである。インピーダンス整合は、差動伝送線路４上において、低振幅の差動信号を送受信する際に信号品質を良好なものにするために必要とされる。
【００１９】
＜第１の実施形態＞
図２は、上記した出力装置１０の構成を示した図である。
この図２に示すように、出力装置１０は、中継バッファ部１１、増幅アンプ部１２、データ出力部１３を備える。ドライバ回路９から出力される差動信号Ｐ１及びその反転である信号Ｍ１が中継バッファ部１１に入力される。中継バッファ部１１から低振幅で出力された信号ＢＰ、ＤＭは、増幅アンプ部１２に入力される。増幅アンプ部１２では、入力された信号ＢＰ、ＤＭの振幅を増幅する。増幅アンプ部１２で増幅された信号ＤＰ、ＤＭは、データ出力部１３に入力され、データ出力部１３を介して出力される。この場合、増幅アンプ部１２から出力される信号ＤＰ、ＤＭは、ドライバ回路９から出力される差動信号Ｐ１、Ｍ１に比べて大きな駆動力を持って出力されることになる。
このように出力装置１０を構成した場合は、中継バッファ部１１では低振幅の信号を伝送しているので低消費電流での信号伝送が可能になる。増幅アンプ部１２において振幅を増幅して信号を伝送しているので、データ出力部１３を駆動させるのに大きな振幅が必要な場合でもデータ出力部１３の駆動が可能になる。
【００２０】
図３は本実施形態の出力装置の構成を詳細に示した図である。なお、図２と同一部位には同一符号を付して説明は省略する。
この図３に示すように、中継バッファ部１１は、低電圧差動対ＬＶＤＳ１、ＬＶＤＳ２により構成されている。なお、図３では、２つの低電圧差動対ＬＶＤＳにより中継バッファ部１１を構成する場合を例に挙げて説明するが、これはあくまでも一例であり、データ出力部１３のサイズによって決定されるものである。
また、本実施形態では、低電圧差動対ＬＶＤＳ１、ＬＶＤＳ２は同じ構成としているが異なるサイズであってもよい。例えば、低電圧差動対ＬＶＤＳ１のサイズを「１」とすると、低電圧差動対ＬＶＤＳ２のサイズを「２」で構成してもよい。
また、ｉ番目の低電圧差動対ＬＶＤＳｉ（但し、ｉは２以上の整数）と、（ｉ−１）番目の低電圧差動対ＬＶＤＳｉ−１のサイズの比は、ｉ番目の低電圧差動対ＬＶＤＳｉの出力インピーダンスと、ｉ番目の低電圧差動対ＬＶＤＳｉの出力に接続される負荷容量、例えば（ｉ−１）番目の低電圧差動対ＬＶＤＳｉ−１の入力容量や、配線容量の積が常に一定になるように定める。
【００２１】
増幅アンプ部１２は、等価の第１の増幅用コンパレータＣＭＰＡＰ及び第２の増幅用コンパレータＣＭＰＡＭにより構成される。第１の増幅用コンパレータＣＭＰＡＰ、ＣＭＰＡＭは、中継バッファ部１１から出力された信号ＢＰ、ＢＭの振幅を増幅して出力する機能を有する。
第１の増幅用コンパレータＣＭＰＡＰの正側の入力は、第２の増幅用コンパレータＣＭＰＡＭの負側の入力と接続され、中継バッファ部１１の出力信号ＢＰが入力される。また第１の増幅用コンパレータＣＭＰＡＰの負側入力は、第２の増幅用コンパレータＣＭＰＡＭの正側入力と接続され、中継バッファ部１１の出力信号ＢＭが入力される。この場合、第１の増幅用コンパレータＣＭＰＡＰの出力信号ＤＰは、第２の増幅用コンパレータＣＭＰＡＭの出力信号ＤＭの反転信号が出力される。
データ出力部１３は、インバータＰＤ、ＭＤにより構成され、増幅アンプ部１２から出力される出力信号ＤＰ、Ｄｍを反転して出力する。
【００２２】
図４は低電圧差動対の回路構成を示した図である。
図４において、ＬＰｉ及びＬＭｉはｉ番目の入力端子を示し、ＬＰＯｉ及びＬＭＯｉはｉ番目の出力端子を示している。ｎ１〜ｎ４はｎチャネルトランジスタ（以下、単にトランジスタという）、ｐ１〜ｐ４はｐチャネルトランジスタ（以下、単にトランジスタという）、ｎｉ１は電流源を示している。
ｉ番目の入力端子（第１の入力端子）ＬＰｉはトランジスタｎ１、ｎ４と接続され、ｉ番目の入力端子（第２の入力端子）ＬＭｉはトランジスタｎ２、ｎ４と接続されている。対をなすトランジスタｎ１、ｎ４は、同じサイズで構成され、同様にトランジスタｎ２、ｎ３、トランジスタｐ１、ｐ４、及びトランジスタｐ２、ｐ３は同じサイズで構成される。
ｉ番目の出力端子（第１の出力端子）ＬＰＯｉは、トランジスタｐ１及びトランジスタｎ１のドレインと接続され、ｉ番目の出力端子（第２の出力端子）ＬＭＯｉはトランジスタｐ４、ｎ４のドレインと接続されている。トランジスタｐ１、Ｐ２のゲートは、トランジスタｐ２、ｎ２、ｐ３、ｎ３のドレイン、及びトランジスタｐ３、ｐ４のゲートに接続されている。
【００２３】
入力端子ＬＰｉには、入力端子ＬＭｉの反転のデータが入力されるので、対をなすトランジスタｎ１、ｎ３またはトランジスタｎ２、ｎ４の何れか一方が必ずオンすることになる。これにより、中継バッファ部１１を構成する低電圧差動対ＬＶＤＳｉには、データパターンに関わらず、電流源ｎｉ１の電流が電源電圧（ＶＤＤＡ）から接地電圧まで流れることになる。
また、このとき出力端子ＬＰＯｉ、ＬＭＯｉから出力される出力信号の振幅はＶｄｄａ（電源電圧）−Ｖｃｍとなる。
ここで、例えばＶｄｄａ−Ｖｃｍ＝０．５Ｖｄｄａだった時の消費電流について以下に示す。この時の入力トランジスタのゲート容量をＣｎとする。
ｎチャネルトランジスタが振幅増幅差動アンプ部１２と同じサイズのインバータの充放電電流は、ｐチャネルトランジスタがｎチャネルトランジスタと同等の駆動力を持つように設計した場合、ゲート容量が３Ｃｎなので、充放電電荷Ｑ１は、
Ｑ１＝４×Ｃｎ×Ｖｄｄａ・・・（式１）
となる。
【００２４】
またｐチャンネルトランジスタとｎチャンネルトランジスタが同時にオンした時に貫通電流が流れるので、その電流量をＩｔとすると、インバータが１Ｔで消費する電流量Ｉ１は、
Ｉ１＝Ｉｔ＋４×Ｃｎ×Ｖｄｄａ・・・（式２）
となる。
ＰＣＩＥｘｐｒｅｓｓのデータパターンの平均は１．５Ｔ程度なのでＰＣＩ−Ｅｘｐｒｅｓｓでのインバータの消費電流Ｉｉｎｖは、
Ｉｉｎｖ＝０．６７×Ｉｔ＋２．６７×Ｃｎ×Ｖｄｄａ・・・（式３）
となる。
一方、インバータの立ち上がり／立ち下がり（Ｔｒ／Ｔｆ）時間が１／４Ｔで、低電圧差動対のＴｒ／Ｔｆも１／４Ｔになるようにすると、ｎｉ１の電流値Ｉｎｉ１は、
Ｉｉｎ１＝２×Ｃｎ×Ｖｄｄａ／Ｔ・・・（式４）
となる。
よって、低電圧差動対消費電流Ｉｌｖｄｓは、
Ｉｌｖｄｓ＝２×Ｃｎ×Ｖｄｄａ・・・（式５）
となる。
よって、ｉ番目の低電圧差動対ＬＶＤＳｉに定常電流を流していても、インバータの消費電流より小さくなる。よって低電圧差動対の入力にはｐチャネルＭＯＳトランジスタよりもｎチャネルＭＯＳトランジスタを用いたほうが消費電流は小さくなる。
【００２５】
図５はコンパレータの回路構成を示した図であり、この図５を用いて増幅差動アンプ１２を構成する増幅用コンパレータＣＭＰＡＰ（Ｍ）について説明する。
ＡＰ、ＡＭは入力端子、ＡＭＯは出力端子、ｎ５〜ｎ８はｎチャネルＭＯＳトランジスタ（以下、トランジスタという）、ｐ５〜ｐ８はｐチャネルＭＯＳトランジスタ（以下、トランジスタという）、ｎｉ２、ｐｉ２は定電流源を示している。
入力端子ＡＰは、トランジスタｎ５、トランジスタｐ７のゲートと接続され、入力端子ＡＭはトランジスタｎ６、ｐ８と接続される。入力端子ＡＰには、図３に示した中継バッファ部１１の出力側に接続され、中継バッファ部１１の出力信号ＢＰ、またはＢＭの何れか一方が入力され、入力端子ＡＭには他方の出力信号ＢＭ、またはＢＰが入力される。つまり、入力端子ＡＰに出力信号ＢＰが入力された場合、入力端子ＡＭには出力信号ＢＭが入力される。
【００２６】
また逆に入力端子ＡＰに出力信号ＢＭが入力された場合は、入力端子ＡＭに出力信号ＢＰが入力される。トランジスタｎ５、ｎ６のソースに接続されている電流源ｎｉ２の電流値と、トランジスタｐ７、ｐ８のソースに接続されている電流源ｐｉ２の電流値は等しい。また、それぞれ対をなすトランジスタｎ５、ｎ６と、トランジスタｐ５、ｐ６と、トランジスタｐ７、ｐ８と、トランジスタｎ７、ｎ８のサイズそれぞれは等しい。
この場合、入力端子ＡＰ、ＡＭに入力される信号ＢＰ、ＢＭは差動の関係にあるので、この図５に示すコンパレータでは、信号のパターンによらず常に電流源から一定の電流を消費することになる。つまり、消費電流はデータパターンによらず常に一定に保つことができる。また、このような構成を採ることで、振幅増幅差動アンプ１２からは、大振幅の信号を出力することが可能になり、データ出力部１３を駆動させるのに大振幅の信号を必要とする場合でも駆動可能である。
【００２７】
図６は、中継バッファ部１１、増幅アンプ部１２の代わりにインバータを用いた出力装置の消費電流と、本実施形態の出力装置の消費電流の概略を示した図である。なお、電源と回路の間には配線抵抗があるものとする。
図６（ａ）はデータパターン、図６（ｂ）は消費電流、図６（ｃ）は電源電圧をそれぞれ示した図であり、（ｂ）（ｃ）に示す実線はインバータを用いたときの消費電流、破線は本発明の消費電流を示したものである。なお、横軸は（ａ）、（ｂ）、（ｃ）共に時間ｔである。
この図６（ａ）、（ｂ）、（ｃ）に示すように、インバータを用いた場合、データパターンが１Ｔ連続で遷移する場合、充放電電流、及び貫通電流が最も多く流れるため消費電流が最大となる。また逆にデータの遷移が少ない場合は消費電流が最小となる。
電源電圧は、電源についた配線抵抗に電流が流れることで変化するので、消費電流が最大の時に最も下がる。また、消費電流が最小の時に電源電圧は最大となる。つまり、インバータを用いた場合の電源電圧の変動量は、データパターンに依存することになる。電源電圧が下がるとインバータの駆動力が下がるので、Ｔｒ／Ｔｆが劣化し、電源電圧の変動はジッタの原因となる。
一方、本実施形態の出力装置の消費電流は、定常電流を流しているので、データパターンに依存せず常に一定である。よって、電源の変動量はインバータに比べて充分小さい。したがって、本実施形態の出力装置を用いれば低消費電力と電源電圧変動の抑制を同時に実現することが可能である。
【００２８】
＜第２の実施形態＞
次に、本発明の出力装置の第２の実施形態について説明する。なお、第２の実施形態に係る出力装置の全体構成は、図２に示した第１の本実施形態の出力装置の構成と同じであり、各構成要素が第１の実施形態とは異なるものである。
図７は第２の実施形態にかかる中継バッファ部の構成を示した図である。
図７に示す出力装置は、図３に示した出力装置とは中継バッファ部１１の構成が異なる。この図７に示す中継バッファ部１１は、対となるコンパレータＣＭＰＰ１、ＣＭＰＭ１と、ＣＭＰＰ２、ＣＭＰＭ２で構成されている。なお、図７では、中継バッファ１１を構成するコンパレータの対は２つだが、この限りではなく、中継バッファ１１のコンパレータの対の数はデータ出力部１３のサイズによって決定されるものである。
また、対となるコンパレータＣＭＰＰ１、ＣＭＰＭ１は、サイズ、構成とも等価であるのに対して、コンパレータＣＭＰＰ２、ＣＭＰＭ２は同じ構成だが、サイズは異なるものである。例えば、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１のサイズを「１」とすると、ｉ番目のコンパレータＣＭＰＰｉのサイズは「２」で構成される。
なお、ｉ番目のコンパレータＣＭＰＰｉと、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１のサイズの比は、ｉ番目のコンパレータＣＭＰＰｉの出力インピーダンスと、ｉ番目のコンパレータＣＭＰＰｉの出力に接続される負荷容量、例えば、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１の入力容量や配線容量の積が常に一定になるように決定される。
なお、増幅アンプ部１２は、データ出力部１３の構成は、図３に示した第１の実施形態に係る出力装置１０と同様の構成なので説明は省略する。
【００２９】
図８は、中継バッファ部１１に設けられているｉ番目の第１及び第２のコンパレータＣＭＰＰｉ（ＣＭＰＭｉ）の構成を示した図である。
この図８において、Ｐｉ及びＭｉは入力端子、ＰＯｉは出力端子、ｎ１０、ｎ１１はｎチャネルトランジスタ（以下、単にトランジスタと称する）、ｐ１０〜ｐ１１はｐチャネルトランジスタ（以下、単にトランジスタと称する）、ｎｉ３は電流源をそれぞれ示している。
入力端子Ｐｉはトランジスタｎ１０と接続され、入力端子Ｍｉはトランジスタｎ１１と接続されている。対をなすトランジスタｎ１０、ｎ１１は同じサイズで構成される。
また同様にトランジスタｐ１０、ｐ１１も同じサイズで構成される。
出力端子ＰＯｉは、トランジスタｐ１１及びトランジスタｎ１１のドレインと接続されている。トランジスタｐ１１のゲート、トランジスタｐ１０のゲート、ドレインが接続されている。入力端子Ｐｉには、入力端子Ｍｉの反転のデータが入力されるので、トランジスタｎ１０、ｎ１１のどちらか一方がオンすることになるので、データパターンに関わらず、コンパレータには電流源ｎｉ３の電流が電源電圧（ＶＤＤＡ）から接地電圧まで流れることになる。よって電源変動のデータパターン依存性を除去することが可能である。
また、第１の実施形態と同様に、入力部にｎチャネルＭＯＳトランジスタを用いることで同等の駆動力を持ったインバータや、ｐチャネルＭＯＳトランジスタを用いたコンパレータと比べて、消費電流を小さくすることができる。
【００３０】
＜第３の実施形態＞
次に、本発明の出力装置の第３の実施形態について説明する。なお、第３の実施形態に係る出力装置の全体構成は、図２に示した第１の本実施形態の出力装置の構成と同じであり、各構成要素が第１の実施形態とは異なるものである。
図９は、第３の実施形態に係る出力装置の各構成を示した図である。
高速通信では、データの送信の際に出力インピーダンスを５０Ω終端し、さらにデータパターンによって振幅を変化させるディエンファシスまたはエンファシス機能を仕様として策定しているものも多い。そこで、図９では５０Ω終端とディエンファシス機能を有する出力装置に本発明を適用した場合を例に挙げて説明する。
この図９に示す出力装置の中継バッファ部１１は、等価の構成でサイズが等しい複数の第１の低電圧差動対ＬＶＤＳ１１、ＬＶＤＳ２１・・・ＬＶＤＳ２４１と、第２の低電圧差動対ＬＶＤＳ１２、ＬＶＤＳ２２・・・ＬＶＤＳ２４２からなる。但し、第１の低電圧差動対ＬＶＤＳ１１・・・ＬＶＤＳ２４１と、第２の低電圧差動対ＬＶＤＳ１２の構成は同じだがサイズは異なる。これらの構成は図４に示した低電圧差動対と同様の構成である。また、各低電圧差動対ＬＶＤＳｉ２（ｉは１〜２４）から出力された低振幅の信号は増幅アンプ部１２を構成する第１の増幅用コンパレータＣＭＰＡＰｉ、ＣＭＰＡＭｉ（ｉは１〜２４）に入力され、振幅を増幅されて、データ出力部１３を構成するインバータＰＤｉ、ＭＤｉ（ｉは１〜２４）に入力される。
データ出力部１３は、図１４に示したインバータと同様の構成をしたインバータＰＤ、ＭＤが共に２４個ある。
【００３１】
以下、図１０を用いてデータ出力部１３のインバータＰＤｉ及びＭＤｉ（ｉは１〜２４）について説明する。
図１０はデータ出力部のインバータの回路構成を示した図である。
なお、データ出力部のインバータＤＭｉはインバータＰＤｉと同様の構成なので説明を省略する。
この図１０において、ＡＰｉは入力端子、ＴＸＰは出力端子、ＰＳＷ２ｉ−１はｐチャネルＭＯＳトランジスタ、ＮＳＷ２ｉ−１はｎチャネルＭＯＳトランジスタ、ＰＲ２ｉ−１は１２００Ωの抵抗、ＮＲ２ｉ−１は１２００Ω（５０）の抵抗である。
ｉ番目の入力端子ＡＰｉは、（ｉ−１）番目のトランジスタＰＳＷ２ｉ−１と、（ｉ−１）番目のトランジスタＮＳＷ２ｉ−１のゲートと接続されており、入力端子ＡＰｉにハイレベルの電圧が入力されるとトランジスタＮＳＷ２ｉ−１がオンとなり、出力端子ＴＸＰと接地電圧の間に１２００Ωの抵抗が接続される。入力端子ＡＰｉにローレベルの電圧が入力されると、トランジスタＰＳＷ２ｉ−１がオンとなり、出力端子ＴＸＰと電源電圧の間に１２００Ω抵抗が接続される。トランジスタＰＳＷ２ｉ−１、ＮＳＷ２ｉ−１のゲートに入力される電圧は、トランジスタＰＳＷ２ｉ−１及びＮＳＷ２ｉ−１のオン抵抗が１２００Ωと比べて充分低くならないと出力インピーダンスに影響を与えるので、入力端子ＡＰｉに入力される信号は大振幅を要求される。
データ出力部１３のインバータＰＤｉ、ＭＤｉに入力される信号によって、出力の振幅を調整することが可能である。本実施例では抵抗分圧で振幅を変えることにより、ディエンファシス、エンファシス機能に対応することが可能である。
【００３２】
図１１、図１２はエンファシス時、ディエンファシス時のスイッチの状態を示した図であり、図１１（ａ）は電源電圧１．０ＶでＴＸＰ−ＴＸＭが０．５Ｖになるようにスイッチが切り替わった状態を示す。
データ出力部１３のインバータＰＤｉの全てのスイッチ（トランジスタＰＳＷ２ｉ−１、ＮＳＷ２ｉ−１）にはローレベルの信号が、データ出力部ＭＤｉの全てのスイッチ（トランジスタＰＳＷ２ｉ、ＮＳＷ２ｉ）にはハイレベルの信号が入力されているものとする。データ出力部１３のインバータＰＤにローレベルの信号が入力されると、ｐチャネルＭＯＳトランジスタのスイッチＰＷＳ２ｉ−１が全てオンになり、ｎチャネルＭＯＳトランジスタのスイッチＮＳＷ２ｉ−１が全てオフとなる。
同様にデータ出力部１３のインバータＭＤにハイレベルの信号が入力されると、ｎチャネルＭＯＳトランジスタのスイッチＮＳＷ２ｉが全てオンになり、ｐチャネルＭＯＳトランジスタのスイッチＰＳＷ２ｉが全てオフとなる。
図１１（ｂ）に上述の状態の等価回路を示す。データ出力部１３のインバータＰＤは電源電圧から１２００Ωの抵抗が並列に２４個、ＴＸＰに並列に接続されているのと等価の状態であるので、データ出力部１３のインバータＰＤの出力インピーダンスは５０Ωである。一方で、データ出力部１３のインバータＭＤはＴＸＭから接地電圧に１２００Ωの抵抗が２４個並列に接続されているのと等価の状態であるので、データ出力部１３のインバータＭＤの出力インピーダンスは５０Ωである。よって終端抵抗とデータ出力部の抵抗分圧によりＴＸＰ−ＴＸＭは５００ｍＶとなる。
【００３３】
図１２（ａ）は電源電圧１．０ＶでＴＸＰ−ＴＸＭが０．２５Ｖになるようにスイッチが切り替わった状態を示す。
データ出力部１３のインバータＰＤは２４個のスイッチのうち１８個にローが入力され、６個にハイが入力されている。この時ローが入力されているスイッチはｐチャネルＭＯＳトランジスタのスイッチがオンになり、ハイが入力されているスイッチはｎチャネルＭＯＳトランジスタのスイッチがオンになる。
一方でデータ出力部１３のインバータＭＤは２４個のスイッチのうち１８個にハイが入力され、６個にローが入力されている。
図１２（ｂ）に等価回路を示す。データ出力部１３のインバータＰＤは、１８個の抵抗が電源電圧とＴＸＰに接続され、６個の抵抗が接地電圧とＴＸＰに接続されているので、電源電圧から接地電圧の抵抗分圧は６６．６Ωと２００Ωで分圧されることになる。出力インピーダンスとしては５０Ωである。
一方で、データ出力部１３のインバータＭＤは１８個の抵抗がＴＸＭと接地電圧に接続され、６個の抵抗が電源電圧とＴＸＭに接続されているので、電源電圧から接地電圧の抵抗分圧は２００Ωと６６．６Ωで抵抗分圧されることになる。出力インピーダンスとしては５０Ωである。
スイッチを分割してデータを送信することで、出力インピーダンスを５０Ωに保持しながら、出力電圧のレベルを変えることが可能になり、所望のエンファシスレベル、ディエンファシスレベルを得ることも可能となる。本実施例の出力装置は消費電流がデータパターンに依存せずに常に一定なので、電源変動のデータパターン依存性も少なく、低消費電流の高速シリアル出力装置を実現する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る出力装置が適用される高速シリアル通信システムの構成を示した図である。
【図２】本実施形態の出力装置の構成を示した図である。
【図３】本実施形態の出力装置の構成を詳細に示した図である。
【図４】低電圧差動対の回路構成を示した図である。
【図５】コンパレータの回路構成を示した図である。
【図６】中継バッファ部、増幅アンプ部の代わりにインバータを用いた出力装置と、本実施形態の出力装置の消費電流の概略を示した図である。
【図７】第２の実施形態にかかる中継バッファ部の構成を示した図である。
【図８】中継バッファ部に設けられているｉ番目の第１及び第２のコンパレータの構成を示した図である。
【図９】第３の実施形態に係る出力装置の各構成を示した図である。
【図１０】データ出力部の構成を説明するための図である。
【図１１】エンファシス時、ディエンファシス時のスイッチの状態を示した図である。
【図１２】エンファシス時、ディエンファシス時のスイッチの状態を示した図である。
【図１３】特許文献１に開示されている従来の高速シリアル通信システムの送信側ドライバ回路の構成を示した図である。
【図１４】特許文献２に開示されている半導体集積回路の回路図である。
【符号の説明】
【００３５】
１…高速シリアル通信システム、２…送信側回路、３…受信側回路、４…差動伝送線路、５…往路伝送線路、６…復路伝送線路６、７…受信側レシーブ回路、８…デジタル回路、９…ドライバ回路、１０…出力装置、１１…中継バッファ部、１２…増幅アンプ部、１３…データ出力部
【技術分野】
【０００１】
本発明は、データ伝送に係り、より詳しくは、これら高速シリアル通信で使用されるデータ送信装置の出力装置、及びにその出力装置を備えた半導体集積装置に関するものである。
【背景技術】
【０００２】
近年、製品のインターフェース速度が高速化されており、高速シリアル通信を使ったシステムが開発されている。
【０００３】
例えば、特許文献１は、差動信号を伝送する一対の伝送線路に接続された第１及び第２の各出力端子を備え、外部から入力されたデータ信号を差動信号に変換し、第１及び第２の各出力端子に出力するドライバ回路において、第１の出力端子は、第１のプルアップ抵抗回路を介して所定の電源電圧に接続されると共に、第１のプルダウン抵抗回路を介して接地電圧に接続され、第２の出力端子は、第２のプルアップ抵抗回路を介して電源電圧に接続されると共に、第２のプルダウン抵抗回路を介して接地電圧に接続され、第１及び第２の各プルアップ抵抗回路、並びに第１及び第２の各プルダウン抵抗回路は、データ信号に応じて抵抗値がそれぞれ変化することで、高速シリアル通信システムにおいて用いられる送信側ドライバ回路の消費電力を低減するようにしている。
また特許文献２は、しきい値（しきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃ）を異ならせた複数の素子又は回路（入力バッファ回路）を含み、これら素子又は回路に共通の入力（入力電圧）が同時に加えられた場合に、しきい値に応じて異なる時期に状態変化を生じる構成とすることで、入力による状態変化の生起タイミングを変移させるようにした半導体集積回路が開示されている。
【特許文献１】特開２００７−３６８４８公報
【特許文献２】特開２００６−２６２４２１公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、高速シリアル通信において、伝送路の反射波に起因する信号劣化を防ぐために、データ出力部と伝送路とのインピーダンス整合は必要不可欠である。
図１３は、特許文献１に示されている従来の高速シリアル通信システムの送信側ドライバ回路の構成を示した図である。
この図１３に示すドライバ回路１０９は、４つのインバータ１２０〜１２３と、２つのデータ生成回路部１２４、１２５と、２つのエンファシス制御回路部１２６、１２７とを備える。各インバータ１２０、１２３の出力端は、対応する各エンファシス制御回路部１２６、１２７の入力端にそれぞれ接続され、各インバータ１２１、１２２の出力端は、対応する各データ生成回路部１２４、１２５の入力端にそれぞれ接続されている。また、データ生成回路部１２４及びエンファシス制御回路部１２６の各出力端は、出力端ＯＵＴ１を構成し、データ生成回路部１２５及びエンファシス制御回路部１２７の各出力端は、出力端ＯＵＴ２を構成する。
データ生成回路部１２４は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ１１〜１５と、出力端ＯＵＴ１とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ１１〜１５とを備える。ここで、第１の各部分抵抗回路ＰＲ１１〜ＰＲ１５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ１１〜ＤＲ１５は全て同じ構成である。
【０００５】
第１の部分抵抗回路ＰＲ１１及び第２の部分抵抗回路ＤＲ１１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ１１は、直列に接続されたＰ型金属酸化膜電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）Ｐ１１と抵抗Ｒ１１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ１１は、直列に接続されたＮ型金属酸化膜電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）Ｎ１１と抵抗Ｒ２１とからそれぞれ構成されている。各トランジスタＰ１１〜Ｐ１５、Ｎ１１〜Ｎ１５のゲートは、インバータ１２１の出力端にそれぞれ接続されている。
また、データ生成回路部１２５は、出力端ＯＵＴ２と電源電圧Ｖｃｃとの間で並列にそれぞれ接続された５つの第１の部分抵抗回路ＰＲ２１〜ＰＲ２５と、出力端ＯＵＴ２とＧＮＤとの間で並列にそれぞれ接続された５つの第２の部分抵抗回路ＤＲ２１〜ＤＲ２５とを備える。ここでも、第１の各部分抵抗回路ＰＲ２１〜ＰＲ２５は全て同じ構成であり、第２の各部分抵抗回路ＤＲ２１〜ＤＲ２５は全て同じ構成である。
一例として第１の部分抵抗回路ＰＲ２１及び第２の部分抵抗回路ＤＲ２１についてそれぞれ説明すると、第１の部分抵抗回路ＰＲ２１は、直列に接続されたＰＭＯＳトランジスタＰ２１と抵抗Ｒ３１とからそれぞれ構成され、第２の部分抵抗回路ＤＲ２１は、直列に接続されたＮＭＯＳトランジスタＮ２１と抵抗Ｒ４１とからそれぞれ構成されている。各トランジスタＰ２１〜Ｐ２５、Ｎ２１〜Ｎ２５のゲートは、インバータ１２２の出力端にそれぞれ接続されている。
【０００６】
エンファシス制御回路部１２６は、出力端ＯＵＴ１と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ１６と抵抗Ｒ１６とからなる第１の部分抵抗回路ＰＲ１６、及び出力端ＯＵＴ１とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ１６と抵抗Ｒ２６とからなる第２の部分抵抗回路ＤＲ１６をそれぞれ備える。各トランジスタＰ１６、Ｎ１６のゲートは、インバータ１２０の出力端にそれぞれ接続されている。
エンファシス制御回路部１２７は、出力端ＯＵＴ２と所定の電源電圧Ｖｃｃとの間で直列に接続されたＰＭＯＳトランジスタＰ２６と抵抗Ｒ３６とからなる第１の部分抵抗回路ＰＲ２６、及び出力端ＯＵＴ２とＧＮＤとの間で直列に接続されたＮＭＯＳトランジスタＮ２６と抵抗Ｒ４６とからなる第２の部分抵抗回路ＤＲ２６をそれぞれ備える。各トランジスタＰ２６、Ｎ２６のゲートは、インバータ１２３の出力端にそれぞれ接続されている。
このように構成されるドライバ回路１０９は、スイッチであるＰＭＯＳトランジスタＰ１１〜Ｐ１６、ＮＭＯＳトランジスタＮ１１〜Ｎ１６、ＰＭＯＳトランジスタＰ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ２１〜Ｎ２６のオン・オフを切り替えることにより、出力端ＯＵＴ１／ＯＵＴ２の電圧レベルを切り替え、なおかつインピーダンス整合を図るようにしている。
【０００７】
しかしながら、図１３に示す従来のドライバ回路では、ＰＭＯＳトランジスタＰ１１〜Ｐ１６及びＰ２１〜Ｐ２６、ＮＭＯＳトランジスタＮ１１〜Ｎ１６及びＮ２１〜Ｎ２６のサイズをスイッチに直列に接続している抵抗Ｒ１１〜Ｒ１６、Ｒ２１〜Ｒ２６、Ｒ３１〜Ｒ３６、Ｒ４１〜Ｒ４６に対して充分小さいオン抵抗になるように設計しなければならない。このため、スイッチのサイズが大きくなる。
例えば、９０ｎｍプロセスにおいて、５Ω程度のオン抵抗とすると、ＰＭＯＳトランジスタは、２７０ｕｍ／０．０８ｕｍ、ＮＭＯＳトランジスタは、９０ｕｍ／０．０８ｕｍ程度となる。よって、ＰＭＯＳトランジスタＰ１１〜Ｐ１６、Ｐ２１〜Ｐ２６、及びＮＭＯＳトランジスタＮ１１〜Ｎ１６、Ｎ２１〜Ｎ２６を２．５ＧＨｚ程度の周波数で駆動するためには、図１３に示すインバータ１２０〜１２３のサイズは、少なくともゲート容量がスイッチのサイズの１／４以上にする必要がある。
さらに、インバータ１２０〜１２３の前段に配置する図示しないインバータのサイズも、インバータ１２０〜１２３のサイズの１／４以上は必要となるので、データ入力部のインバータが小さい場合は、複数のインバータが最終段を駆動させるまでに必要となる。このように、従来のドライバ回路では、大きなインバータを駆動させるために小さいインバータから徐々にサイズを大きくするという方法が採られている。インバータを用いるメリットしては、データの切り替わり時のみ電流が流れるので、常に電流を流す場合と比べて低消費電流化を図ることができる点が挙げられる。
しかしながら、インバータによるデータ授受の場合は、データパターンによって消費電流に違いが生じ、データパターン依存の電源電圧の変動が生じるのでジッタ増大の要因になるという問題点があった。
【０００８】
また、電源電圧の変動を抑制する技術としては特許文献２がある。
図１４は特許文献２に開示されている半導体集積回路の回路図である。
この図１４に示す半導体集積回路のＬＳＩ２０２には複数の入力バッファ回路として、３組の入力バッファ回路２４１、２４２、２４３が設置されている。各入力バッファ回路２４１、２４２、２４３には、レベルが異なる複数のしきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃが設定され、これらしきい値電圧Ｖｔｈａ、Ｖｔｈｂ、Ｖｔｈｃの大小関係はＶｔｈａ＜Ｖｔｈｂ＜Ｖｔｈｃである。入力端子２６１、２６２、２６３には入力電圧Ｖｉｎが加えられ、この入力電圧Ｖｉｎは、一定の時間的レベル変化を以て立ち上がる電圧又は立ち下がる電圧である。そして、このような入力電圧Ｖｉｎを受けると、各入力バッファ回路２４１、２４２、２４３には電気的な状態変化が生じ、出力端子２８１、２８２、２８３には出力電圧Ｖｏｕｔａ、Ｖｏｕｔｂ、Ｖｏｕｔｃが取り出される。この場合、各入力バッファ回路２４１、２４２、２４３にはＬＳＩ２０２の電源端子２１０、２１２に接続された電源回路２１４により電圧ＶＤＤ、Ｖｓｓ（ＶＤＤ＞Ｖｓｓ）が加えられている。
【０００９】
このＬＳＩ２０２において、入力バッファ回路２４１は、第１のトランジスタ４１１及び第２のトランジスタ４１２からなるインバータで構成されている。トランジスタ４１１はｐＭＯＳトランジスタ、トランジスタ４１２はｎＭＯＳトランジスタで構成され、これらトランジスタ４１１、４１２はＣＭＯＳ回路のインバータを構成している。各トランジスタ４１１、４１２の共通接続されたゲートには入力端子２６１が形成されて入力電圧Ｖｉｎが加えられ、各トランジスタ４１１、４１２の共通接続されたドレインには出力端子２８１が形成されて出力電圧Ｖｏｕｔａが取り出される。トランジスタ４１１のソースには電源回路２１４が接続されて電圧ＶＤＤ、トランジスタ４１２のソースには電源回路２１４が接続されて電圧Ｖｓｓが加えられている。そして、出力端子２８１に取り出される出力電圧Ｖｏｕｔａは、トランジスタ４１１が導通した場合に高レベル（電圧ＶＤＤ）、トランジスタ４１２が導通した場合に低レベル（電圧Ｖｓｓ）となる。このように従来の半導体集積回路においては閾値を異ならせることにより、貫通電流の量を減らすことを可能にし、その結果、電源電圧の変動量を抑えることを目的とした発明である。しかしながら、データパターンによる電源電圧の変動の差を完全に打ち消すことは出来ないのでジッタを無くすことは困難であった。
本発明では、データパターンに関わらず、低消費電流を図ることができる出力装置を提供することが目的である。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の本発明は、外部から入力されたデータ信号を差動信号に変換して出力する駆動回路からの差動信号を出力する出力装置であって、前記駆動回路から入力された差動信号を低振幅で差動出力する中継バッファ部と、該中継バッファ部から出力される差動信号が入力され、振幅を増幅して出力する増幅部と、前記駆動回路に比べて高い駆動力で差動出力をするデータ出力部と、を備えることを特徴とする。
請求項２に記載の本発明は、請求項１記載の出力装置において、前記中継バッファ部は、ｎ個（但し、ｎは自然数）の低電圧差動対により構成され、ｉ番目（ｉは１〜Ｎの自然数）の前記低電圧差動対は、それぞれ差動信号が入力される第１及び第２の入力端子、及び差動信号を出力する第１及び第２の出力端子を有し、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対の第１及び第２の出力端子は、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続され、前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第１の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第２の入力端子と接続され、前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第２の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第１の入力端子と接続されることを特徴とする。
【００１１】
請求項３に記載の本発明は、請求項１又は２に記載の出力装置において、前記ｎ個の低電圧差動対は、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする。
請求項４に記載の本発明は、請求項１乃至３の何れか一項に記載の出力装置において、ｉ番目の前記低電圧差動対と、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対のサイズの比は、ｉ番目の前記低電圧差動対の出力インピーダンスと、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する。
【００１２】
請求項５に記載の本発明は、請求項１乃至４の何れか一項に記載の出力装置において、前記中継バッファ部は、ｎ個（ｎは自然数）の対をなす第１及び第２のコンパレータにより構成され、ｉ番目（但し、ｉは１〜Ｎ）において対をなす第１及び第２のコンパレータは、それぞれ正極側の入力端子と負極側の入力端子を有し、前記ｉ番目の第１のコンパレータの正極側の入力端子は、前記ｉ番目の第２のコンパレータの負極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの負極側の入力端子は、前記ｉ番目の第２のコンパレータの正極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの出力端子からは、前記ｉ番目の第２のコンパレータの出力端子の反転信号を出力し、前記ｉ−１番目（但し、ｉは２〜Ｎ）において対をなす第１及び第２のコンパレータの出力端子は、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続され、前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続され、前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続されることを特徴とする。
【００１３】
請求項６に記載の本発明は、請求項１乃至５の何れか一項に記載の出力装置において、前記ｎ個の第１及び第２のコンパレータは、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする。
請求項７に記載の本発明は、請求項１乃至６の何れか一項に記載の出力装置において、前記ｉ番目（但し、ｉは２〜Ｎ）の第１及び第２のコンパレータと、前記ｉ−１番目の第１及び第２のコンパレータのサイズの比は、前記ｉ−１番目の第１及び第２のコンパレータの出力インピーダンスと、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する。
【００１４】
請求項８に記載の本発明は、請求項１乃至７の何れか一項に記載の出力装置において、前記増幅部は、対をなし、入力された信号の振幅を増幅して出力する第１及び第２の増幅用コンパレータにより構成され、前記第１及び第２の増幅用コンパレータは、それぞれ正極側の入力端子及び負極側の入力端子を有し、前記第１の増幅用コンパレータの正極側の入力端子は、前記第２の増幅用コンパレータの負極側の入力端子と接続され、前記第１の増幅用コンパレータの負極側の入力端子は、前記第２の増幅用コンパレータの正極側の入力端子と接続され、前記第１の増幅用コンパレータの出力端子は、前記第２の増幅用コンパレータの出力端子の反転信号を出力し、前記中継バッファ部から出力された差動信号が前記第１及び第２のコンパレータの入力端子にそれぞれ入力され、前記中継バッファ部の第１の出力端子が前記第１の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第２の増幅用コンパレータの入力端子と接続され、前記中継バッファ部の第１の出力端子が前記第２の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第１の増幅用コンパレータの入力端子と接続されることを特徴とする。
【００１５】
請求項９に記載の本発明は、請求項１乃至８の何れか一項に記載の出力装置において、前記第１及び第２の増幅用コンパレータは、それぞれ定電流減を有し、電流モードロジックを構成していることを特徴とする。
請求項１０に記載の本発明は、高速シリアル伝送に用いられる半導体集積装置であって、請求項１乃至９の何れか一項に記載の出力装置を用いてシリアル信号を出力することを特徴とする。
【発明の効果】
【００１６】
本発明の出力装置によれば、入力される入力信号のデータパターンに関わらず、消費電流をほぼ一定に保つことができるので、電源変動に強く、ジッタの無い出力装置を実現することができる。従って、本発明の出力装置を高速シリアル通信に用いることで、電源変動に強く低消費電流のデータ転送装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づき説明する。
図１は、本発明の出力装置が適用される高速シリアル通信システムの構成を示した図である。
この図１に示す高速シリアル通信システム１は、半導体集積装置によって構成され、送信側回路２、受信側回路３、及び差動伝送線路４を備える。差動伝送線路４は、送信側回路２と受信側回路３との間に設けられた往路伝送線路５と復路伝送線路６とにより構成されている。受信側回路３は、受信側レシーブ回路７と、差動伝送線路４の終端抵抗である２つの抵抗Ｒ１、Ｒ２と、コンデンサＣとを備える。受信側レシーブ回路７の２つの入力端は差動伝送線路４に接続されている。以下では、受信側レシーブ回路７の一方の入力端と往路伝送線路５との接続部を「ＲＸＰ」といい、受信側レシーブ回路７の他方の入力端と復路伝送線路６との接続部を「ＲＸＭ」という。各抵抗Ｒ１、Ｒ２は、２つの接続部ＲＸＰ、ＲＸＭの間で直列に接続され、各抵抗Ｒ１、Ｒ２の接続部は、コンデンサＣを介して接地電圧ＧＮＤに接続されている。なお、コンデンサＣは、バイパスコンデンサとして作用する。
【００１８】
送信側回路２は、デジタル回路８、ドライバ回路９、及び出力装置１０を備える。出力装置１０の２つの出力端ＯＵＴ１、ＯＵＴ２は、対応する往路伝送線路５及び復路伝送線路６にそれぞれ接続されている。以下では、出力端ＯＵＴ１と往路伝送線路５との接続部を「ＴＸＰ」といい、出力端ＯＵＴ２と復路伝送線路６との接続部を「ＴＸＭ」という。デジタル回路８は、相反する信号レベルを有する一対のシリアルデータ信号ＳＤＴＡＰ、ＳＤＡＴＡＭ、及び相反する信号レベルを有する一対のエンファシス制御信号ＥＭＰＨＰ、ＥＭＰＨＭをそれぞれ生成し、それらをドライバ回路９にそれぞれ出力する。
ドライバ回路９は、デジタル回路８からそれぞれ出力された各シリアルデータ信号ＳＤＴＡＰ、ＳＤＴＡＭを低振幅のアナログ差動信号に変換して出力装置１０を介して往路伝送線路５及び復路伝送線路６に出力する。
送信側回路２は、差動伝送線路４を介して、アナログ差動信号を受信側回路３に送信する。そして、その差動信号は、受信側レシーブ回路７に入力される。各抵抗Ｒ１、Ｒ２は、受信側回路３におけるインピーダンス整合用の終端抵抗であり、差動伝送線路４上で伝送される差動信号の電圧振幅は、各抵抗Ｒ１、Ｒ２の抵抗値によって決まる。高速シリアル通信システムでは、差動伝送線路４における差動インピーダンスＺｄｉｆｆは１００Ωであり、各抵抗Ｒ１、Ｒ２の抵抗値はそれぞれ５０Ωである。インピーダンス整合は、差動伝送線路４上において、低振幅の差動信号を送受信する際に信号品質を良好なものにするために必要とされる。
【００１９】
＜第１の実施形態＞
図２は、上記した出力装置１０の構成を示した図である。
この図２に示すように、出力装置１０は、中継バッファ部１１、増幅アンプ部１２、データ出力部１３を備える。ドライバ回路９から出力される差動信号Ｐ１及びその反転である信号Ｍ１が中継バッファ部１１に入力される。中継バッファ部１１から低振幅で出力された信号ＢＰ、ＤＭは、増幅アンプ部１２に入力される。増幅アンプ部１２では、入力された信号ＢＰ、ＤＭの振幅を増幅する。増幅アンプ部１２で増幅された信号ＤＰ、ＤＭは、データ出力部１３に入力され、データ出力部１３を介して出力される。この場合、増幅アンプ部１２から出力される信号ＤＰ、ＤＭは、ドライバ回路９から出力される差動信号Ｐ１、Ｍ１に比べて大きな駆動力を持って出力されることになる。
このように出力装置１０を構成した場合は、中継バッファ部１１では低振幅の信号を伝送しているので低消費電流での信号伝送が可能になる。増幅アンプ部１２において振幅を増幅して信号を伝送しているので、データ出力部１３を駆動させるのに大きな振幅が必要な場合でもデータ出力部１３の駆動が可能になる。
【００２０】
図３は本実施形態の出力装置の構成を詳細に示した図である。なお、図２と同一部位には同一符号を付して説明は省略する。
この図３に示すように、中継バッファ部１１は、低電圧差動対ＬＶＤＳ１、ＬＶＤＳ２により構成されている。なお、図３では、２つの低電圧差動対ＬＶＤＳにより中継バッファ部１１を構成する場合を例に挙げて説明するが、これはあくまでも一例であり、データ出力部１３のサイズによって決定されるものである。
また、本実施形態では、低電圧差動対ＬＶＤＳ１、ＬＶＤＳ２は同じ構成としているが異なるサイズであってもよい。例えば、低電圧差動対ＬＶＤＳ１のサイズを「１」とすると、低電圧差動対ＬＶＤＳ２のサイズを「２」で構成してもよい。
また、ｉ番目の低電圧差動対ＬＶＤＳｉ（但し、ｉは２以上の整数）と、（ｉ−１）番目の低電圧差動対ＬＶＤＳｉ−１のサイズの比は、ｉ番目の低電圧差動対ＬＶＤＳｉの出力インピーダンスと、ｉ番目の低電圧差動対ＬＶＤＳｉの出力に接続される負荷容量、例えば（ｉ−１）番目の低電圧差動対ＬＶＤＳｉ−１の入力容量や、配線容量の積が常に一定になるように定める。
【００２１】
増幅アンプ部１２は、等価の第１の増幅用コンパレータＣＭＰＡＰ及び第２の増幅用コンパレータＣＭＰＡＭにより構成される。第１の増幅用コンパレータＣＭＰＡＰ、ＣＭＰＡＭは、中継バッファ部１１から出力された信号ＢＰ、ＢＭの振幅を増幅して出力する機能を有する。
第１の増幅用コンパレータＣＭＰＡＰの正側の入力は、第２の増幅用コンパレータＣＭＰＡＭの負側の入力と接続され、中継バッファ部１１の出力信号ＢＰが入力される。また第１の増幅用コンパレータＣＭＰＡＰの負側入力は、第２の増幅用コンパレータＣＭＰＡＭの正側入力と接続され、中継バッファ部１１の出力信号ＢＭが入力される。この場合、第１の増幅用コンパレータＣＭＰＡＰの出力信号ＤＰは、第２の増幅用コンパレータＣＭＰＡＭの出力信号ＤＭの反転信号が出力される。
データ出力部１３は、インバータＰＤ、ＭＤにより構成され、増幅アンプ部１２から出力される出力信号ＤＰ、Ｄｍを反転して出力する。
【００２２】
図４は低電圧差動対の回路構成を示した図である。
図４において、ＬＰｉ及びＬＭｉはｉ番目の入力端子を示し、ＬＰＯｉ及びＬＭＯｉはｉ番目の出力端子を示している。ｎ１〜ｎ４はｎチャネルトランジスタ（以下、単にトランジスタという）、ｐ１〜ｐ４はｐチャネルトランジスタ（以下、単にトランジスタという）、ｎｉ１は電流源を示している。
ｉ番目の入力端子（第１の入力端子）ＬＰｉはトランジスタｎ１、ｎ４と接続され、ｉ番目の入力端子（第２の入力端子）ＬＭｉはトランジスタｎ２、ｎ４と接続されている。対をなすトランジスタｎ１、ｎ４は、同じサイズで構成され、同様にトランジスタｎ２、ｎ３、トランジスタｐ１、ｐ４、及びトランジスタｐ２、ｐ３は同じサイズで構成される。
ｉ番目の出力端子（第１の出力端子）ＬＰＯｉは、トランジスタｐ１及びトランジスタｎ１のドレインと接続され、ｉ番目の出力端子（第２の出力端子）ＬＭＯｉはトランジスタｐ４、ｎ４のドレインと接続されている。トランジスタｐ１、Ｐ２のゲートは、トランジスタｐ２、ｎ２、ｐ３、ｎ３のドレイン、及びトランジスタｐ３、ｐ４のゲートに接続されている。
【００２３】
入力端子ＬＰｉには、入力端子ＬＭｉの反転のデータが入力されるので、対をなすトランジスタｎ１、ｎ３またはトランジスタｎ２、ｎ４の何れか一方が必ずオンすることになる。これにより、中継バッファ部１１を構成する低電圧差動対ＬＶＤＳｉには、データパターンに関わらず、電流源ｎｉ１の電流が電源電圧（ＶＤＤＡ）から接地電圧まで流れることになる。
また、このとき出力端子ＬＰＯｉ、ＬＭＯｉから出力される出力信号の振幅はＶｄｄａ（電源電圧）−Ｖｃｍとなる。
ここで、例えばＶｄｄａ−Ｖｃｍ＝０．５Ｖｄｄａだった時の消費電流について以下に示す。この時の入力トランジスタのゲート容量をＣｎとする。
ｎチャネルトランジスタが振幅増幅差動アンプ部１２と同じサイズのインバータの充放電電流は、ｐチャネルトランジスタがｎチャネルトランジスタと同等の駆動力を持つように設計した場合、ゲート容量が３Ｃｎなので、充放電電荷Ｑ１は、
Ｑ１＝４×Ｃｎ×Ｖｄｄａ・・・（式１）
となる。
【００２４】
またｐチャンネルトランジスタとｎチャンネルトランジスタが同時にオンした時に貫通電流が流れるので、その電流量をＩｔとすると、インバータが１Ｔで消費する電流量Ｉ１は、
Ｉ１＝Ｉｔ＋４×Ｃｎ×Ｖｄｄａ・・・（式２）
となる。
ＰＣＩＥｘｐｒｅｓｓのデータパターンの平均は１．５Ｔ程度なのでＰＣＩ−Ｅｘｐｒｅｓｓでのインバータの消費電流Ｉｉｎｖは、
Ｉｉｎｖ＝０．６７×Ｉｔ＋２．６７×Ｃｎ×Ｖｄｄａ・・・（式３）
となる。
一方、インバータの立ち上がり／立ち下がり（Ｔｒ／Ｔｆ）時間が１／４Ｔで、低電圧差動対のＴｒ／Ｔｆも１／４Ｔになるようにすると、ｎｉ１の電流値Ｉｎｉ１は、
Ｉｉｎ１＝２×Ｃｎ×Ｖｄｄａ／Ｔ・・・（式４）
となる。
よって、低電圧差動対消費電流Ｉｌｖｄｓは、
Ｉｌｖｄｓ＝２×Ｃｎ×Ｖｄｄａ・・・（式５）
となる。
よって、ｉ番目の低電圧差動対ＬＶＤＳｉに定常電流を流していても、インバータの消費電流より小さくなる。よって低電圧差動対の入力にはｐチャネルＭＯＳトランジスタよりもｎチャネルＭＯＳトランジスタを用いたほうが消費電流は小さくなる。
【００２５】
図５はコンパレータの回路構成を示した図であり、この図５を用いて増幅差動アンプ１２を構成する増幅用コンパレータＣＭＰＡＰ（Ｍ）について説明する。
ＡＰ、ＡＭは入力端子、ＡＭＯは出力端子、ｎ５〜ｎ８はｎチャネルＭＯＳトランジスタ（以下、トランジスタという）、ｐ５〜ｐ８はｐチャネルＭＯＳトランジスタ（以下、トランジスタという）、ｎｉ２、ｐｉ２は定電流源を示している。
入力端子ＡＰは、トランジスタｎ５、トランジスタｐ７のゲートと接続され、入力端子ＡＭはトランジスタｎ６、ｐ８と接続される。入力端子ＡＰには、図３に示した中継バッファ部１１の出力側に接続され、中継バッファ部１１の出力信号ＢＰ、またはＢＭの何れか一方が入力され、入力端子ＡＭには他方の出力信号ＢＭ、またはＢＰが入力される。つまり、入力端子ＡＰに出力信号ＢＰが入力された場合、入力端子ＡＭには出力信号ＢＭが入力される。
【００２６】
また逆に入力端子ＡＰに出力信号ＢＭが入力された場合は、入力端子ＡＭに出力信号ＢＰが入力される。トランジスタｎ５、ｎ６のソースに接続されている電流源ｎｉ２の電流値と、トランジスタｐ７、ｐ８のソースに接続されている電流源ｐｉ２の電流値は等しい。また、それぞれ対をなすトランジスタｎ５、ｎ６と、トランジスタｐ５、ｐ６と、トランジスタｐ７、ｐ８と、トランジスタｎ７、ｎ８のサイズそれぞれは等しい。
この場合、入力端子ＡＰ、ＡＭに入力される信号ＢＰ、ＢＭは差動の関係にあるので、この図５に示すコンパレータでは、信号のパターンによらず常に電流源から一定の電流を消費することになる。つまり、消費電流はデータパターンによらず常に一定に保つことができる。また、このような構成を採ることで、振幅増幅差動アンプ１２からは、大振幅の信号を出力することが可能になり、データ出力部１３を駆動させるのに大振幅の信号を必要とする場合でも駆動可能である。
【００２７】
図６は、中継バッファ部１１、増幅アンプ部１２の代わりにインバータを用いた出力装置の消費電流と、本実施形態の出力装置の消費電流の概略を示した図である。なお、電源と回路の間には配線抵抗があるものとする。
図６（ａ）はデータパターン、図６（ｂ）は消費電流、図６（ｃ）は電源電圧をそれぞれ示した図であり、（ｂ）（ｃ）に示す実線はインバータを用いたときの消費電流、破線は本発明の消費電流を示したものである。なお、横軸は（ａ）、（ｂ）、（ｃ）共に時間ｔである。
この図６（ａ）、（ｂ）、（ｃ）に示すように、インバータを用いた場合、データパターンが１Ｔ連続で遷移する場合、充放電電流、及び貫通電流が最も多く流れるため消費電流が最大となる。また逆にデータの遷移が少ない場合は消費電流が最小となる。
電源電圧は、電源についた配線抵抗に電流が流れることで変化するので、消費電流が最大の時に最も下がる。また、消費電流が最小の時に電源電圧は最大となる。つまり、インバータを用いた場合の電源電圧の変動量は、データパターンに依存することになる。電源電圧が下がるとインバータの駆動力が下がるので、Ｔｒ／Ｔｆが劣化し、電源電圧の変動はジッタの原因となる。
一方、本実施形態の出力装置の消費電流は、定常電流を流しているので、データパターンに依存せず常に一定である。よって、電源の変動量はインバータに比べて充分小さい。したがって、本実施形態の出力装置を用いれば低消費電力と電源電圧変動の抑制を同時に実現することが可能である。
【００２８】
＜第２の実施形態＞
次に、本発明の出力装置の第２の実施形態について説明する。なお、第２の実施形態に係る出力装置の全体構成は、図２に示した第１の本実施形態の出力装置の構成と同じであり、各構成要素が第１の実施形態とは異なるものである。
図７は第２の実施形態にかかる中継バッファ部の構成を示した図である。
図７に示す出力装置は、図３に示した出力装置とは中継バッファ部１１の構成が異なる。この図７に示す中継バッファ部１１は、対となるコンパレータＣＭＰＰ１、ＣＭＰＭ１と、ＣＭＰＰ２、ＣＭＰＭ２で構成されている。なお、図７では、中継バッファ１１を構成するコンパレータの対は２つだが、この限りではなく、中継バッファ１１のコンパレータの対の数はデータ出力部１３のサイズによって決定されるものである。
また、対となるコンパレータＣＭＰＰ１、ＣＭＰＭ１は、サイズ、構成とも等価であるのに対して、コンパレータＣＭＰＰ２、ＣＭＰＭ２は同じ構成だが、サイズは異なるものである。例えば、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１のサイズを「１」とすると、ｉ番目のコンパレータＣＭＰＰｉのサイズは「２」で構成される。
なお、ｉ番目のコンパレータＣＭＰＰｉと、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１のサイズの比は、ｉ番目のコンパレータＣＭＰＰｉの出力インピーダンスと、ｉ番目のコンパレータＣＭＰＰｉの出力に接続される負荷容量、例えば、（ｉ−１）番目のコンパレータＣＭＰＰｉ−１の入力容量や配線容量の積が常に一定になるように決定される。
なお、増幅アンプ部１２は、データ出力部１３の構成は、図３に示した第１の実施形態に係る出力装置１０と同様の構成なので説明は省略する。
【００２９】
図８は、中継バッファ部１１に設けられているｉ番目の第１及び第２のコンパレータＣＭＰＰｉ（ＣＭＰＭｉ）の構成を示した図である。
この図８において、Ｐｉ及びＭｉは入力端子、ＰＯｉは出力端子、ｎ１０、ｎ１１はｎチャネルトランジスタ（以下、単にトランジスタと称する）、ｐ１０〜ｐ１１はｐチャネルトランジスタ（以下、単にトランジスタと称する）、ｎｉ３は電流源をそれぞれ示している。
入力端子Ｐｉはトランジスタｎ１０と接続され、入力端子Ｍｉはトランジスタｎ１１と接続されている。対をなすトランジスタｎ１０、ｎ１１は同じサイズで構成される。
また同様にトランジスタｐ１０、ｐ１１も同じサイズで構成される。
出力端子ＰＯｉは、トランジスタｐ１１及びトランジスタｎ１１のドレインと接続されている。トランジスタｐ１１のゲート、トランジスタｐ１０のゲート、ドレインが接続されている。入力端子Ｐｉには、入力端子Ｍｉの反転のデータが入力されるので、トランジスタｎ１０、ｎ１１のどちらか一方がオンすることになるので、データパターンに関わらず、コンパレータには電流源ｎｉ３の電流が電源電圧（ＶＤＤＡ）から接地電圧まで流れることになる。よって電源変動のデータパターン依存性を除去することが可能である。
また、第１の実施形態と同様に、入力部にｎチャネルＭＯＳトランジスタを用いることで同等の駆動力を持ったインバータや、ｐチャネルＭＯＳトランジスタを用いたコンパレータと比べて、消費電流を小さくすることができる。
【００３０】
＜第３の実施形態＞
次に、本発明の出力装置の第３の実施形態について説明する。なお、第３の実施形態に係る出力装置の全体構成は、図２に示した第１の本実施形態の出力装置の構成と同じであり、各構成要素が第１の実施形態とは異なるものである。
図９は、第３の実施形態に係る出力装置の各構成を示した図である。
高速通信では、データの送信の際に出力インピーダンスを５０Ω終端し、さらにデータパターンによって振幅を変化させるディエンファシスまたはエンファシス機能を仕様として策定しているものも多い。そこで、図９では５０Ω終端とディエンファシス機能を有する出力装置に本発明を適用した場合を例に挙げて説明する。
この図９に示す出力装置の中継バッファ部１１は、等価の構成でサイズが等しい複数の第１の低電圧差動対ＬＶＤＳ１１、ＬＶＤＳ２１・・・ＬＶＤＳ２４１と、第２の低電圧差動対ＬＶＤＳ１２、ＬＶＤＳ２２・・・ＬＶＤＳ２４２からなる。但し、第１の低電圧差動対ＬＶＤＳ１１・・・ＬＶＤＳ２４１と、第２の低電圧差動対ＬＶＤＳ１２の構成は同じだがサイズは異なる。これらの構成は図４に示した低電圧差動対と同様の構成である。また、各低電圧差動対ＬＶＤＳｉ２（ｉは１〜２４）から出力された低振幅の信号は増幅アンプ部１２を構成する第１の増幅用コンパレータＣＭＰＡＰｉ、ＣＭＰＡＭｉ（ｉは１〜２４）に入力され、振幅を増幅されて、データ出力部１３を構成するインバータＰＤｉ、ＭＤｉ（ｉは１〜２４）に入力される。
データ出力部１３は、図１４に示したインバータと同様の構成をしたインバータＰＤ、ＭＤが共に２４個ある。
【００３１】
以下、図１０を用いてデータ出力部１３のインバータＰＤｉ及びＭＤｉ（ｉは１〜２４）について説明する。
図１０はデータ出力部のインバータの回路構成を示した図である。
なお、データ出力部のインバータＤＭｉはインバータＰＤｉと同様の構成なので説明を省略する。
この図１０において、ＡＰｉは入力端子、ＴＸＰは出力端子、ＰＳＷ２ｉ−１はｐチャネルＭＯＳトランジスタ、ＮＳＷ２ｉ−１はｎチャネルＭＯＳトランジスタ、ＰＲ２ｉ−１は１２００Ωの抵抗、ＮＲ２ｉ−１は１２００Ω（５０）の抵抗である。
ｉ番目の入力端子ＡＰｉは、（ｉ−１）番目のトランジスタＰＳＷ２ｉ−１と、（ｉ−１）番目のトランジスタＮＳＷ２ｉ−１のゲートと接続されており、入力端子ＡＰｉにハイレベルの電圧が入力されるとトランジスタＮＳＷ２ｉ−１がオンとなり、出力端子ＴＸＰと接地電圧の間に１２００Ωの抵抗が接続される。入力端子ＡＰｉにローレベルの電圧が入力されると、トランジスタＰＳＷ２ｉ−１がオンとなり、出力端子ＴＸＰと電源電圧の間に１２００Ω抵抗が接続される。トランジスタＰＳＷ２ｉ−１、ＮＳＷ２ｉ−１のゲートに入力される電圧は、トランジスタＰＳＷ２ｉ−１及びＮＳＷ２ｉ−１のオン抵抗が１２００Ωと比べて充分低くならないと出力インピーダンスに影響を与えるので、入力端子ＡＰｉに入力される信号は大振幅を要求される。
データ出力部１３のインバータＰＤｉ、ＭＤｉに入力される信号によって、出力の振幅を調整することが可能である。本実施例では抵抗分圧で振幅を変えることにより、ディエンファシス、エンファシス機能に対応することが可能である。
【００３２】
図１１、図１２はエンファシス時、ディエンファシス時のスイッチの状態を示した図であり、図１１（ａ）は電源電圧１．０ＶでＴＸＰ−ＴＸＭが０．５Ｖになるようにスイッチが切り替わった状態を示す。
データ出力部１３のインバータＰＤｉの全てのスイッチ（トランジスタＰＳＷ２ｉ−１、ＮＳＷ２ｉ−１）にはローレベルの信号が、データ出力部ＭＤｉの全てのスイッチ（トランジスタＰＳＷ２ｉ、ＮＳＷ２ｉ）にはハイレベルの信号が入力されているものとする。データ出力部１３のインバータＰＤにローレベルの信号が入力されると、ｐチャネルＭＯＳトランジスタのスイッチＰＷＳ２ｉ−１が全てオンになり、ｎチャネルＭＯＳトランジスタのスイッチＮＳＷ２ｉ−１が全てオフとなる。
同様にデータ出力部１３のインバータＭＤにハイレベルの信号が入力されると、ｎチャネルＭＯＳトランジスタのスイッチＮＳＷ２ｉが全てオンになり、ｐチャネルＭＯＳトランジスタのスイッチＰＳＷ２ｉが全てオフとなる。
図１１（ｂ）に上述の状態の等価回路を示す。データ出力部１３のインバータＰＤは電源電圧から１２００Ωの抵抗が並列に２４個、ＴＸＰに並列に接続されているのと等価の状態であるので、データ出力部１３のインバータＰＤの出力インピーダンスは５０Ωである。一方で、データ出力部１３のインバータＭＤはＴＸＭから接地電圧に１２００Ωの抵抗が２４個並列に接続されているのと等価の状態であるので、データ出力部１３のインバータＭＤの出力インピーダンスは５０Ωである。よって終端抵抗とデータ出力部の抵抗分圧によりＴＸＰ−ＴＸＭは５００ｍＶとなる。
【００３３】
図１２（ａ）は電源電圧１．０ＶでＴＸＰ−ＴＸＭが０．２５Ｖになるようにスイッチが切り替わった状態を示す。
データ出力部１３のインバータＰＤは２４個のスイッチのうち１８個にローが入力され、６個にハイが入力されている。この時ローが入力されているスイッチはｐチャネルＭＯＳトランジスタのスイッチがオンになり、ハイが入力されているスイッチはｎチャネルＭＯＳトランジスタのスイッチがオンになる。
一方でデータ出力部１３のインバータＭＤは２４個のスイッチのうち１８個にハイが入力され、６個にローが入力されている。
図１２（ｂ）に等価回路を示す。データ出力部１３のインバータＰＤは、１８個の抵抗が電源電圧とＴＸＰに接続され、６個の抵抗が接地電圧とＴＸＰに接続されているので、電源電圧から接地電圧の抵抗分圧は６６．６Ωと２００Ωで分圧されることになる。出力インピーダンスとしては５０Ωである。
一方で、データ出力部１３のインバータＭＤは１８個の抵抗がＴＸＭと接地電圧に接続され、６個の抵抗が電源電圧とＴＸＭに接続されているので、電源電圧から接地電圧の抵抗分圧は２００Ωと６６．６Ωで抵抗分圧されることになる。出力インピーダンスとしては５０Ωである。
スイッチを分割してデータを送信することで、出力インピーダンスを５０Ωに保持しながら、出力電圧のレベルを変えることが可能になり、所望のエンファシスレベル、ディエンファシスレベルを得ることも可能となる。本実施例の出力装置は消費電流がデータパターンに依存せずに常に一定なので、電源変動のデータパターン依存性も少なく、低消費電流の高速シリアル出力装置を実現する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係る出力装置が適用される高速シリアル通信システムの構成を示した図である。
【図２】本実施形態の出力装置の構成を示した図である。
【図３】本実施形態の出力装置の構成を詳細に示した図である。
【図４】低電圧差動対の回路構成を示した図である。
【図５】コンパレータの回路構成を示した図である。
【図６】中継バッファ部、増幅アンプ部の代わりにインバータを用いた出力装置と、本実施形態の出力装置の消費電流の概略を示した図である。
【図７】第２の実施形態にかかる中継バッファ部の構成を示した図である。
【図８】中継バッファ部に設けられているｉ番目の第１及び第２のコンパレータの構成を示した図である。
【図９】第３の実施形態に係る出力装置の各構成を示した図である。
【図１０】データ出力部の構成を説明するための図である。
【図１１】エンファシス時、ディエンファシス時のスイッチの状態を示した図である。
【図１２】エンファシス時、ディエンファシス時のスイッチの状態を示した図である。
【図１３】特許文献１に開示されている従来の高速シリアル通信システムの送信側ドライバ回路の構成を示した図である。
【図１４】特許文献２に開示されている半導体集積回路の回路図である。
【符号の説明】
【００３５】
１…高速シリアル通信システム、２…送信側回路、３…受信側回路、４…差動伝送線路、５…往路伝送線路、６…復路伝送線路６、７…受信側レシーブ回路、８…デジタル回路、９…ドライバ回路、１０…出力装置、１１…中継バッファ部、１２…増幅アンプ部、１３…データ出力部
【特許請求の範囲】
【請求項１】
外部から入力されたデータ信号を差動信号に変換して出力する駆動回路からの差動信号を出力する出力装置であって、
前記駆動回路から入力された差動信号を低振幅で差動出力する中継バッファ部と、該中継バッファ部から出力される差動信号が入力され、振幅を増幅して出力する増幅部と、前記駆動回路に比べて高い駆動力で差動出力をするデータ出力部と、を備えることを特徴とする出力装置。
【請求項２】
請求項１記載の出力装置において、
前記中継バッファ部は、ｎ個（但し、ｎは自然数）の低電圧差動対により構成され、ｉ番目（ｉは１〜Ｎの自然数）の前記低電圧差動対は、それぞれ差動信号が入力される第１及び第２の入力端子、及び差動信号を出力する第１及び第２の出力端子を有し、
ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対の第１及び第２の出力端子は、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続され、
前記ｉ−１番目の前記低電圧差動対の第１の出力端子がｉ番目の前記低電圧差動対の第１の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第２の入力端子と接続され、
前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第２の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第１の入力端子と接続されることを特徴とする前記出力装置。
【請求項３】
請求項１又は２に記載の出力装置において、
前記ｎ個の低電圧差動対は、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする出力装置。
【請求項４】
請求項１乃至３の何れか一項に記載の出力装置において、
ｉ番目の前記低電圧差動対と、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対のサイズの比は、ｉ番目の前記低電圧差動対の出力インピーダンスと、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する出力装置。
【請求項５】
請求項１乃至４の何れか一項に記載の出力装置において、
前記中継バッファ部は、ｎ個（ｎは自然数）の対をなす第１及び第２のコンパレータにより構成され、ｉ番目（但し、ｉは１〜Ｎ）において対をなす第１及び第２のコンパレータは、それぞれ正極側の入力端子と負極側の入力端子を有し、前記ｉ番目の第１のコンパレータの正極側の入力端子は、前記ｉ番目の第２のコンパレータの負極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの負極側の入力端子は、前記ｉ番目の第２のコンパレータの正極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの出力端子からは、前記ｉ番目の第２のコンパレータの出力端子の反転信号を出力し、前記ｉ−１番目（但し、ｉは２〜Ｎ）において対をなす第１及び第２のコンパレータの出力端子は、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続され、
前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続され、
前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続されることを特徴とする出力装置。
【請求項６】
請求項１乃至５の何れか一項に記載の出力装置において、
前記ｎ個の第１及び第２のコンパレータは、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする出力装置。
【請求項７】
請求項１乃至６の何れか一項に記載の出力装置において、
前記ｉ番目（但し、ｉは２〜Ｎ）の第１及び第２のコンパレータと、前記ｉ−１番目の第１及び第２のコンパレータのサイズの比は、前記ｉ−１番目の第１及び第２のコンパレータの出力インピーダンスと、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する出力装置。
【請求項８】
請求項１乃至７の何れか一項に記載の出力装置において、
前記増幅部は、対をなし、入力された信号の振幅を増幅して出力する第１及び第２の増幅用コンパレータにより構成され、前記第１及び第２の増幅用コンパレータは、それぞれ正極側の入力端子及び負極側の入力端子を有し、前記第１の増幅用コンパレータの正極側の入力端子は、前記第２の増幅用コンパレータの負極側の入力端子と接続され、
前記第１の増幅用コンパレータの負極側の入力端子は、前記第２の増幅用コンパレータの正極側の入力端子と接続され、
前記第１の増幅用コンパレータの出力端子は、前記第２の増幅用コンパレータの出力端子の反転信号を出力し、前記中継バッファ部から出力された差動信号が前記第１及び第２のコンパレータの入力端子にそれぞれ入力され、
前記中継バッファ部の第１の出力端子が前記第１の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第２の増幅用コンパレータの入力端子と接続され、
前記中継バッファ部の第１の出力端子が前記第２の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第１の増幅用コンパレータの入力端子と接続されることを特徴とする出力装置。
【請求項９】
請求項１乃至８の何れか一項に記載の出力装置において、前記第１及び第２の増幅用コンパレータは、それぞれ定電流減を有し、電流モードロジックを構成していることを特徴とする出力装置。
【請求項１０】
高速シリアル伝送に用いられる半導体集積装置であって、請求項１乃至９の何れか一項に記載の出力装置を用いてシリアル信号を出力することを特徴とする半導体集積装置。
【請求項１】
外部から入力されたデータ信号を差動信号に変換して出力する駆動回路からの差動信号を出力する出力装置であって、
前記駆動回路から入力された差動信号を低振幅で差動出力する中継バッファ部と、該中継バッファ部から出力される差動信号が入力され、振幅を増幅して出力する増幅部と、前記駆動回路に比べて高い駆動力で差動出力をするデータ出力部と、を備えることを特徴とする出力装置。
【請求項２】
請求項１記載の出力装置において、
前記中継バッファ部は、ｎ個（但し、ｎは自然数）の低電圧差動対により構成され、ｉ番目（ｉは１〜Ｎの自然数）の前記低電圧差動対は、それぞれ差動信号が入力される第１及び第２の入力端子、及び差動信号を出力する第１及び第２の出力端子を有し、
ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対の第１及び第２の出力端子は、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続され、
前記ｉ−１番目の前記低電圧差動対の第１の出力端子がｉ番目の前記低電圧差動対の第１の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第２の入力端子と接続され、
前記ｉ−１番目の前記低電圧差動対の第１の出力端子が、ｉ番目の前記低電圧差動対の第２の入力端子と接続された場合、前記ｉ−１番目の前記低電圧差動対の第２の出力端子が前記ｉ番目の前記低電圧差動対の第１の入力端子と接続されることを特徴とする前記出力装置。
【請求項３】
請求項１又は２に記載の出力装置において、
前記ｎ個の低電圧差動対は、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする出力装置。
【請求項４】
請求項１乃至３の何れか一項に記載の出力装置において、
ｉ番目の前記低電圧差動対と、ｉ−１番目（但し、ｉは２〜Ｎ）の前記低電圧差動対のサイズの比は、ｉ番目の前記低電圧差動対の出力インピーダンスと、ｉ番目の前記低電圧差動対の第１及び第２の入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する出力装置。
【請求項５】
請求項１乃至４の何れか一項に記載の出力装置において、
前記中継バッファ部は、ｎ個（ｎは自然数）の対をなす第１及び第２のコンパレータにより構成され、ｉ番目（但し、ｉは１〜Ｎ）において対をなす第１及び第２のコンパレータは、それぞれ正極側の入力端子と負極側の入力端子を有し、前記ｉ番目の第１のコンパレータの正極側の入力端子は、前記ｉ番目の第２のコンパレータの負極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの負極側の入力端子は、前記ｉ番目の第２のコンパレータの正極側の入力端子と接続され、前記ｉ番目の第１のコンパレータの出力端子からは、前記ｉ番目の第２のコンパレータの出力端子の反転信号を出力し、前記ｉ−１番目（但し、ｉは２〜Ｎ）において対をなす第１及び第２のコンパレータの出力端子は、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続され、
前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続され、
前記ｉ−１番目の第１のコンパレータの出力端子が前記ｉ番目の第２のコンパレータの入力端子と接続された場合、前記ｉ−１番目の第２のコンパレータの出力端子が前記ｉ番目の第１のコンパレータの入力端子と接続されることを特徴とする出力装置。
【請求項６】
請求項１乃至５の何れか一項に記載の出力装置において、
前記ｎ個の第１及び第２のコンパレータは、それぞれ定電流源を有し、電流モードロジックを構成していることを特徴とする出力装置。
【請求項７】
請求項１乃至６の何れか一項に記載の出力装置において、
前記ｉ番目（但し、ｉは２〜Ｎ）の第１及び第２のコンパレータと、前記ｉ−１番目の第１及び第２のコンパレータのサイズの比は、前記ｉ−１番目の第１及び第２のコンパレータの出力インピーダンスと、前記ｉ番目の第１及び第２のコンパレータの入力端子に接続される負荷容量の積が電流値に関わらず略一定であるように定められていることを特徴する出力装置。
【請求項８】
請求項１乃至７の何れか一項に記載の出力装置において、
前記増幅部は、対をなし、入力された信号の振幅を増幅して出力する第１及び第２の増幅用コンパレータにより構成され、前記第１及び第２の増幅用コンパレータは、それぞれ正極側の入力端子及び負極側の入力端子を有し、前記第１の増幅用コンパレータの正極側の入力端子は、前記第２の増幅用コンパレータの負極側の入力端子と接続され、
前記第１の増幅用コンパレータの負極側の入力端子は、前記第２の増幅用コンパレータの正極側の入力端子と接続され、
前記第１の増幅用コンパレータの出力端子は、前記第２の増幅用コンパレータの出力端子の反転信号を出力し、前記中継バッファ部から出力された差動信号が前記第１及び第２のコンパレータの入力端子にそれぞれ入力され、
前記中継バッファ部の第１の出力端子が前記第１の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第２の増幅用コンパレータの入力端子と接続され、
前記中継バッファ部の第１の出力端子が前記第２の増幅用コンパレータの入力端子と接続された場合、前記中継バッファ部の第２の出力端子が前記第１の増幅用コンパレータの入力端子と接続されることを特徴とする出力装置。
【請求項９】
請求項１乃至８の何れか一項に記載の出力装置において、前記第１及び第２の増幅用コンパレータは、それぞれ定電流減を有し、電流モードロジックを構成していることを特徴とする出力装置。
【請求項１０】
高速シリアル伝送に用いられる半導体集積装置であって、請求項１乃至９の何れか一項に記載の出力装置を用いてシリアル信号を出力することを特徴とする半導体集積装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−１０５８５８（Ｐ２００９−１０５８５８Ａ）
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願番号】特願２００７−２７８１２８（Ｐ２００７−２７８１２８）
【出願日】平成１９年１０月２５日（２００７．１０．２５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２１年５月１４日（２００９．５．１４）
【国際特許分類】
【出願日】平成１９年１０月２５日（２００７．１０．２５）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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