クランプ回路及びこれを備えた半導体装置
【課題】 トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能なクランプ回路を提供する。
【解決手段】 入力端子Ｔｉからの信号ラインにエミッタが接続されたＮＰＮトランジスタＱ１と、このＮＰＮトランジスタＱ１のベースに供給されるバイアス電流Ｉｂをオン／オフするＭＯＳＦＥＴＭＰ１を備える。そして、信号ラインの電圧がコンパレータＱ３により閾値より高いと判定されたときはＭＯＳＦＥＴＭＰ１を遮断してＮＰＮトランジスタＱ１をオフにし、クランプ機能を停止する。また、信号ラインの電圧がコンパレータＱ３により閾値より低いと判定されたときはＭＯＳＦＥＴＭＰ１をオンにし、ＮＰＮトランジスタＱ１をオンさせてクランプ電流を供給する。
【解決手段】 入力端子Ｔｉからの信号ラインにエミッタが接続されたＮＰＮトランジスタＱ１と、このＮＰＮトランジスタＱ１のベースに供給されるバイアス電流Ｉｂをオン／オフするＭＯＳＦＥＴＭＰ１を備える。そして、信号ラインの電圧がコンパレータＱ３により閾値より高いと判定されたときはＭＯＳＦＥＴＭＰ１を遮断してＮＰＮトランジスタＱ１をオフにし、クランプ機能を停止する。また、信号ラインの電圧がコンパレータＱ３により閾値より低いと判定されたときはＭＯＳＦＥＴＭＰ１をオンにし、ＮＰＮトランジスタＱ１をオンさせてクランプ電流を供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧をクランプするクランプ回路、特にスイッチング電源等で低レベルの出力電圧のクランプに使用されるクランプ回路及びこれを備えた半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源の制御において、ＩＣを用いて擬似共振制御（部分共振、臨界モード）を行う場合、スイッチング素子（パワーＭＯＳＦＥＴ）をオンさせるタイミングを決定するためのゼロ電流検出端子（ＤＥＭＡＧ端子あるいはＺＣＤ端子）の振幅をＩＣの許容範囲に抑えるためにクランプ回路が必要となる。
【０００３】
図３に擬似共振制御を行うＡＣ／ＤＣスイッチング電源の回路例を示す（フライバック方式）。
このスイッチング電源は、交流電源ＡＣ１からの交流をダイオードスタックＤＳ１により全波整流して直流に変換し、この直流をコンデンサＣ１により平滑してトランスＴ１の一次巻線Ｆ１に供給し、この一次巻線Ｆ１に流れる電流をスイッチング素子であるパワーＭＯＳＦＥＴＱ１１によりオン（ＯＮ）／オフ（ＯＦＦ）させるもので、パワーＭＯＳＦＥＴＱ１１と並列に共振用のコンデンサＣ２が接続されている。パワーＭＯＳＦＥＴＱ１１のゲートは、制御用ＩＣＱ１２のＯＵＴ（出力）端子に接続されている。
【０００４】
トランスＴ１には一次巻線Ｆ１の他に、補助巻線Ｆ２及び二次巻線Ｓ１が設けられている。補助巻線Ｆ２に誘起された電圧は、ダイオードＤ１により整流され、コンデンサＣ３で平滑されて、制御用ＩＣＱ１２の電源電圧Ｖｃｃとして供給される。トランスＴ１の二次巻線Ｓ１に誘起された電圧は、ダイオードＤ２により整流され、コンデンサＣ４で平滑されて、図示しない負荷に供給される。このトランスＴ１の二次側の出力は、シャントレギュレータＺＤ１により検出され、フォトカプラＰＣ１を介して制御用ＩＣＱ１２にフィードバックされる。図中のＣ５はコンデンサ、Ｒ１１〜Ｒ１７は抵抗である。
【０００５】
次に、上記構成のスイッチング電源におけるＰＷＭ制御動作について簡単に説明する。図４は上記回路の動作を示すタイミングチャートである。ここでは、パワーＭＯＳＦＥＴＱ１１のドレイン電圧Ｖｄｓ、ブランキング信号、トリガ信号、及び制御用ＩＣＱ１２のＯＵＴ（出力）パルスを示している。
【０００６】
制御用ＩＣＱ１２のＯＵＴ端子の出力パルスがＨ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）に変化してパワーＭＯＳＦＥＴＱ１１のゲートを駆動し、パワーＭＯＳＦＥＴＱ１１をオン／オフさせる。このとき、出力パルスのオン期間でパワーＭＯＳＦＥＴＱ１１がオンすると、パワーＭＯＳＦＥＴＱ１１のドレインに接続されたトランスＴ１の一次巻線Ｆ１に電流が流れ、トランスＴ１の二次巻線Ｓ１にエネルギーが蓄えられる。この二次巻線Ｓ１のエネルギーは、その後のパワーＭＯＳＦＥＴＱ１１のオフ期間の間に二次側のダイオードＤ２を通して平滑用のコンデンサＣ４に電流を流すことで、二次側の負荷に供給される。
【０００７】
パワーＭＯＳＦＥＴＱ１１のオフでトランスＴ１に蓄えたエネルギーを放出し終わった後、パワーＭＯＳＦＥＴＱ１１のドレイン電圧ＶｄｓはＨレベルから低下してきてトランスＴ１のインダクタンスＬとパワーＭＯＳＦＥＴＱ１１に並列接続されたコンデンサＣ２の容量（寄生の容量だけの場合もある）でＬＣ共振振動が始まる（図４のタイミングチャートのＶｄｓ波形参照）。
【０００８】
このとき、トランスＴ１の巻き数に比例してドレイン電圧Ｖｄｓと同じ波形の電圧が補助巻線Ｆ２に現れる。このことを利用して、パワーＭＯＳＦＥＴＱ１１のドレイン端子の電圧波形を制御用ＩＣＱ１２のＺＣＤ端子（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｄｅｔｅｃｔ）で間接的に監視し、ドレイン電圧Ｖｄｓの振動波形の極小点でパワーＭＯＳＦＥＴＱ１１をオンさせて、次のサイクルを開始する。そして、この擬似共振振動の最低電圧部でパワーＭＯＳＦＥＴＱ１１をスイッチングさせることで、トランスＴ１を流れる電流がゼロでのスイッチングとなり、スイッチングノイズの低減、スイッチングロスの低減により高効率の電源を実現することができる。
【０００９】
上記の擬似共振振動の場合、制御用ＩＣＱ１２のＺＣＤ端子でトランスＴ１の補助巻線Ｆ２の電圧を監視しているが、この部分の振動波形は通常±１０Ｖ以上の振幅を持っている。このため、制御用ＩＣＱ１２のＺＣＤ端子には、入力信号が制御用ＩＣＱ１２の許容範囲を超えないようにＨ側とＬ側の両方の振幅を制御するクランプ回路が必要となる。
【００１０】
Ｈ側のクランプ回路はツェナーダイオードを用いたものが一般的であるが、Ｌ側のクランプ回路としては図５の破線部に示すようなＮＰＮトランジスタを用いたものもしくはより簡略化したものが知られている（例えば特許文献１参照）。
【００１１】
図５の回路では、電源電圧Ｖｃｃから電流源Ｉ１を通してバイアス電流ＩｂがＰＮＰトランジスタＱ２のエミッタに供給され、ベースには電圧源Ｖ１からの基準電圧Ｖｒｅｆが入力されている。ＰＮＰトランジスタＱ２のエミッタにはＮＰＮトランジスタＱ１のベースが接続され、このＮＰＮトランジスタＱ１のコレクタには電源電圧Ｖｃｃが供給され、エミッタは入力端子（ＺＣＤ端子）Ｔｉに接続されている。このエミッタが接続された入力ラインの電圧は後段のコンパレータＱ３に入力され、端子Ｔｖから入力された閾値電圧と比較され、このコンパレータＱ３の出力がクランプ電圧として出力端子Ｔｏから出力される。
【００１２】
上記の回路で、ＰＮＰトランジスタＱ２のエミッタは、基準電圧Ｖｒｅｆよりベース・エミッタ間の電圧Ｖｂｅ分高い電圧になり、このエミッタがＮＰＮトランジスタＱ１のベースに接続されているので、ＮＰＮトランジスタＱ１のエミッタと接続された入力端子Ｔｉは基準電圧Ｖｒｅｆと同じ電圧になるようにＮＰＮトランジスタＱ１から電流が供給される。
【００１３】
すなわち、入力端子Ｔｉの電圧が基準電圧Ｖｒｅｆより高いときは、ＮＰＮトランジスタＱ１のベース・エミッタ間の電圧Ｖｂｅが該ＮＰＮトランジスタＱ１がオンするベース・エミッタ間の電圧Ｖｂｅより低いので、ＮＰＮトランジスタＱ１はオフし、電流は流れない。入力端子Ｔｉの電圧が基準電圧Ｖｒｅｆより低いときは、ＮＰＮトランジスタＱ１はオンとなり、入力端子Ｔｉの電圧を基準電圧Ｖｒｅｆまで持ち上げるように電流が流れ、クランプ機能が働く。
【００１４】
このクランプ回路の後段には、ある閾値（通常ヒステリシスを付ける）を持つコンパレータＱ３が接続されており、入力端子Ｔｉの電圧が低下して閾値より下がったタイミングを検出し、信号の遅延を考慮して遅延時間をもたせ、振動の極小点で図３のパワーＭＯＳＦＥＴＱ１１をオンさせる信号を出力するように設定する。この入力端子Ｔｉは何も信号がない静止状態では０Ｖなので、共振振動しているときも通常は０Ｖを中心とした振動波形となる。
【００１５】
最近のスイッチング電源では、図４のタイミングチャートに示すように、軽負荷時にはスイッチング回数を減らしてスイッチングロスを改善することが一般的に行われているので、ＭＯＳＦＥＴのオフ期間が長くなり、その間で振動波形が減衰して行くことになる。このため、ＩＣのＺＣＤ端子の閾値はできるだけ０Ｖに近いレベルに設定しないと、タイミングを取り続けることができなくなる。
【特許文献１】特開平１０−８０１３５号公報（第３頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記のような従来のクランプ回路では、ＰＮＰトランジスタとＮＰＮトランジスタのベース・エミッタ間の電圧の差、あるいは電流状態によるベース・エミッタ間の電圧の変化などで、双方のベース・エミッタ間の電圧のレベルが異なった場合や、温度特性に差がある場合のずれや変動要素を考慮して、クランプレベルと後段のコンパレータのレベルをある程度離して設定しなければならなかった。
【００１７】
回路方式からＰＮＰトランジスタのベース電位は０Ｖ以下に設定できないので、クランプレベルは最低で０Ｖ設定となるが、ＮＰＮトランジスタ側ではクランプ電流として多くの電流を流せるようサイズを大きくしてあることから、ＮＰＮトランジスタのベース・エミッタ間の電圧の方が小さくなる傾向にある。このため、ばらつきを考慮すると、コンパレータの閾値は１００ｍＶ以下にはさげられなかった。そして、このコンパレータの閾値電圧と入力端子のクランプ電圧が逆転するような場合には、ＩＣが正常に動作できなくなるという問題点がある。
【００１８】
また、クランプレベルを０Ｖに設定した場合、ＺＣＤ端子の電圧が０Ｖでクランプ電流は流れ始めるが、より大きな電流が必要な場合にはＺＣＤ端子の電圧がより下がることになる。この場合、ＩＣが逆バイアスの寄生動作を起こさないように−０．５Ｖ程度までの範囲で十分な電流を供給する必要が生じてくる。
【００１９】
本発明はこのような点に鑑みてなされたものであり、トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能なクランプ回路及びこれを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明では上記課題を解決するために、入力端子に入力される入力電圧をクランプするクランプ回路において、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とするクランプ回路が提供される。
【００２１】
このようなクランプ回路によれば、第１のスイッチ素子によりトランジスタのベースへのバイアス電圧またはバイアス電流が確実に遮断され、ベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になる。
【００２２】
また、本発明では、上記課題を解決するために、入力端子に入力される入力電圧をクランプするクランプ回路を備えた半導体装置において、前記クランプ回路は、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする半導体装置が提供される。
【００２３】
このような半導体装置によれば、クランプ回路のトランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になり、装置内部への電圧変動による影響はない。
【発明の効果】
【００２４】
本発明のクランプ回路は、Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフするスイッチ素子を備え、このスイッチ素子のオン／オフを入力ラインの電圧に応じて制御するため、トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になるという利点がある。
【００２５】
また、本発明のクランプ回路を備えた半導体装置は、クランプ回路にＮ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフするスイッチ素子を備え、このスイッチ素子のオン／オフを入力ラインの電圧に応じて制御するため、クランプ回路のトランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になり、装置内部への電圧変動による影響はない。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態のクランプ回路の構成を示す図である。このクランプ回路は、例えば図３に示すスイッチング電源の制御用ＩＣ内部に構成されるものである。
【００２７】
本実施の形態のクランプ回路は、電源電圧Ｖｃｃがコレクタに供給されエミッタが入力端子（ＺＣＤ端子）Ｔｉからの信号ラインに接続されたＮＰＮトランジスタＱ１と、電源電圧Ｖｃｃから電流源Ｉ１を通してバイアス電流Ｉｂがエミッタに供給されるＰＮＰトランジスタＱ２を備えており、ＰＮＰトランジスタＱ２のエミッタはＮＰＮトランジスタＱ１のベースに接続され、ベースには電圧源Ｖ１からの基準電圧Ｖｒｅｆが入力されている。
【００２８】
ＰＮＰトランジスタＱ２のエミッタと電流源Ｉ１との間には、ＮＰＮトランジスタＱ１のベースに供給されるバイアス電流Ｉｂをオン／オフするＰチャネルのＭＯＳＦＥＴＭＰ１が第１のスイッチ素子として接続されている。また、ＮＰＮトランジスタＱ１のエミッタが接続された上記信号ラインの電圧はヒステリシスを持つ後段のコンパレータＱ３に入力され、端子Ｔｖから入力された閾値電圧と比較される。そして、このコンパレータＱ３の出力が出力端子Ｔｏから出力されるとともに、この出力は制御信号として上記ＭＯＳＦＥＴＭＰ１のゲートに入力される。
【００２９】
上記構成の回路において、入力端子Ｔｉからの信号ラインの電圧がコンパレータＱ３により閾値より高くＨレベルと判定されている間は、コンパレータＱ３の出力もＨレベルで、この電圧がＭＯＳＦＥＴＭＰ１のゲートに入るので、ＭＯＳＦＥＴＭＰ１はオフとなる。その結果、トランジスタＱ１へのベース電流はなくなり、ＮＰＮトランジスタＱ１はオフとなってクランプ電流は流れない。また、上記信号ラインの電圧がコンパレータＱ３により閾値より低くＬレベルと判定されている間は、ＭＯＳＦＥＴＭＰ１はオンとなり、ＮＰＮトランジスタＱ１にベース電流が供給されてクランプ電流が流れる。すなわち、ＮＰＮトランジスタＱ１のベース電圧を決めるためにＰＮＰトランジスタＱ２による基準電圧Ｖｒｅｆを用いる回路で、後段のコンパレータＱ３がＺＣＤ端子レベルを閾値より高いと判定したときはクランプ回路の機能を停止させてＺＣＤ端子の上昇を防止し、コンパレータＱ３が閾値より低いと判定したときはクランプ機能を働かせてＺＣＤ端子が許容範囲以下に低下するのを防止する。
【００３０】
ここで、上記ヒステリシスを持つコンパレータＱ３の閾値を、入力される電圧がＨからＬへ移行するときは５０ｍＶ、ＬからＨへ移行するときは１５０ｍＶのヒステリシス設定をした場合、コンパレータＱ３がＨの判定時にはクランプ機能は働かないのでＺＣＤ端子がクランプ電流で上がってしまうことはない。その後ＺＣＤ端子の電圧が下がって５０ｍＶを下回ると、コンパレータＱ３はＬの判定に反転する。そして、ＭＯＳＦＥＴＭＰ１のゲートがＬレベルとなるのでクランプ機能が働き、クランプ電流が供給される。このとき、前述のずれや温度特性の差によりクランプレベルが１００ｍＶまで上がったとしても、ＬからＨへ移行する際の閾値１５０ｍＶを超えない限り問題なく動作する。
【００３１】
このように、ＮＰＮトランジスタＱ１のベースに供給されるバイアス電流（まはたバイアス電圧）を停止させるＭＯＳＦＥＴＭＰ１を備え、このＭＯＳＦＥＴＭＰ１を後段のコンパレータＱ３からの制御信号でオン／オフさせることにより、ＮＰＮトランジスタＱ１とＰＮＰトランジスタＱ２のベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能となる。
【００３２】
図２は本発明の第２の実施の形態のクランプ回路の構成を示す図である。図１と同一符号は同一構成要素を示している。
本実施の形態のクランプ回路は、ＮＰＮトランジスタＱ１のベースと接地端子（ＧＮＤ）間に接続された第２のスイッチ素子であるＮチャネルのＭＯＳＦＥＴＭＮ１を備え、ＭＯＳＦＥＴＭＰ１とこのＭＯＳＦＥＴＭＮ１のオン／オフを後段のコンパレータＱ３からの制御信号により制御するようにしている。また、ＮＰＮトランジスタＱ１とダーリントン接続されたＮＰＮトランジスタＱ４のベースには、ＩＣ内部の安定化された制御電圧Ｖｄｄからのバイアス電流Ｉｂを供給し、クランプの基準電圧Ｖｒｅｆは制御電圧Ｖｄｄを抵抗Ｒ１とＲ２で分圧した電圧を用いている。
【００３３】
上記構成の回路においては、コンパレータＱ３によりＺＣＤ端子の電圧が閾値より高いと判定されたときに、ＭＯＳＦＥＴＭＰ１をオフしてＮＰＮトランジスタＱ１へのバイアス電流を遮断すると同時に、ＮＰＮトランジスタＱ４のベースをＭＯＳＦＥＴＭＮ１によりＧＮＤにショートして、ＮＰＮトランジスタＱ１をより確実に速い時間で切り換えることができる。
【００３４】
また、ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ４をダーリントン接続することで、より大きなクランプ電流を流すことができる。ダーリントン後段のＮＰＮトランジスタＱ１のベースは抵抗Ｒ３を介してエミッタに接続し、オフ時のベース電荷を抜くことでリーク電流を防止している。この抵抗Ｒ３はエミッタでなくＧＮＤに接続すれば、コンパレータＱ３の閾値近傍でのＺＣＤ端子への電流をさらに低減することができる。
【００３５】
なお、以上の各実施の形態において、ＮＰＮトランジスタ及びＰＮＰトランジスタはそれぞれＮチャネル（Ｎ型）ＭＯＳＦＥＴ、Ｐチャネル（Ｐ型）ＭＯＳＦＥＴに替えても良い。また、これらのクランプ回路を備えた半導体装置（ＩＣ）では、適正なクランプ動作が行われるので、装置内部への電圧変動による影響はない。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態のクランプ回路の構成を示す図である。
【図２】本発明の第２の実施の形態のクランプ回路の構成を示す図である。
【図３】スイッチング電源の回路例を示す図である。
【図４】図３の回路の動作を示すタイミングチャートである。
【図５】従来例のクランプ回路の構成を示す図である。
【符号の説明】
【００３７】
Ｉ１ 電流源
ＭＰ１，ＭＮ１ ＭＯＳＦＥＴ
Ｑ１，Ｑ４ ＮＰＮトランジスタ
Ｑ２ ＰＮＰトランジスタ
Ｑ３ コンパレータ
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｖ１ 電圧源
【技術分野】
【０００１】
本発明は、出力電圧をクランプするクランプ回路、特にスイッチング電源等で低レベルの出力電圧のクランプに使用されるクランプ回路及びこれを備えた半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源の制御において、ＩＣを用いて擬似共振制御（部分共振、臨界モード）を行う場合、スイッチング素子（パワーＭＯＳＦＥＴ）をオンさせるタイミングを決定するためのゼロ電流検出端子（ＤＥＭＡＧ端子あるいはＺＣＤ端子）の振幅をＩＣの許容範囲に抑えるためにクランプ回路が必要となる。
【０００３】
図３に擬似共振制御を行うＡＣ／ＤＣスイッチング電源の回路例を示す（フライバック方式）。
このスイッチング電源は、交流電源ＡＣ１からの交流をダイオードスタックＤＳ１により全波整流して直流に変換し、この直流をコンデンサＣ１により平滑してトランスＴ１の一次巻線Ｆ１に供給し、この一次巻線Ｆ１に流れる電流をスイッチング素子であるパワーＭＯＳＦＥＴＱ１１によりオン（ＯＮ）／オフ（ＯＦＦ）させるもので、パワーＭＯＳＦＥＴＱ１１と並列に共振用のコンデンサＣ２が接続されている。パワーＭＯＳＦＥＴＱ１１のゲートは、制御用ＩＣＱ１２のＯＵＴ（出力）端子に接続されている。
【０００４】
トランスＴ１には一次巻線Ｆ１の他に、補助巻線Ｆ２及び二次巻線Ｓ１が設けられている。補助巻線Ｆ２に誘起された電圧は、ダイオードＤ１により整流され、コンデンサＣ３で平滑されて、制御用ＩＣＱ１２の電源電圧Ｖｃｃとして供給される。トランスＴ１の二次巻線Ｓ１に誘起された電圧は、ダイオードＤ２により整流され、コンデンサＣ４で平滑されて、図示しない負荷に供給される。このトランスＴ１の二次側の出力は、シャントレギュレータＺＤ１により検出され、フォトカプラＰＣ１を介して制御用ＩＣＱ１２にフィードバックされる。図中のＣ５はコンデンサ、Ｒ１１〜Ｒ１７は抵抗である。
【０００５】
次に、上記構成のスイッチング電源におけるＰＷＭ制御動作について簡単に説明する。図４は上記回路の動作を示すタイミングチャートである。ここでは、パワーＭＯＳＦＥＴＱ１１のドレイン電圧Ｖｄｓ、ブランキング信号、トリガ信号、及び制御用ＩＣＱ１２のＯＵＴ（出力）パルスを示している。
【０００６】
制御用ＩＣＱ１２のＯＵＴ端子の出力パルスがＨ（Ｈｉｇｈ）／Ｌ（Ｌｏｗ）に変化してパワーＭＯＳＦＥＴＱ１１のゲートを駆動し、パワーＭＯＳＦＥＴＱ１１をオン／オフさせる。このとき、出力パルスのオン期間でパワーＭＯＳＦＥＴＱ１１がオンすると、パワーＭＯＳＦＥＴＱ１１のドレインに接続されたトランスＴ１の一次巻線Ｆ１に電流が流れ、トランスＴ１の二次巻線Ｓ１にエネルギーが蓄えられる。この二次巻線Ｓ１のエネルギーは、その後のパワーＭＯＳＦＥＴＱ１１のオフ期間の間に二次側のダイオードＤ２を通して平滑用のコンデンサＣ４に電流を流すことで、二次側の負荷に供給される。
【０００７】
パワーＭＯＳＦＥＴＱ１１のオフでトランスＴ１に蓄えたエネルギーを放出し終わった後、パワーＭＯＳＦＥＴＱ１１のドレイン電圧ＶｄｓはＨレベルから低下してきてトランスＴ１のインダクタンスＬとパワーＭＯＳＦＥＴＱ１１に並列接続されたコンデンサＣ２の容量（寄生の容量だけの場合もある）でＬＣ共振振動が始まる（図４のタイミングチャートのＶｄｓ波形参照）。
【０００８】
このとき、トランスＴ１の巻き数に比例してドレイン電圧Ｖｄｓと同じ波形の電圧が補助巻線Ｆ２に現れる。このことを利用して、パワーＭＯＳＦＥＴＱ１１のドレイン端子の電圧波形を制御用ＩＣＱ１２のＺＣＤ端子（Ｚｅｒｏ Ｃｕｒｒｅｎｔ Ｄｅｔｅｃｔ）で間接的に監視し、ドレイン電圧Ｖｄｓの振動波形の極小点でパワーＭＯＳＦＥＴＱ１１をオンさせて、次のサイクルを開始する。そして、この擬似共振振動の最低電圧部でパワーＭＯＳＦＥＴＱ１１をスイッチングさせることで、トランスＴ１を流れる電流がゼロでのスイッチングとなり、スイッチングノイズの低減、スイッチングロスの低減により高効率の電源を実現することができる。
【０００９】
上記の擬似共振振動の場合、制御用ＩＣＱ１２のＺＣＤ端子でトランスＴ１の補助巻線Ｆ２の電圧を監視しているが、この部分の振動波形は通常±１０Ｖ以上の振幅を持っている。このため、制御用ＩＣＱ１２のＺＣＤ端子には、入力信号が制御用ＩＣＱ１２の許容範囲を超えないようにＨ側とＬ側の両方の振幅を制御するクランプ回路が必要となる。
【００１０】
Ｈ側のクランプ回路はツェナーダイオードを用いたものが一般的であるが、Ｌ側のクランプ回路としては図５の破線部に示すようなＮＰＮトランジスタを用いたものもしくはより簡略化したものが知られている（例えば特許文献１参照）。
【００１１】
図５の回路では、電源電圧Ｖｃｃから電流源Ｉ１を通してバイアス電流ＩｂがＰＮＰトランジスタＱ２のエミッタに供給され、ベースには電圧源Ｖ１からの基準電圧Ｖｒｅｆが入力されている。ＰＮＰトランジスタＱ２のエミッタにはＮＰＮトランジスタＱ１のベースが接続され、このＮＰＮトランジスタＱ１のコレクタには電源電圧Ｖｃｃが供給され、エミッタは入力端子（ＺＣＤ端子）Ｔｉに接続されている。このエミッタが接続された入力ラインの電圧は後段のコンパレータＱ３に入力され、端子Ｔｖから入力された閾値電圧と比較され、このコンパレータＱ３の出力がクランプ電圧として出力端子Ｔｏから出力される。
【００１２】
上記の回路で、ＰＮＰトランジスタＱ２のエミッタは、基準電圧Ｖｒｅｆよりベース・エミッタ間の電圧Ｖｂｅ分高い電圧になり、このエミッタがＮＰＮトランジスタＱ１のベースに接続されているので、ＮＰＮトランジスタＱ１のエミッタと接続された入力端子Ｔｉは基準電圧Ｖｒｅｆと同じ電圧になるようにＮＰＮトランジスタＱ１から電流が供給される。
【００１３】
すなわち、入力端子Ｔｉの電圧が基準電圧Ｖｒｅｆより高いときは、ＮＰＮトランジスタＱ１のベース・エミッタ間の電圧Ｖｂｅが該ＮＰＮトランジスタＱ１がオンするベース・エミッタ間の電圧Ｖｂｅより低いので、ＮＰＮトランジスタＱ１はオフし、電流は流れない。入力端子Ｔｉの電圧が基準電圧Ｖｒｅｆより低いときは、ＮＰＮトランジスタＱ１はオンとなり、入力端子Ｔｉの電圧を基準電圧Ｖｒｅｆまで持ち上げるように電流が流れ、クランプ機能が働く。
【００１４】
このクランプ回路の後段には、ある閾値（通常ヒステリシスを付ける）を持つコンパレータＱ３が接続されており、入力端子Ｔｉの電圧が低下して閾値より下がったタイミングを検出し、信号の遅延を考慮して遅延時間をもたせ、振動の極小点で図３のパワーＭＯＳＦＥＴＱ１１をオンさせる信号を出力するように設定する。この入力端子Ｔｉは何も信号がない静止状態では０Ｖなので、共振振動しているときも通常は０Ｖを中心とした振動波形となる。
【００１５】
最近のスイッチング電源では、図４のタイミングチャートに示すように、軽負荷時にはスイッチング回数を減らしてスイッチングロスを改善することが一般的に行われているので、ＭＯＳＦＥＴのオフ期間が長くなり、その間で振動波形が減衰して行くことになる。このため、ＩＣのＺＣＤ端子の閾値はできるだけ０Ｖに近いレベルに設定しないと、タイミングを取り続けることができなくなる。
【特許文献１】特開平１０−８０１３５号公報（第３頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記のような従来のクランプ回路では、ＰＮＰトランジスタとＮＰＮトランジスタのベース・エミッタ間の電圧の差、あるいは電流状態によるベース・エミッタ間の電圧の変化などで、双方のベース・エミッタ間の電圧のレベルが異なった場合や、温度特性に差がある場合のずれや変動要素を考慮して、クランプレベルと後段のコンパレータのレベルをある程度離して設定しなければならなかった。
【００１７】
回路方式からＰＮＰトランジスタのベース電位は０Ｖ以下に設定できないので、クランプレベルは最低で０Ｖ設定となるが、ＮＰＮトランジスタ側ではクランプ電流として多くの電流を流せるようサイズを大きくしてあることから、ＮＰＮトランジスタのベース・エミッタ間の電圧の方が小さくなる傾向にある。このため、ばらつきを考慮すると、コンパレータの閾値は１００ｍＶ以下にはさげられなかった。そして、このコンパレータの閾値電圧と入力端子のクランプ電圧が逆転するような場合には、ＩＣが正常に動作できなくなるという問題点がある。
【００１８】
また、クランプレベルを０Ｖに設定した場合、ＺＣＤ端子の電圧が０Ｖでクランプ電流は流れ始めるが、より大きな電流が必要な場合にはＺＣＤ端子の電圧がより下がることになる。この場合、ＩＣが逆バイアスの寄生動作を起こさないように−０．５Ｖ程度までの範囲で十分な電流を供給する必要が生じてくる。
【００１９】
本発明はこのような点に鑑みてなされたものであり、トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能なクランプ回路及びこれを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明では上記課題を解決するために、入力端子に入力される入力電圧をクランプするクランプ回路において、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とするクランプ回路が提供される。
【００２１】
このようなクランプ回路によれば、第１のスイッチ素子によりトランジスタのベースへのバイアス電圧またはバイアス電流が確実に遮断され、ベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になる。
【００２２】
また、本発明では、上記課題を解決するために、入力端子に入力される入力電圧をクランプするクランプ回路を備えた半導体装置において、前記クランプ回路は、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする半導体装置が提供される。
【００２３】
このような半導体装置によれば、クランプ回路のトランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になり、装置内部への電圧変動による影響はない。
【発明の効果】
【００２４】
本発明のクランプ回路は、Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフするスイッチ素子を備え、このスイッチ素子のオン／オフを入力ラインの電圧に応じて制御するため、トランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になるという利点がある。
【００２５】
また、本発明のクランプ回路を備えた半導体装置は、クランプ回路にＮ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフするスイッチ素子を備え、このスイッチ素子のオン／オフを入力ラインの電圧に応じて制御するため、クランプ回路のトランジスタのベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能になり、装置内部への電圧変動による影響はない。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態のクランプ回路の構成を示す図である。このクランプ回路は、例えば図３に示すスイッチング電源の制御用ＩＣ内部に構成されるものである。
【００２７】
本実施の形態のクランプ回路は、電源電圧Ｖｃｃがコレクタに供給されエミッタが入力端子（ＺＣＤ端子）Ｔｉからの信号ラインに接続されたＮＰＮトランジスタＱ１と、電源電圧Ｖｃｃから電流源Ｉ１を通してバイアス電流Ｉｂがエミッタに供給されるＰＮＰトランジスタＱ２を備えており、ＰＮＰトランジスタＱ２のエミッタはＮＰＮトランジスタＱ１のベースに接続され、ベースには電圧源Ｖ１からの基準電圧Ｖｒｅｆが入力されている。
【００２８】
ＰＮＰトランジスタＱ２のエミッタと電流源Ｉ１との間には、ＮＰＮトランジスタＱ１のベースに供給されるバイアス電流Ｉｂをオン／オフするＰチャネルのＭＯＳＦＥＴＭＰ１が第１のスイッチ素子として接続されている。また、ＮＰＮトランジスタＱ１のエミッタが接続された上記信号ラインの電圧はヒステリシスを持つ後段のコンパレータＱ３に入力され、端子Ｔｖから入力された閾値電圧と比較される。そして、このコンパレータＱ３の出力が出力端子Ｔｏから出力されるとともに、この出力は制御信号として上記ＭＯＳＦＥＴＭＰ１のゲートに入力される。
【００２９】
上記構成の回路において、入力端子Ｔｉからの信号ラインの電圧がコンパレータＱ３により閾値より高くＨレベルと判定されている間は、コンパレータＱ３の出力もＨレベルで、この電圧がＭＯＳＦＥＴＭＰ１のゲートに入るので、ＭＯＳＦＥＴＭＰ１はオフとなる。その結果、トランジスタＱ１へのベース電流はなくなり、ＮＰＮトランジスタＱ１はオフとなってクランプ電流は流れない。また、上記信号ラインの電圧がコンパレータＱ３により閾値より低くＬレベルと判定されている間は、ＭＯＳＦＥＴＭＰ１はオンとなり、ＮＰＮトランジスタＱ１にベース電流が供給されてクランプ電流が流れる。すなわち、ＮＰＮトランジスタＱ１のベース電圧を決めるためにＰＮＰトランジスタＱ２による基準電圧Ｖｒｅｆを用いる回路で、後段のコンパレータＱ３がＺＣＤ端子レベルを閾値より高いと判定したときはクランプ回路の機能を停止させてＺＣＤ端子の上昇を防止し、コンパレータＱ３が閾値より低いと判定したときはクランプ機能を働かせてＺＣＤ端子が許容範囲以下に低下するのを防止する。
【００３０】
ここで、上記ヒステリシスを持つコンパレータＱ３の閾値を、入力される電圧がＨからＬへ移行するときは５０ｍＶ、ＬからＨへ移行するときは１５０ｍＶのヒステリシス設定をした場合、コンパレータＱ３がＨの判定時にはクランプ機能は働かないのでＺＣＤ端子がクランプ電流で上がってしまうことはない。その後ＺＣＤ端子の電圧が下がって５０ｍＶを下回ると、コンパレータＱ３はＬの判定に反転する。そして、ＭＯＳＦＥＴＭＰ１のゲートがＬレベルとなるのでクランプ機能が働き、クランプ電流が供給される。このとき、前述のずれや温度特性の差によりクランプレベルが１００ｍＶまで上がったとしても、ＬからＨへ移行する際の閾値１５０ｍＶを超えない限り問題なく動作する。
【００３１】
このように、ＮＰＮトランジスタＱ１のベースに供給されるバイアス電流（まはたバイアス電圧）を停止させるＭＯＳＦＥＴＭＰ１を備え、このＭＯＳＦＥＴＭＰ１を後段のコンパレータＱ３からの制御信号でオン／オフさせることにより、ＮＰＮトランジスタＱ１とＰＮＰトランジスタＱ２のベース・エミッタ間の電圧に温度特性の差などによる変動が生じた場合でも適正なクランプ動作が可能となる。
【００３２】
図２は本発明の第２の実施の形態のクランプ回路の構成を示す図である。図１と同一符号は同一構成要素を示している。
本実施の形態のクランプ回路は、ＮＰＮトランジスタＱ１のベースと接地端子（ＧＮＤ）間に接続された第２のスイッチ素子であるＮチャネルのＭＯＳＦＥＴＭＮ１を備え、ＭＯＳＦＥＴＭＰ１とこのＭＯＳＦＥＴＭＮ１のオン／オフを後段のコンパレータＱ３からの制御信号により制御するようにしている。また、ＮＰＮトランジスタＱ１とダーリントン接続されたＮＰＮトランジスタＱ４のベースには、ＩＣ内部の安定化された制御電圧Ｖｄｄからのバイアス電流Ｉｂを供給し、クランプの基準電圧Ｖｒｅｆは制御電圧Ｖｄｄを抵抗Ｒ１とＲ２で分圧した電圧を用いている。
【００３３】
上記構成の回路においては、コンパレータＱ３によりＺＣＤ端子の電圧が閾値より高いと判定されたときに、ＭＯＳＦＥＴＭＰ１をオフしてＮＰＮトランジスタＱ１へのバイアス電流を遮断すると同時に、ＮＰＮトランジスタＱ４のベースをＭＯＳＦＥＴＭＮ１によりＧＮＤにショートして、ＮＰＮトランジスタＱ１をより確実に速い時間で切り換えることができる。
【００３４】
また、ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ４をダーリントン接続することで、より大きなクランプ電流を流すことができる。ダーリントン後段のＮＰＮトランジスタＱ１のベースは抵抗Ｒ３を介してエミッタに接続し、オフ時のベース電荷を抜くことでリーク電流を防止している。この抵抗Ｒ３はエミッタでなくＧＮＤに接続すれば、コンパレータＱ３の閾値近傍でのＺＣＤ端子への電流をさらに低減することができる。
【００３５】
なお、以上の各実施の形態において、ＮＰＮトランジスタ及びＰＮＰトランジスタはそれぞれＮチャネル（Ｎ型）ＭＯＳＦＥＴ、Ｐチャネル（Ｐ型）ＭＯＳＦＥＴに替えても良い。また、これらのクランプ回路を備えた半導体装置（ＩＣ）では、適正なクランプ動作が行われるので、装置内部への電圧変動による影響はない。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態のクランプ回路の構成を示す図である。
【図２】本発明の第２の実施の形態のクランプ回路の構成を示す図である。
【図３】スイッチング電源の回路例を示す図である。
【図４】図３の回路の動作を示すタイミングチャートである。
【図５】従来例のクランプ回路の構成を示す図である。
【符号の説明】
【００３７】
Ｉ１ 電流源
ＭＰ１，ＭＮ１ ＭＯＳＦＥＴ
Ｑ１，Ｑ４ ＮＰＮトランジスタ
Ｑ２ ＰＮＰトランジスタ
Ｑ３ コンパレータ
Ｒ１，Ｒ２，Ｒ３ 抵抗
Ｖ１ 電圧源
【特許請求の範囲】
【請求項１】
入力端子に入力される入力電圧をクランプするクランプ回路において、
前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、
前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、
前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とするクランプ回路。
【請求項２】
前記Ｎ型トランジスタのベースと接地端子間に接続された第２のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする請求項１記載のクランプ回路。
【請求項３】
入力端子に入力される入力電圧をクランプするクランプ回路を備えた半導体装置において、
前記クランプ回路は、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、
前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする半導体装置。
【請求項４】
前記クランプ回路は、前記Ｎ型トランジスタのベースと接地端子間に接続された第２のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする請求項３記載の半導体装置。
【請求項１】
入力端子に入力される入力電圧をクランプするクランプ回路において、
前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、
前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、
前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とするクランプ回路。
【請求項２】
前記Ｎ型トランジスタのベースと接地端子間に接続された第２のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする請求項１記載のクランプ回路。
【請求項３】
入力端子に入力される入力電圧をクランプするクランプ回路を備えた半導体装置において、
前記クランプ回路は、前記入力端子からの入力ラインにエミッタが接続されたＮ型トランジスタと、前記Ｎ型トランジスタのベースに供給されるバイアス電流またはバイアス電圧をオン／オフする第１のスイッチ素子と、を備え、
前記第１のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする半導体装置。
【請求項４】
前記クランプ回路は、前記Ｎ型トランジスタのベースと接地端子間に接続された第２のスイッチ素子を備え、
前記第１のスイッチ素子と前記第２のスイッチ素子のオン／オフを前記入力ラインの入力電圧に応じて制御することを特徴とする請求項３記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１８６４７９（Ｐ２００６−１８６４７９Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７５５８４（Ｐ２００４−３７５５８４）
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
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